JP2008227343A - 温度センサ - Google Patents
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Abstract
【課題】ＭＯＳトランジスタを利用した温度センサとして、回路が簡単で、ＩＣに組み込
む際の占有面積が小さいものを提供する。
【解決手段】この温度検出回路は、ＭＯＳトランジスタ１００と抵抗２００を有し、この
ＭＯＳトランジスタ１００のしきい値電圧を抵抗２００で検出する。ＭＯＳトランジスタ
１のゲート酸化膜の厚さが２０００Å以上で、しきい値電圧が室温で１．５Ｖ程度で設計
すると、５０℃の温度変化でしきい値電圧が０．４Ｖ程度変化するため、この回路での温
度検出が可能となる。
【選択図】図１
む際の占有面積が小さいものを提供する。
【解決手段】この温度検出回路は、ＭＯＳトランジスタ１００と抵抗２００を有し、この
ＭＯＳトランジスタ１００のしきい値電圧を抵抗２００で検出する。ＭＯＳトランジスタ
１のゲート酸化膜の厚さが２０００Å以上で、しきい値電圧が室温で１．５Ｖ程度で設計
すると、５０℃の温度変化でしきい値電圧が０．４Ｖ程度変化するため、この回路での温
度検出が可能となる。
【選択図】図１
Description
本発明は、ＭＯＳトランジスタを利用した温度センサに関する。
ＭＯＳトランジスタを利用した温度センサに関しては、下記の特許文献１に、ＭＯＳト
ランジスタのβ（電圧利得）を電圧に変換して取り出すようにしたβ電圧変換回路を構成
し、このβ電圧変換回路の出力を温度センス出力とする半導体温度センサが記載されてい
る。
特開平９−２４３４６６号公報
ランジスタのβ（電圧利得）を電圧に変換して取り出すようにしたβ電圧変換回路を構成
し、このβ電圧変換回路の出力を温度センス出力とする半導体温度センサが記載されてい
る。
しかしながら、上記特許文献１に記載の温度センサでは、定電流源２個とＭＯＳトラン
ジスタ２個が必要になるため、回路が複雑で、ＩＣに組み込む際の占有面積も大きいとい
う問題点がある。
本発明の課題は、ＭＯＳトランジスタを利用した温度センサとして、回路が簡単で、Ｉ
Ｃに組み込む際の占有面積が小さいものを提供することである。
ジスタ２個が必要になるため、回路が複雑で、ＩＣに組み込む際の占有面積も大きいとい
う問題点がある。
本発明の課題は、ＭＯＳトランジスタを利用した温度センサとして、回路が簡単で、Ｉ
Ｃに組み込む際の占有面積が小さいものを提供することである。
上記課題を解決するために、発明１の温度センサは、ゲート酸化膜の厚さが２０００Å
以上であるＭＯＳトランジスタと、このトランジスタのしきい値電圧を検出する素子と、
を備えた温度検出回路を有することを特徴とする。
発明２の温度センサは、半導体基板上に形成された素子分離用の厚い（厚さが２０００
Å以上の）酸化膜をゲート酸化膜とし、その上にゲート電極が形成されているＭＯＳトラ
ンジスタと、このトランジスタのしきい値電圧を検出する素子と、を備えた温度検出回路
を有することを特徴とする。
以上であるＭＯＳトランジスタと、このトランジスタのしきい値電圧を検出する素子と、
を備えた温度検出回路を有することを特徴とする。
発明２の温度センサは、半導体基板上に形成された素子分離用の厚い（厚さが２０００
Å以上の）酸化膜をゲート酸化膜とし、その上にゲート電極が形成されているＭＯＳトラ
ンジスタと、このトランジスタのしきい値電圧を検出する素子と、を備えた温度検出回路
を有することを特徴とする。
発明１の温度センサは、ゲート酸化膜の厚さが２０００Å以上と、通常のＭＯＳトラン
ジスタのゲート酸化膜の厚さ（１００Å程度）と比較して極めて厚いため、温度変化に伴
うしきい値電圧の変化が大きい。これに伴って、しきい値電圧を検出する素子として抵抗
のみを使用した場合でも、温度変化に伴うしきい値電圧の変化の検出ができるため、増幅
器が不要となる。
よって、発明１の温度センサは、回路が簡単で、ＩＣに組み込む際の占有面積が小さい
ものとなる。
ジスタのゲート酸化膜の厚さ（１００Å程度）と比較して極めて厚いため、温度変化に伴
うしきい値電圧の変化が大きい。これに伴って、しきい値電圧を検出する素子として抵抗
のみを使用した場合でも、温度変化に伴うしきい値電圧の変化の検出ができるため、増幅
器が不要となる。
よって、発明１の温度センサは、回路が簡単で、ＩＣに組み込む際の占有面積が小さい
ものとなる。
発明２の温度センサは、素子分離用の厚い（厚さが２０００Å以上の）酸化膜をゲート
酸化膜としており、通常のＭＯＳトランジスタのゲート酸化膜の厚さ（１００Å程度）と
比較して極めて厚いため、温度変化に伴うしきい値電圧の変化が大きい。これに伴って、
しきい値電圧を検出する素子として抵抗のみを使用した場合でも、温度変化に伴うしきい
値電圧の変化の検出ができるため、増幅器が不要となる。
よって、発明２の温度センサは、回路が簡単で、ＩＣに組み込む際の占有面積が小さい
ものとなる。また、素子分離用の厚い酸化膜をゲート酸化膜とすることで、厚いゲート酸
化膜の形成工程を素子分離用の厚い酸化膜の形成工程と同時にできるため、薄い酸化膜の
一部を厚くする工程が不要となって、工程数を低減できる。
酸化膜としており、通常のＭＯＳトランジスタのゲート酸化膜の厚さ（１００Å程度）と
比較して極めて厚いため、温度変化に伴うしきい値電圧の変化が大きい。これに伴って、
しきい値電圧を検出する素子として抵抗のみを使用した場合でも、温度変化に伴うしきい
値電圧の変化の検出ができるため、増幅器が不要となる。
よって、発明２の温度センサは、回路が簡単で、ＩＣに組み込む際の占有面積が小さい
ものとなる。また、素子分離用の厚い酸化膜をゲート酸化膜とすることで、厚いゲート酸
化膜の形成工程を素子分離用の厚い酸化膜の形成工程と同時にできるため、薄い酸化膜の
一部を厚くする工程が不要となって、工程数を低減できる。
以下、本発明の実施形態について説明する。
図１は、この実施形態の温度センサを構成する温度検出回路を示す図である。この温度
検出回路は、ＭＯＳトランジスタ１００と抵抗２００を有し、このＭＯＳトランジスタ１
００のしきい値電圧を抵抗２００で検出する。ＭＯＳトランジスタ１のゲート酸化膜の厚
さが２０００Å程度で、しきい値電圧が室温で１．５Ｖ程度で設計すると、５０℃の温度
変化でしきい値電圧が０．４Ｖ程度変化するため、この回路での温度検出が可能となる。
この回路のＭＯＳトランジスタ１００をｐＭＯＳトランジスタとして通常のＣＭＯＳと
同時に形成する第１の方法を図２および３を用いて、第２の方法を図４および５を用いて
説明する。
図１は、この実施形態の温度センサを構成する温度検出回路を示す図である。この温度
検出回路は、ＭＯＳトランジスタ１００と抵抗２００を有し、このＭＯＳトランジスタ１
００のしきい値電圧を抵抗２００で検出する。ＭＯＳトランジスタ１のゲート酸化膜の厚
さが２０００Å程度で、しきい値電圧が室温で１．５Ｖ程度で設計すると、５０℃の温度
変化でしきい値電圧が０．４Ｖ程度変化するため、この回路での温度検出が可能となる。
この回路のＭＯＳトランジスタ１００をｐＭＯＳトランジスタとして通常のＣＭＯＳと
同時に形成する第１の方法を図２および３を用いて、第２の方法を図４および５を用いて
説明する。
第１の方法では、先ず、ｎ基板（ｎ型不純物がドーピングされたシリコン基板）１上に
通常のＣＭＯＳを構成するｎＭＯＳ形成用のｐウエル２を形成した後、全面に薄い（厚さ
１００Å程度の）酸化膜３を形成する。次に、全面にＳｉＮ膜４を形成した後に、素子分
離領域とする部分４１および温度検出回路用のＭＯＳトランジスタ１００を形成する部分
（温度検出ＭＯＳ形成部分）４２を、パターニングで除去する。図２（ａ）はこの状態を
示す。
通常のＣＭＯＳを構成するｎＭＯＳ形成用のｐウエル２を形成した後、全面に薄い（厚さ
１００Å程度の）酸化膜３を形成する。次に、全面にＳｉＮ膜４を形成した後に、素子分
離領域とする部分４１および温度検出回路用のＭＯＳトランジスタ１００を形成する部分
（温度検出ＭＯＳ形成部分）４２を、パターニングで除去する。図２（ａ）はこの状態を
示す。
次に、全面にレジスト膜を形成した後に、温度検出ＭＯＳ形成部分４２の中央部分と、
通常のＣＭＯＳを構成するｐＭＯＳ形成領域の部分に、レジスト５が残るようにレジスト
パターンを形成する。次に、このレジストパターンを介してイオン注入を行うことにより
、ＳｉＮ膜４とレジスト５で覆われていない部分にｐ− 拡散層（反転防止のためのスト
ッパー層）６を形成する。図２（ｂ）はこの状態を示す。
通常のＣＭＯＳを構成するｐＭＯＳ形成領域の部分に、レジスト５が残るようにレジスト
パターンを形成する。次に、このレジストパターンを介してイオン注入を行うことにより
、ＳｉＮ膜４とレジスト５で覆われていない部分にｐ− 拡散層（反転防止のためのスト
ッパー層）６を形成する。図２（ｂ）はこの状態を示す。
次に、図２（ｂ）の状態からレジスト５を除去した後に、このｎ基板１を酸化炉で加熱
することにより、ＳｉＮ膜４で覆われていない部分の酸化膜３を成長させて、厚さ２００
０Å以上のＬＯＣＯＳ膜３０を形成する。図２（ｃ）はこの状態を示す。
次に、図３（ａ）に示すように、通常のＣＭＯＳを構成するｎＭＯＳトランジスタ１０
１およびｐＭＯＳトランジスタ１０２用のゲート電極７１，７２を薄い酸化膜３の上に、
温度検出ＭＯＳトランジスタ１００用のゲート電極７３をＬＯＣＯＳ膜３０Ａの上に、そ
れぞれ形成する。すなわち、温度検出ＭＯＳトランジスタ１００はＬＯＣＯＳ膜３０Ａを
ゲート酸化膜としている。
することにより、ＳｉＮ膜４で覆われていない部分の酸化膜３を成長させて、厚さ２００
０Å以上のＬＯＣＯＳ膜３０を形成する。図２（ｃ）はこの状態を示す。
次に、図３（ａ）に示すように、通常のＣＭＯＳを構成するｎＭＯＳトランジスタ１０
１およびｐＭＯＳトランジスタ１０２用のゲート電極７１，７２を薄い酸化膜３の上に、
温度検出ＭＯＳトランジスタ１００用のゲート電極７３をＬＯＣＯＳ膜３０Ａの上に、そ
れぞれ形成する。すなわち、温度検出ＭＯＳトランジスタ１００はＬＯＣＯＳ膜３０Ａを
ゲート酸化膜としている。
次に、ｎＭＯＳトランジスタ１０１用のゲート電極７１の両脇となるｎ基板１の表層部
にｎ＋ 拡散層８１を、通常のｐＭＯＳトランジスタ１０２用のゲート電極７２の両脇と
なるｎ基板１の表層部にｐ＋ 拡散層８２を、温度検出ＭＯＳトランジスタ１００用のゲ
ート酸化膜３０Ａの両脇となるｎ基板１の表層部にｐ＋ 拡散層８３を形成して、それぞ
れソース／ドレイン拡散層とする。
これにより、ｐウエル２上のｎＭＯＳトランジスタ１０１とｎ基板１上のｐＭＯＳトラ
ンジスタ１０２とからなる通常のＣＭＯＳと、温度検出回路用のｐＭＯＳトランジスタ１
００が、一つのｎ基板１上に形成される。
にｎ＋ 拡散層８１を、通常のｐＭＯＳトランジスタ１０２用のゲート電極７２の両脇と
なるｎ基板１の表層部にｐ＋ 拡散層８２を、温度検出ＭＯＳトランジスタ１００用のゲ
ート酸化膜３０Ａの両脇となるｎ基板１の表層部にｐ＋ 拡散層８３を形成して、それぞ
れソース／ドレイン拡散層とする。
これにより、ｐウエル２上のｎＭＯＳトランジスタ１０１とｎ基板１上のｐＭＯＳトラ
ンジスタ１０２とからなる通常のＣＭＯＳと、温度検出回路用のｐＭＯＳトランジスタ１
００が、一つのｎ基板１上に形成される。
次に、図３（ａ）の状態のｎ基板１上に絶縁膜９を形成した後、各ＭＯＳトランジスタ
１００〜１０２のソース／ドレイン拡散層８１〜８３を露出させるコンタクトホール９１
を形成し、各コンタクトホール９１内と絶縁膜９の上にアルミニウムを堆積する。次に、
このアルミニウム層をパターニングして配線９２を形成した後、全面にパッシベーション
膜９３を形成する。図３（ｂ）はこの状態を示す。
１００〜１０２のソース／ドレイン拡散層８１〜８３を露出させるコンタクトホール９１
を形成し、各コンタクトホール９１内と絶縁膜９の上にアルミニウムを堆積する。次に、
このアルミニウム層をパターニングして配線９２を形成した後、全面にパッシベーション
膜９３を形成する。図３（ｂ）はこの状態を示す。
なお、図２（ｂ）でｐ− 拡散層６を形成してレジスト５を除去した後、温度検出ＭＯ
Ｓ形成部分４２のチャネル領域（ｎ基板１の表層部のｐ− 拡散層６に挟まれた部分）に
通常のｐＭＯＳのチャネルドープ量と同程度の量の不純物を導入することで、温度検出回
路用のｐＭＯＳトランジスタ１００の温度変化に伴うしきい値電圧の変化量を大きくする
ことができる。
Ｓ形成部分４２のチャネル領域（ｎ基板１の表層部のｐ− 拡散層６に挟まれた部分）に
通常のｐＭＯＳのチャネルドープ量と同程度の量の不純物を導入することで、温度検出回
路用のｐＭＯＳトランジスタ１００の温度変化に伴うしきい値電圧の変化量を大きくする
ことができる。
第２の方法では、先ず、ｎ基板（ｎ型不純物がドーピングされたシリコン基板）１上に
通常のＣＭＯＳを構成するｎＭＯＳ形成用のｐウエル２を形成した後、全面に薄い（厚さ
１００Å程度の）酸化膜３を形成する。次に、全面にＳｉＮ膜４を形成した後に、素子分
離領域とする部分４１をパターニングで除去する。図４（ａ）はこの状態を示す。
次に、全面にレジスト膜を形成した後に、通常のＣＭＯＳを構成するｐＭＯＳ形成領域
の部分にレジスト５が残るように、レジストパターンを形成する。次に、このレジストパ
ターンを介してイオン注入を行うことにより、ＳｉＮ膜４とレジスト５で覆われていない
部分にｐ− 拡散層（反転防止のためのストッパー層）６を形成する。図４（ｂ）はこの
状態を示す。
通常のＣＭＯＳを構成するｎＭＯＳ形成用のｐウエル２を形成した後、全面に薄い（厚さ
１００Å程度の）酸化膜３を形成する。次に、全面にＳｉＮ膜４を形成した後に、素子分
離領域とする部分４１をパターニングで除去する。図４（ａ）はこの状態を示す。
次に、全面にレジスト膜を形成した後に、通常のＣＭＯＳを構成するｐＭＯＳ形成領域
の部分にレジスト５が残るように、レジストパターンを形成する。次に、このレジストパ
ターンを介してイオン注入を行うことにより、ＳｉＮ膜４とレジスト５で覆われていない
部分にｐ− 拡散層（反転防止のためのストッパー層）６を形成する。図４（ｂ）はこの
状態を示す。
次に、図４（ｂ）の状態からレジスト５を除去した後に、このｎ基板１を酸化炉で加熱
することにより、ＳｉＮ膜４で覆われていない部分の酸化膜３を成長させて、厚さ３００
０Å以上のＬＯＣＯＳ膜３０を形成する。図４（ｃ）はこの状態を示す。
次に、温度検出回路用のｐＭＯＳトランジスタ１００を形成する領域（温度検出ＭＯＳ
形成領域）の酸化膜３を２０００Å以上の厚さにする。そのために、先ず、図４（ｃ）の
状態のｎ基板１上にプラズマＣＶＤ法でシリコン酸化膜を形成して、ｎ基板１上の酸化膜
３の厚さを２０００Å以上とする。次に、温度検出ＭＯＳ形成領域内のＬＯＣＯＳ膜３０
間以外の部分のシリコン酸化膜を、エッチングで除去して図４（ｃ）の状態と同じ厚さに
する。これにより、温度検出ＭＯＳ形成領域の内のＬＯＣＯＳ膜３０間の酸化膜を、厚さ
２０００Åの厚い酸化膜３１以上とし、ＬＯＣＯＳ膜３０を除く他の酸化膜３は、図４（
ｃ）の状態と同じ厚さにする。図５（ａ）はこの状態を示す。
することにより、ＳｉＮ膜４で覆われていない部分の酸化膜３を成長させて、厚さ３００
０Å以上のＬＯＣＯＳ膜３０を形成する。図４（ｃ）はこの状態を示す。
次に、温度検出回路用のｐＭＯＳトランジスタ１００を形成する領域（温度検出ＭＯＳ
形成領域）の酸化膜３を２０００Å以上の厚さにする。そのために、先ず、図４（ｃ）の
状態のｎ基板１上にプラズマＣＶＤ法でシリコン酸化膜を形成して、ｎ基板１上の酸化膜
３の厚さを２０００Å以上とする。次に、温度検出ＭＯＳ形成領域内のＬＯＣＯＳ膜３０
間以外の部分のシリコン酸化膜を、エッチングで除去して図４（ｃ）の状態と同じ厚さに
する。これにより、温度検出ＭＯＳ形成領域の内のＬＯＣＯＳ膜３０間の酸化膜を、厚さ
２０００Åの厚い酸化膜３１以上とし、ＬＯＣＯＳ膜３０を除く他の酸化膜３は、図４（
ｃ）の状態と同じ厚さにする。図５（ａ）はこの状態を示す。
次に、図５（ｂ）に示すように、通常のＣＭＯＳを構成するｎＭＯＳトランジスタ１０
１およびｐＭＯＳトランジスタ１０２用のゲート電極７１，７２を薄い酸化膜３の上に、
温度検出ＭＯＳトランジスタ１００用のゲート電極７３を厚い酸化膜３１の上に、それぞ
れ形成する。
次に、ｎＭＯＳトランジスタ１０１用のゲート電極７１の両脇となるｎ基板１の表層部
にｎ＋ 拡散層８１を、通常のｐＭＯＳトランジスタ１０２用のゲート電極７２の両脇と
なるｎ基板１の表層部にｐ＋ 拡散層８２を、温度検出ＭＯＳトランジスタ１００用のゲ
ート酸化膜３１の両脇に連続するＬＯＣＯＳ膜３０の両脇となるｎ基板１の表層部にｐ＋
拡散層８３を形成して、それぞれソース／ドレイン拡散層とする。
これにより、ｐウエル２上のｎＭＯＳトランジスタ１０１とｎ基板１上のｐＭＯＳトラ
ンジスタ１０２とからなる通常のＣＭＯＳと、温度検出回路用のｐＭＯＳトランジスタ１
００が、一つのｎ基板１上に形成される。
１およびｐＭＯＳトランジスタ１０２用のゲート電極７１，７２を薄い酸化膜３の上に、
温度検出ＭＯＳトランジスタ１００用のゲート電極７３を厚い酸化膜３１の上に、それぞ
れ形成する。
次に、ｎＭＯＳトランジスタ１０１用のゲート電極７１の両脇となるｎ基板１の表層部
にｎ＋ 拡散層８１を、通常のｐＭＯＳトランジスタ１０２用のゲート電極７２の両脇と
なるｎ基板１の表層部にｐ＋ 拡散層８２を、温度検出ＭＯＳトランジスタ１００用のゲ
ート酸化膜３１の両脇に連続するＬＯＣＯＳ膜３０の両脇となるｎ基板１の表層部にｐ＋
拡散層８３を形成して、それぞれソース／ドレイン拡散層とする。
これにより、ｐウエル２上のｎＭＯＳトランジスタ１０１とｎ基板１上のｐＭＯＳトラ
ンジスタ１０２とからなる通常のＣＭＯＳと、温度検出回路用のｐＭＯＳトランジスタ１
００が、一つのｎ基板１上に形成される。
次に、図５（ｂ）の状態のｎ基板１上に絶縁膜９を形成した後、各ＭＯＳトランジスタ
１００〜１０２のソース／ドレイン拡散層８１〜８３を露出させるコンタクトホール９１
を形成し、各コンタクトホール９１内と絶縁膜９の上にアルミニウムを堆積する。次に、
このアルミニウム層をパターニングして配線９２を形成した後、全面にパッシベーション
膜９３を形成する。図５（ｃ）はこの状態を示す。
なお、図４（ｃ）の状態で、温度検出ＭＯＳ形成部分のチャネル領域（ｎ基板１の表層
部のｐ− 拡散層６に挟まれた部分）に通常のｐＭＯＳのチャネルドープ量と同程度の量
の不純物を導入することで、温度検出回路用のｐＭＯＳトランジスタ１００の温度変化に
伴うしきい値電圧の変化量を大きくすることができる。
１００〜１０２のソース／ドレイン拡散層８１〜８３を露出させるコンタクトホール９１
を形成し、各コンタクトホール９１内と絶縁膜９の上にアルミニウムを堆積する。次に、
このアルミニウム層をパターニングして配線９２を形成した後、全面にパッシベーション
膜９３を形成する。図５（ｃ）はこの状態を示す。
なお、図４（ｃ）の状態で、温度検出ＭＯＳ形成部分のチャネル領域（ｎ基板１の表層
部のｐ− 拡散層６に挟まれた部分）に通常のｐＭＯＳのチャネルドープ量と同程度の量
の不純物を導入することで、温度検出回路用のｐＭＯＳトランジスタ１００の温度変化に
伴うしきい値電圧の変化量を大きくすることができる。
１…ｎ基板（ｎ型不純物がドーピングされたシリコン基板）、２…ｐウエル、３…薄い
酸化膜（ゲート酸化膜）、３０…ＬＯＣＯＳ膜、３０Ａ…ゲート酸化膜（ＬＯＣＯＳ膜）
、３１…厚い酸化膜、４…ＳｉＮ膜、４１…素子分離領域とする部分、４２…温度検出Ｍ
ＯＳ形成部分、５…レジスト、６…ｐ− 拡散層、７１〜７３…ゲート電極、８１〜８３
…ソース／ドレイン拡散層、９…絶縁膜、９１…コンタクトホール、９２…配線。９３…
パッシベーション膜、１００…温度検出回路用のＭＯＳトランジスタ、２００…抵抗（し
きい値電圧を検出する素子）。
酸化膜（ゲート酸化膜）、３０…ＬＯＣＯＳ膜、３０Ａ…ゲート酸化膜（ＬＯＣＯＳ膜）
、３１…厚い酸化膜、４…ＳｉＮ膜、４１…素子分離領域とする部分、４２…温度検出Ｍ
ＯＳ形成部分、５…レジスト、６…ｐ− 拡散層、７１〜７３…ゲート電極、８１〜８３
…ソース／ドレイン拡散層、９…絶縁膜、９１…コンタクトホール、９２…配線。９３…
パッシベーション膜、１００…温度検出回路用のＭＯＳトランジスタ、２００…抵抗（し
きい値電圧を検出する素子）。
Claims (2)
- ゲート酸化膜の厚さが２０００Å以上であるＭＯＳトランジスタと、このトランジスタ
のしきい値電圧を検出する素子と、を備えた温度検出回路を有することを特徴とする温度
センサ。 - 半導体基板上に形成された素子分離用の厚い酸化膜をゲート酸化膜とし、その上にゲー
ト電極が形成されているＭＯＳトランジスタと、このトランジスタのしきい値電圧を検出
する素子と、を備えた温度検出回路を有することを特徴とする温度センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007066343A JP2008227343A (ja) | 2007-03-15 | 2007-03-15 | 温度センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007066343A JP2008227343A (ja) | 2007-03-15 | 2007-03-15 | 温度センサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008227343A true JP2008227343A (ja) | 2008-09-25 |
Family
ID=39845573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007066343A Withdrawn JP2008227343A (ja) | 2007-03-15 | 2007-03-15 | 温度センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2008227343A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015164159A (ja) * | 2014-02-28 | 2015-09-10 | トヨタ自動車株式会社 | 半導体装置 |
-
2007
- 2007-03-15 JP JP2007066343A patent/JP2008227343A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015164159A (ja) * | 2014-02-28 | 2015-09-10 | トヨタ自動車株式会社 | 半導体装置 |
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