JP2008205071A - 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法 - Google Patents
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Abstract
【課題】半導体ベアチップICを内蔵する電子部品内蔵基板の層間接続を簡易かつ高信頼性化を図る。
【解決手段】本発明の電子部品内蔵基板は、第2導電性パターン6の上面に第2絶縁層4に内蔵する電子部品5の実装後の高さより低い金属塊27を実装し、第2絶縁層4を貫通し、金属塊27と第3導電性パターン7とを第2めっき膜9により電気的に接続するビアホール8とを備える。電子部品5の実装後の高さより低い金属塊27を用いることで、第2絶縁層4の高さを電子部品5の高さに起因した厚みにすることができると共に、ビアホール8の深さを浅くすることができるので、金属塊27と第3導電性パターン7との第2めっき膜による接続を確実に行うことができる。
【選択図】図1
【解決手段】本発明の電子部品内蔵基板は、第2導電性パターン6の上面に第2絶縁層4に内蔵する電子部品5の実装後の高さより低い金属塊27を実装し、第2絶縁層4を貫通し、金属塊27と第3導電性パターン7とを第2めっき膜9により電気的に接続するビアホール8とを備える。電子部品5の実装後の高さより低い金属塊27を用いることで、第2絶縁層4の高さを電子部品5の高さに起因した厚みにすることができると共に、ビアホール8の深さを浅くすることができるので、金属塊27と第3導電性パターン7との第2めっき膜による接続を確実に行うことができる。
【選択図】図1
Description
本発明は、多層基板内に電子部品が埋設された電子部品内蔵基板とこれを用いた電子機器、およびその製造方法に関するものである。
電子機器の小型化・軽量化に伴い、プリント配線板の高密度化や実装部品の小型化に対する要求が厳しくなっている。プリント配線板においては、配線ルールの縮小により配線板表面と平行な方向について高密度化が図られている。更に、ビルドアップ工法を採用して配線を積層させ、任意の層間にビアホールを形成することにより、配線板表面に垂直な方向で高密度化も可能となった。
一方、半導体パッケージとしては、従来パッケージの外周に多ピン化されたリードを有するSOP(Small Outline Package)やQFP(Quad Flat Package)等の表面実装デバイス(SMD; Surface Mount Device)が用いられることが多かった。近年、半導体パッケージを更に小型化するため、半導体素子の能動面を基板に向けたフリップ・チップ実装により、チップ・サイズ・パッケージ(CSP)化が図られている。フリップ・チップ実装によれば半導体素子をベアチップのままリードを用いずに、バンプと呼ばれる電極端子を介して基板にダイレクトに実装される。上記のフリップ・チップ実装によれば、ベアチップ半導体の実装が可能な領域は基板表面であり、実装密度は基板サイズの制限を受けるため、実装密度をさらに飛躍的に向上させることは困難である。そこで、半導体素子を基板の内部に実装して実装密度を上げ、電子機器を小型化する手段が提案されている。
以下、従来の電子部品内蔵基板について、図8を用いて説明する。図8は、従来の電子部品内蔵基板の断面図である。
図8において、従来の電子部品内蔵基板は基材からなる第1絶縁層101とこの第1絶縁層101の上に設けられた絶縁樹脂層からなる第2絶縁層102とを有し、第1絶縁層101の上面の第1導電性パターン106上にはベアチップICからなる電子部品103が実装されると共に、第2の絶縁層102内に埋め込まれている。第1導電性パターン106と電子部品103との接続は、電子部品103に形成されたバンプ104を介して行われている。また、第1絶縁層101の他の上面には第2導電性パターン108が形成されている。そして、第2絶縁層102の上層には接着層109を介して、所定のパターンを有する第3導電性パターン110が形成されており、第2導電性パターン108上部の第2絶縁層102、接着層109および第3導電性パターン110にはビアホール115が形成され、ビアホール115内には導電層116が形成されている。
なお、この技術の先行技術文献情報としては、例えば、特許文献1が知られている。
また、ビアホール115を用いない方法として、第2導電性パターン108上に、電子部品103の実装後の高さより大きな高さを有するバンプ(図示せず)を第2絶縁層102から頂点部が露出した状態で形成し、第2絶縁層102上には第3導電性パターン110を形成して、第3導電性パターン110とバンプ(図示せず)を電気的に接続する方法が提案されている。
なお、この技術の先行技術文献情報としては、例えば、特許文献2、特許文献3が知られている。
また、別の方法としては、電子部品103の実装後の高さより大きな高さを有するバンプ(図示せず)上に第3絶縁層(図示せず)を接続した後、第1絶縁層101と第3絶縁層(図示せず)間に第2絶縁層102を形成する工法が提案されている。
なお、この技術の先行技術文献情報としては、例えば、特許文献4が知られている。
特開2001−77536号公報
特許第3500995号公報
特開2001−7472号公報
特開2001−144244号公報
このような従来の電子部品内蔵基板において、第2絶縁層102を貫通するビアホール115により第2導電性パターン108と第3導電性パターン110を電気的に接続するのであるが、第2絶縁層102は電子部品103を内蔵するため厚みが厚く、そのためビアホール115も深い穴となる。従って、この深穴であるビアホール115内にめっき膜を形成することは非常に困難で、量産性に乏しいという問題点を有していた。
また、深いビアホール115を避けるために、ビアホール115の代わりにバンプ124(図示せず)を用いて第2導電性パターン108と第3導電性パターン110を接続する場合、バンプ124の高さが電子部品103の実装後の高さより低くなると、バンプ124と第3導電性パターン110とが電気的に導通することができなくなるので、バンプ124の高さを電子部品103の実装後の高さより高く設定する必要がある。ただし、バンプ124の高さが高くなりすぎると、今度は第2絶縁層102の厚みが厚くなり、完成後の電子部品内蔵基板の総厚が厚くなってしまう。更に、第2絶縁層102を薄くするためには研磨工程が必要となるため、量産性を悪化させるだけでなく、研磨により内蔵している電子部品103へダメージを与えてしまうという問題点を有していた。
本発明はこのような問題を解決したもので、簡易かつ接続信頼性の高い電子部品内蔵基板とこれを用いた電子機器、およびその製造方法を提供することを目的としたものである。
上記目的を達成するために本発明は、第1絶縁層と、この第1絶縁層の上面に設けられた第1金属からなる第1導電性パターンおよび第2導電性パターンと、前記第1導電性パターンおよび前記第2導電性パターンの上面に形成された第2金属からなる第1めっき膜と、前記第2導電性パターン上の前記第1めっき膜を介して前記第2導電性パターンと電気的に接続するように設けられた金属塊と、前記第1導電性パターンに前記第1めっき膜およびバンプを介して接続される電子部品と、前記金属塊と前記電子部品を覆うように前記第1絶縁層の上に設けられた第2絶縁層と、前記第2絶縁層の上面に設けられた前記第1金属からなる第3導電性パターンと、前記第2絶縁層を貫通し、前記金属塊と前記第3導電性パターンとを第2めっき膜により電気的に接続するビアホールとを備えた電子部品内蔵基板としたものであり、金属塊の存在により加工するビアホールの深さが浅くなり、第2めっき膜により金属塊と第3導電性パターンを確実に接続することができるという作用を有する。
請求項2に記載の発明は、前記第2めっき膜は、第1金属からなる請求項1に記載の電子部品内蔵基板としたものであり、第2めっき膜を第1金属からなる第3導電性パターンと同一材料で構成できるため信頼性の高いめっき膜形成を行うことができるという作用を有する。
請求項3に記載の発明は、前記第1金属はCuであり、前記第2金属はAuである請求項1に記載の電子部品内蔵基板としたものであり、安価で信頼性の高いCuを用いて第1〜第3導電性パターンを形成することができると共に、第2金属にAuを用いることで電子部品と第1導電性パターンの接続について高信頼性を確保することができるという作用を有する。
請求項4に記載の発明は、前記第2めっき膜は、Cu、Pd、Zn、Ni、Ti、Cr、Sn、Ag、Auのうち少なくとも1つからなる請求項1に記載の電子部品内蔵基板としたものであり、金属塊および第3導電性パターンとの良好な接続が可能となるという作用を有する。
請求項5に記載の発明は、前記バンプが少なくともAuまたはSnまたはAgにより構成されている請求項1に記載の電子部品内蔵基板としたものであり、Au線によるスタッドバンプ、めっきによるAuまたははんだバンプ、導電性ペーストによるAgバンプ等簡易な方法で形成可能なバンプを用いて、電子部品と第1導電性パターン間の信頼性の高い接続を実現することができるという作用を有する。
請求項6に記載の発明は、前記金属塊は、Cu、Pd、Zn、Ni、Ti、Cr、Sn、Ag、Auのうち少なくとも1つを含む請求項1に記載の電子部品内蔵基板としたものであり、第2導電性パターン上に容易に実装することが可能であると共に、第2めっき膜と容易に電気的に接続することが可能であるという作用を有する。
請求項7に記載の発明は、前記金属塊の高さは前記電子部品の高さと前記バンプの高さの和より低い請求項1に記載の電子部品内蔵基板としたものであり、第2絶縁層に内蔵する電子部品の高さに応じて第2絶縁層の厚さを設定することができるので、必要以上に第2絶縁層を厚くすることが無く、金属塊が存在することで、浅いビアホールを形成することができるので、ビアホール内に安定した第2めっき膜を形成することができるという作用を有する。
請求項8に記載の発明は、前記金属塊は、はんだにより前記第2導電性パターン上に固定されている請求項1に記載の電子部品内蔵基板としたものであり、簡易な方法で所望の位置に金属塊を実装することができるという作用を有する。
請求項9に記載の発明は、前記はんだにはPbが含有されていない請求項7に記載の電子部品内蔵基板としたものであり、金属塊を容易に実装することが可能であると共に、環境負荷物質を含まない部品内蔵基板を作製することができるという作用を有する。
請求項10に記載の発明は、前記金属塊は、導電性接着剤により前記第2導電性パターン上に固定されている請求項1に記載の電子部品内蔵基板としたものであり、簡易な方法で所望の位置に金属塊を実装することができるという作用を有する。
請求項11に記載の発明は、前記金属塊が略球形である請求項1に記載の電子部品内蔵基板としたものであり、金属塊を球形とすることで、第2導電性パターン上へ容易に実装することができるという作用を有する。
請求項12に記載の発明は、前記第2導電性パターンの外周を囲むようにレジスト膜が形成されている請求項1に記載の電子部品内蔵基板としたものであり、金属塊を第2導電性パターン上に実装する際にはんだや導電性接着剤が不要に拡がることを防止することができるという作用を有する。
請求項13に記載の発明は、第1絶縁層と、この第1絶縁層の上面に設けられた第1金属からなる第1導電性パターンおよび第2導電性パターンと、前記第1導電性パターンおよび前記第2導電性パターンの上面に形成された第2金属からなる第1めっき膜と、前記第2導電性パターン上の前記第1めっき膜を介して前記第2導電性パターンと電気的に接続するように設けられた金属塊と、前記第1導電性パターンに前記第1めっき膜およびバンプを介して接続される電子部品と、前記金属塊と前記電子部品を覆うように前記第1絶縁層の上に設けられた第2絶縁層と、前記第2絶縁層の上面に設けられた前記第1金属からなる第3導電性パターンと、前記第2絶縁層を貫通し、前記金属塊と前記第3導電性パターンとを第2めっき膜により電気的に接続するビアホールとを備えた電子部品内蔵基板を有する受信装置としたものであり、超小型受信装置を実現することができるという作用を有する。
請求項14に記載の発明は、第1絶縁層と、この第1絶縁層の上面に設けられた第1金属からなる第1導電性パターンおよび第2導電性パターンと、前記第1導電性パターンおよび前記第2導電性パターンの上面に形成された第2金属からなる第1めっき膜と、前記第2導電性パターン上の前記第1めっき膜を介して前記第2導電性パターンと電気的に接続するように設けられた金属塊と、前記第1導電性パターンに前記第1めっき膜およびバンプを介して接続される電子部品と、前記金属塊と前記電子部品を覆うように前記第1絶縁層の上に設けられた第2絶縁層と、前記第2絶縁層の上面に設けられた前記第1金属からなる第3導電性パターンと、前記第2絶縁層を貫通し、前記金属塊と前記第3導電性パターンとを第2めっき膜により電気的に接続するビアホールとを備えた電子部品内蔵基板を有する電子機器としたものであり、超小型電子機器を実現することができるという作用を有する。
請求項15に記載の発明は、上面に第1金属からなる第1導電性パターンおよび第2導電性パターンを有し、第1導電性パターンおよび第2導電性パターン上には第2金属からなる第1めっき膜が形成された第1絶縁層の前記第1導電性パターンの上面の前記第1めっき膜上にバンプを介して電子部品を実装する工程と、前記第2導電性パターンの上面の前記第1めっき膜上に金属塊を実装する工程と、前記第1絶縁層上に前記電子部品および前記金属塊を覆うように第2絶縁層を積層する工程と、前記第2絶縁層上に前記第1金属からなる金属箔を積層する工程と、積層された前記第1絶縁層と前記第2絶縁層と前記金属箔を加熱しながら加圧して一体化する工程と、前記金属箔の所定の位置に穴加工を行い前記第2絶縁層を露出させる工程と、前記第2絶縁層を加工して前記金属塊を露出させる工程と、第2めっき膜により前記金属塊と前記金属箔を電気的に接続する工程と、前記金属箔を加工して第3導電性パターンを形成する工程を備えた電子部品内蔵基板の製造方法としたものであり、金属塊の存在により加工するビアホールの深さが浅くなり、第2めっき膜により金属塊と第3導電性パターンを確実に接続することができるという作用を有する。
請求項16に記載の発明は、上面に第1金属からなる第1導電性パターンおよび第2導電性パターンを有し、第1導電性パターンおよび第2導電性パターン上には第2金属からなる第1めっき膜が形成された第1絶縁層の前記第1導電性パターンの上面の前記第1めっき膜上にバンプを介して電子部品を実装する工程と、前記第2導電性パターンの上面の前記第1めっき膜上に金属塊を実装する工程と、前記第1絶縁層上に前記電子部品および前記金属塊を覆うように第2絶縁層を積層する工程と、積層された前記第1絶縁層と前記第2絶縁層を加熱しながら加圧して一体化する工程と、前記第2絶縁層を加工して前記金属塊を露出させる工程と、第2めっき膜により前記第2絶縁層の上面に第3導電性パターンを形成すると共に前記金属塊と電気的に接続する工程を備えた電子部品内蔵基板の製造方法としたものであり、金属塊の存在により加工するビアホールの深さが浅くなり、第2めっき膜により金属塊と第3導電性パターンを確実に接続することができるという作用を有する。
請求項17に記載の発明は、前記第2めっき膜は、第1金属からなる請求項15または請求項16に記載の電子部品内蔵基板の製造方法としたものであり、第2めっき膜を第1金属からなる第3導電性パターンと同一材料で構成できるため信頼性の高いめっき膜形成を行うことができるという作用を有する。
請求項18に記載の発明は、前記第1金属はCuであり、前記第2金属はAuである請求項15または請求項16に記載の電子部品内蔵基板の製造方法としたものであり、安価で信頼性の高いCuを用いて第1〜第3導電性パターンを形成することができると共に、第2金属にAuを用いることで電子部品と第1導電性パターンの接続について高信頼性を確保することができるという作用を有する。
請求項19に記載の発明は、前記第2めっき膜は、Cu、Pd、Zn、Ni、Ti、Cr、Sn、Ag、Auのうち少なくとも1つからなる請求項15または請求項16に記載の電子部品内蔵基板の製造方法としたものであり、金属塊および第3導電性パターンとの良好な接続が可能となるという作用を有する。
請求項20に記載の発明は、前記バンプが少なくともAuまたはSnまたはAgにより構成されている請求項15または請求項16に記載の電子部品内蔵基板の製造方法としたものであり、Au線によるスタッドバンプ、めっきによるAuまたははんだバンプ、導電性ペーストによるAgバンプ等簡易な方法で形成可能なバンプを用いて、電子部品と第1導電性パターン間の信頼性の高い接続を実現することができるという作用を有する。
請求項21に記載の発明は、前記第2絶縁層は少なくとも1枚以上の織布または不織布に熱硬化性樹脂を含浸させたプリプレグからなる請求項15または請求項16に記載の電子部品内蔵基板の製造方法としたものであり、第1絶縁層と略同一材料を用いることで信頼性の高い電子部品内蔵基板を実現することができるという作用を有する。
請求項22に記載の発明は、前記積層前の前記第2絶縁層に前記電子部品より大きな空隙と前記金属塊と略同等以上空隙を形成し、前記積層時に前記電子部品と前記金属塊をそれぞれ対応する前記空隙内に配置する請求項15または請求項16または請求項21に記載の電子部品内蔵基板の製造方法としたものであり、積層された前記第1絶縁層と前記第2絶縁層を加熱しながら加圧して一体化する工程において、電子部品および金属塊への不要な荷重を防止することができるという作用を有する。
請求項23に記載の発明は、前記積層前の前記第2絶縁層に前記電子部品および前記金属塊をすべて囲むことが可能な1つの空隙を形成し、前記積層前に前記電子部品と前記金属塊のすべてを前記空隙内に配置する請求項15または請求項16または請求項21に記載の電子部品内蔵基板の製造方法としたものであり、単純な空隙でありながら、積層された前記第1絶縁層と前記第2絶縁層を加熱しながら加圧して一体化する工程において、電子部品および金属塊への不要な荷重を一度に防止することができるという作用を有する。
請求項24に記載の発明は、前記金属塊を露出させる工程はレーザ加工またはドリル加工にて行う請求項15または請求項16に記載の電子部品内蔵基板の製造方法としたものであり、簡易な方法により高度な位置精度で第2導電性パターンを露出させることができるという作用を有する。
請求項25に記載の発明は、前記金属塊は、Cu、Pd、Zn、Ni、Ti、Cr、Sn、Ag、Auのうち少なくとも1つを含む請求項15または請求項16に記載の電子部品内蔵基板の製造方法としたものであり、第2導電性パターン上に容易に実装することが可能であると共に、第2めっき膜と容易に電気的に接続することが可能であるという作用を有する。
請求項26に記載の発明は、前記金属塊の高さは前記電子部品の高さと前記バンプの高さの和より低い請求項15または請求項16に記載の電子部品内蔵基板の製造方法としたものであり、第2絶縁層に内蔵する電子部品の高さに応じて第2絶縁層の厚さを設定することができるので、必要以上に第2絶縁層を厚くすることが無く、金属塊が存在することで、浅いビアホールを形成することができるので、ビアホール内に安定した第2めっき膜を形成することができるという作用を有する。
請求項27に記載の発明は、前記金属塊は、はんだにより前記第2導電性パターン上に固定されている請求項15または請求項16に記載の電子部品内蔵基板の製造方法としたものであり、簡易な方法で所望の位置に金属塊を実装することができるという作用を有する。
請求項28に記載の発明は、前記はんだにはPbが含有されていない請求項15または請求項16に記載の電子部品内蔵基板の製造方法としたものであり、金属塊を容易に実装することが可能であると共に、環境負荷物質を含まない部品内蔵基板を作製することができるという作用を有する。
請求項29に記載の発明は、前記金属塊は、導電性接着剤により前記第2導電性パターン上に固定されている請求項15または請求項16に記載の電子部品内蔵基板の製造方法としたものであり、簡易な方法で所望の位置に金属塊を実装することができるという作用を有する。
請求項30に記載の発明は、前記金属塊が略球形である請求項15または請求項16に記載の電子部品内蔵基板の製造方法としたものであり、金属塊を球形とすることで、第2導電性パターン上へ容易に実装することができるという作用を有する。
請求項31に記載の発明は、前記第2導電性パターンの外周を囲むようにレジスト膜が形成されている請求項15または請求項16に記載の電子部品内蔵基板の製造方法としたものであり、金属塊を第2導電性パターン上に実装する際にはんだや導電性接着剤が不要に拡がることを防止することができるという作用を有する。
請求項32に記載の発明は、前記第3導電性パターンは前記第2絶縁層の上面の全面に前記第2めっき膜を形成した後所望の形状にパターニングされる請求項16に記載の電子部品内蔵基板の製造方法としたものであり、簡易なビルドアップ工法により電子部品内蔵基板を製造することができるという作用を有する。
電子部品とバンプの合計高さより低い金属塊を第2導電性パターン上に実装することにより、第2絶縁層の厚みを電子部品の高さを基準に設定することができるので、不必要に第2絶縁層の厚みを厚くすることがなく、しかも金属塊の存在により加工するビアホールの深さが浅くなり、第2めっき膜により金属塊と第3導電性パターンを確実に接続することができるものである。
(実施の形態1)
以下に、本発明の電子部品内蔵基板およびその製造方法の実施の形態について、図面を参照して説明する。図1は本発明の実施の形態1による電子部品内蔵基板の断面図である。
以下に、本発明の電子部品内蔵基板およびその製造方法の実施の形態について、図面を参照して説明する。図1は本発明の実施の形態1による電子部品内蔵基板の断面図である。
図1において、実施の形態1の電子部品内蔵基板は、第1絶縁層1と、この第1絶縁層1の上に設けられた第2絶縁層4とを備える。第1絶縁層1の上面には第1導電性パターン2及び第2導電性パターン6が設けられている。この第1絶縁層1は、熱硬化性樹脂を主成分とする多層配線基板である。熱硬化性樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、シアネート樹脂またはBTレジン(ビスマレイミド・トリアジン樹脂)を用いることができる。エポキシ樹脂は耐熱性が高いために特に好ましい。第1導電性パターン2や第2導電性パターン6は電気導電性を有する物質から成り、例えば、Cu箔や導電性樹脂組成物から成る。本発明においてはCu箔を用いている。また、第1絶縁層1に含まれるインナービア13は、例えば、Cuめっきによる金属材料や、金属粒子と熱硬化性樹脂とを混合した導電性樹脂組成物などの熱硬化性の導電性物質から成る。導電性物質中の金属粒子としては、Au、AgまたはCuなどを用いることができる。Au、AgまたはCuは導電性が高いために好ましく、Cuは導電性が高くマイグレーションも少なく、また、低コストであるため特に好ましい。熱硬化性樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、シアネート樹脂を用いることができる。エポキシ樹脂は耐熱性が高いために特に好ましい。
また、第1絶縁層1の上面にある第1導電性パターン2上に第1めっき膜3を形成している。第1めっき膜3としては、例えば、下地金属に無電解めっき法によるNiめっきを行い、Niめっき上に同じく無電解めっき法によるAuめっき膜を形成している。なお、めっき膜形成方法については、上述した方法に限らず種々の方法によって実現することが可能であるが、後にバンプ10を介して電子部品5を実装した際の接続安定性を考慮して、最表層にはAuめっき膜が形成されていることが重要である。
この第1めっき膜3が形成された第1導電性パターン2上にバンプ10が形成された半導体ベアチップICからなる電子部品5がフリップ・チップ実装されている。バンプ10の材料としては、Au線によるスタッドバンプ、めっきによるAuまたははんだバンプ、導電性ペーストによるAgバンプ等簡易な方法で形成可能なバンプを用いることができる。なお上述した方法に限らず種々の方法でバンプ10を形成しても良い。
半導体ベアチップICからなる電子部品5のフリップ・チップ実装方法については、実装時に補助材料を用いないAu−Au直接接続方式やはんだバンプによるはんだ接続方式を用いることができるが、上記した方法に限らず半導体ベアチップICをフェイスダウンで実装するフリップ・チップ実装方式であるなら何れの方法も使用可能である。
第2導電性パターン6上には導電性を有する実装材料26により金属塊27が実装されている。実装材料26としては、はんだや導電性接着剤を用いることができる。はんだとしては、Sn−Ag系、Sn−Ag−Cu系、Sn−Zn系、Au−Zn系などの材料が使用可能であるが、これらの材料に限らず金属塊27を実装できる材料であるなら何れの材料も使用可能である。ただし、このはんだは、環境汚染物質であるPbを含有しないもしくはほとんど含有しないPbフリーはんだであることが重要である。また、導電性接着剤としては、Au、AgまたはCuなどの金属粒子とエポキシ樹脂、フェノール樹脂、シアネート樹脂などの熱硬化性樹脂とを混合した材料を使用することができる。その中でもAgとエポキシ樹脂の組み合わせは、導電性が高いと共に耐熱性が高いため特に好ましい。金属塊27としては、Cu、Pd、Zn、Ni、Ti、Cr、Sn、Ag、Auなどの金属材料を単一または複数組み合わせた材料として用いることができ、Cuを用いることは導電性が高く、また低コストであり、更に、後に形成する第2めっき膜9との密着性及び導電性を考えた場合特に好ましい。
また、前記金属塊の高さは前記電子部品の高さと前記バンプの高さの和より低く設定している。こうすることで、電子部品5および金属塊27の実装後最も背の高い部品は電子部品5となるため、第2絶縁層4の厚さは電子部品5の高さに応じて設定することができるので、必要以上に第2絶縁層4を厚くすることが無くなる。即ち、金属塊27が電子部品5の実装後の高さより大きい場合に、本来電子部品5を第2絶縁層4で覆いながらできるだけ第2絶縁層4部を薄くしたい構造であるにもかかわらず、電子部品5の実装後の高さより高い金属塊27を覆うように第2絶縁層4を形成するため、第2絶縁層4部は非常に厚いものとなってしまう。そのため、第2絶縁層4を薄くするためには、第2絶縁層4を研磨して薄くする工程が必要となるが、この場合、研磨する工程が必要となる上、研磨による電子部品5への不必要な応力を与えることとなり、電子部品5の接続不良を引き起こすことになる。従って、金属塊27を電子部品5の実装後の高さより低くすることで、第2絶縁層4を電子部品5の高さに起因した厚みとすることが可能となり、第2絶縁層4を研磨して薄くする工程が不要となると共に、研磨による電子部品5への不必要な応力を与えることがないため、電子部品5の接続不良を引き起こす要因を排除することができる。更に、金属塊27は略球状であることが望ましい。球状とすることで金属塊27には方向性がなくなるため取り扱いが容易になり、第2導電性パターン6上への実装を容易に行うことができる。
第2絶縁層4は織布または不織布に未硬化状態の熱硬化性樹脂を含浸させたプリプレグを加熱しながら加圧して熱硬化性樹脂を硬化させることにより形成している。プリプレグとしては、ガラスクロスに熱硬化性のエポキシ樹脂を含浸させたガラスエポキシプリプレグ、ガラスクロスに熱硬化性のビスマレイミド・トリアジン樹脂を含浸させたBTレジンプリプレグ、アラミド不織布に熱硬化性のエポキシ樹脂を含浸させたアラミドプリプレグ等を使用することが可能であるが、織布または不織布に熱硬化性樹脂を含浸させた構造であれば、様々な材料を使用することが可能である。また、織布または不織布に熱硬化性樹脂を含浸させたプリプレグ以外にも、二酸化珪素やアルミナ等の無機フィラーと熱硬化性樹脂との混合物を用いる事も可能である。
この第2絶縁層4上には、第3導電性パターン7を配置している。第3導電性パターン7は電気導電性を有する物質から成り、例えば、Cu箔や導電性樹脂組成物から成る。本発明においてはCu箔を用いている。
そして、第3導電性パターン7、第2絶縁層4を貫通し、金属塊27に接続されるブラインドビアホール8内の第2めっき膜9により、第3導電性パターン7と金属塊27は電気的に接続されている。金属塊27が存在することで、浅いビアホール8を形成することができるので、ビアホール8内に安定した第2めっき膜9を形成することができる。
第2めっき膜9はPdを核とした無電解Cuめっきや電解Cuめっきで構成される。また、第2めっき膜9は、Cuめっきに限らず、その他Zn、Ni、Ti、Cr、Sn、Ag、Au等の材料で構成しても良い。ただし、第3導電性パターン7や金属塊27と十分に反応することが可能なめっき材料を選択することが重要である。本実施の形態1においては、第2めっき膜9にはCuを使用している。
なお、第2めっき膜9を形成したブラインドビアホール8内は図1に示すように凹状のままでも良いが、凹部内を熱硬化性樹脂により充填した構造であっても良い。ただし、凹部内を熱硬化性樹脂により充填した場合には、ブラインドビアホール8上面部をCuめっき等のめっき膜で覆っておくことが望ましい。凹部内に充填する熱硬化性樹脂は導電性材料または絶縁性材料の何れの材料であっても使用可能であるが、電気的導通を伴う信頼性を考えた場合、導電性材料の方が望ましい。
次に本発明の電子部品内蔵基板の製造方法の実施の形態について、図面を参照して説明する。
図2は、本発明の実施の形態1による電子部品内蔵基板の製造工程断面図である。
図2(a)に示すように、第1絶縁層1の上面に配置した第1導電性パターン2と、第2導電性パターン6およびインナービア13とを含む多層配線基板の第1導電性パターン2および第2導電性パターン6上にはAuめっきからなる第1めっき膜3を形成する。その後、電極上にバンプ10を形成した半導体ベアチップICからなる電子部品5を第1導電性パターン2上へフリップ・チップ実装する。
次に、図2(b)に示すように、スクリーン印刷による厚膜印刷、ディスペンサによる材料塗布、スタンパによる材料転写などの方法により実装材料26を第2導電性パターン6上に形成し、この実装材料26上に金属塊27を実装する。実装材料26にははんだや導電性接着剤を用いることができる。はんだを用いた場合には、金属塊27を装着後リフロー工程により金属塊27を第2導電性パターン6上に固定する。また、導電性接着剤を用いた場合には、オーブン等を用いて導電性接着剤を硬化させ金属塊27を第2導電性パターン6上に固定する。なお、実装材料26にはんだを用いた場合には、実装後フラックス洗浄を十分に行うことが重要である。
次に、図2(c)に示すように、電子部品5および金属塊27を実装済みの第1絶縁層1の電子部品5および金属塊27を実装している面に、電子部品5および金属塊27を覆うようにプリプレグ4a、4bと金属箔17を所望の位置に重ね合わせる。
なお、第1絶縁層1とプリプレグ4a、4bは、基板の反りや変形を防止するために、同一組成の材料であることが望ましいが、異種材料を使用する場合には、線膨張係数差の小さい材料を選択することが重要である。
また、プリプレグ4aには、電子部品5および金属塊27と接触しないように空間14および空間29が形成されている。この空間14は、複数個の電子部品5を実装する場合(図示せず)でも、実装エリアをすべて囲むように1つの空間としている。また、空間29は金属塊27の1つずつに対応する空間であっても良いし、複数の金属塊27を1つの空間29で含むものであっても良いが、プリプレグ4aを重ね合わせる時に、電子部品5や金属塊27に接触しないように空間14および空間29を形成することが重要である。また、プリプレグ4bが、熱プレス後に電子部品5に接触することによって電子部品5に圧力がかからないように、プリプレグ4aは、電子部品5の実装後の第1絶縁層1からの高さより厚く形成する必要がある。
一方、電子部品5への接触を避ける目的でプリプレグ4aを厚くするために特別に厚い材料を作ることは、特注品であるが故の高コスト化を避けることが難しく、また量産性には不向きである。従って、プリプレグ4aには、通常配線基板を作製する際に使用している一般的な厚み(例えば100μm)のプリプレグを複数枚使用することで、所望の厚みを確保している。
また、プリプレグ4a、4bは、織布または不織布と未硬化状態の熱硬化性樹脂の混合シートや、無機フィラーと熱硬化性樹脂との混合物であるが、このプリプレグ4a、4bは加熱しながら加圧することにより、プリプレグ4a、4bから軟化した熱硬化性樹脂が流れ出し、加熱・加圧終了後には初期の厚みより必ず薄くなる。このため、この厚みの減少分を予め考慮して設計すれば、積層後でもプリプレグ4bが電子部品5に接触することを未然に防止することが可能である。そして更には、プリプレグ4aを複数枚使用することにより、加熱・加圧時にプリプレグ4aから流出する熱硬化性樹脂の量を十分に確保することができるため、複数の電子部品5が存在する場合(図示せず)にできる大きな空間14であっても、その隙間を熱硬化性樹脂で確実に充填させることが可能となる。
なお、図2(c)では空間14、29を形成していないプリプレグ4bを空間14、29を形成したプリプレグ4aの上に配置しているが、すべて空間14、29を形成したプリプレグ4aに置き換えることも可能である。
上述したプリプレグ4a、4bの特性により、図2(d)に示すように、積層したそれぞれの構成材料をプレス機(図示せず)により加熱しながら加圧を行うことで、プリプレグ4a、4bを硬化させて第2絶縁層4とすることができる。
次に、図2(e)に示すように、金属箔17、第2絶縁層4の所望の位置に穴18を加工して、金属塊27を露出させる。金属箔17の加工方法は、エッチングによるサブトラクティブ法、CO2レーザやYAGレーザによるレーザ加工、およびドリル加工等の加工方法を用いることができる。また、第2絶縁層4の加工方法は、CO2レーザやYAGレーザによるレーザ加工、またはドリル加工による加工方法を用いることができる。なお、各種加工方法により金属塊27を露出させた後、穴18部の洗浄(デスミア処理)を行うことは重要である。
デスミア処理完了後、図2(f)に示すように、穴18を介して金属箔17と金属塊27を電気的に接続するように、第2めっき膜9を形成する。第2めっき膜9は、例えばPdを核付けした後、無電解Cuめっき膜を形成し、更にその上に電解Cuめっき膜を形成して安定したCuめっき膜を形成する。Cuめっき膜は、接続信頼性を確保するためには通常20〜30μm程度の膜厚が必要である。
なお、第2めっき膜9は上述した方法に限らず、金属塊27に反応可能なめっき材料であるなら、Zn、Ni、Ti、Cr、Sn、Ag、Au等様々なめっき膜を用いることが可能である。
次に、図2(g)に示すように、金属箔17を所望の形状にパターニングして第3導電性パターン7を形成し、必要に応じて、図2(h)に示すように、表裏面にソルダーレジスト12を形成し電子部品内蔵基板とする。なお、図2(h)には表裏面の両面にソルダーレジスト12を形成しているが、片面のみの形成、あるいは両面ともソルダーレジスト12を形成しない場合もある。求められる基板形状により構造を選択することが可能である。
以下、実施の形態1に示す電子部品内蔵基板およびその製造方法の特徴について説明する。
本発明の電子部品内蔵基板においては、第1絶縁層1上の第1導電性パターン2上に半導体ベアチップICからなる電子部品5を実装し、第2導電性パターン6上に金属塊27を実装した後、第2絶縁層4に内蔵し、ブラインドビアホール8により電気的導通を行う構造となっている。電子部品5の実装方法は、機能素子面を第1導電性パターン2上に対向させて実装するフリップ・チップ実装方式を採用しており、電気的導通を安定化するためにCu箔からなる第1導電性パターン2上に直接電子部品5を実装するのではなく、第1導電性パターン2上には表面が酸化されにくいAuめっきからなる第1めっき膜3を形成している。このAuめっき膜からなる第1めっき膜3の存在により、電子部品5は確実に電気的導通を取りながら第1導電性パターン2上に実装することができるのである。そして、電子部品5の実装後の高さより低い金属塊27を第2導電性パターン6上に実装していることにより、第2絶縁層4を電子部品5の高さに起因した厚みとすることが可能となり、第2絶縁層4を研磨して薄くする工程が不要となると共に、研磨による電子部品5への不必要な応力を与えることがないため、電子部品5の接続不良を引き起こす要因を排除することができる。更に、金属塊27の存在により、第3導電性パターン7と第2導電性パターン6を電気的に接続するビアホール8の深さを、第3導電性パターン7から金属塊27までの浅い構造とすることができるため、ビアホール8内に安定した第2めっき膜9を形成することができるものである。
以上に示すように、本実施の形態1によれば、第2導電性パターン6上に電子部品5の実装後の高さより低い金属塊27を形成しているので、第2絶縁層4の厚さを厚くすること無く、第2導電性パターン6と第3導電性パターン7を繋ぐビアホール8を浅い構造とすることができるため、ビアホール8内に安定した第2めっき膜9を形成することができるものである。
(実施の形態2)
以下、本発明に係る実施の形態2について図を用いて説明する。図3は本発明の実施の形態2による電子部品内蔵基板の断面図である。なお、特に説明しない限りは実施の形態1と同一の構造については、同一番号を付与して説明を省略する。
以下、本発明に係る実施の形態2について図を用いて説明する。図3は本発明の実施の形態2による電子部品内蔵基板の断面図である。なお、特に説明しない限りは実施の形態1と同一の構造については、同一番号を付与して説明を省略する。
実施の形態2における実施の形態1との主な相違点は、図3に示すように、第2導電性パターン6の周囲にレジスト膜19を形成していることである。レジスト膜19を第2導電性パターン6の周囲に形成することで、第2導電性パターン6上に金属塊27を実装する際に形成する実装材料26の第2導電性パターン6外への拡がりを防止することができる。そのため、実装材料26による隣接する第2導電性パターン6間のショート不良を防止することが可能となるものである。この時、レジスト膜19の形状は、第2導電性パターン6の外周に外壁をつくる構造とし、レジスト膜19は100〜500μm程度の幅であることが好ましい。なぜなら、レジスト膜19の幅が100μm以下であるような設計の場合、レジスト膜19の形成歩留りが極端に悪くなる。また、レジスト膜19の幅が広くなり過ぎると、第2絶縁層4と接するレジスト膜19が大きくなるが、レジスト膜19は一般的には撥水性の材料であるため、第2絶縁層4と殆ど接着せず、剥がれ易くなる。そのため可能な限りレジスト膜19の幅を狭くして第2絶縁層4との接点を少なくすることが重要となる。従ってレジスト膜19は100〜500μm程度の幅に設定しているのである。
なお、実装材料26は実施の形態1と同様に、はんだまたは導電性接着剤を用いることができる。
(実施の形態3)
以下、本発明に係る実施の形態2について図を用いて説明する。図4は本発明の実施の形態3による電子部品内蔵基板の断面図である。なお、特に説明しない限りは実施の形態1と同一の構造については、同一番号を付与して説明を省略する。
以下、本発明に係る実施の形態2について図を用いて説明する。図4は本発明の実施の形態3による電子部品内蔵基板の断面図である。なお、特に説明しない限りは実施の形態1と同一の構造については、同一番号を付与して説明を省略する。
実施の形態3における実施の形態1との主な相違点は、図4に示すように、半導体ベアチップICからなる電子部品5の実装方式に、実装補助材11として、ACF(Anisotrophic Conductiv Film;異方性導電フィルム)やNCF(Non Conductive Film;絶縁性フィルム)を用いたAuバンプによる圧接接続方式または電子部品5実装後に電子部品5と第1絶縁層1の間にアンダーフィルを充填する方式を用いている。なお、上記した方法に限らず、実装補助材11を用いて半導体ベアチップICをフェイスダウンで実装するフリップ・チップ実装方式であるなら何れの方法も使用可能である。
この実装補助材11を用いた実装方式を採用した電子部品5を第2絶縁層4に内蔵する場合、図2に示すような実施の形態1と同様にプリプレグ4aに電子部品5より大きな空間14を形成しているのであるが、実装補助材11は電子部品5の周囲にはみ出して形成されており、このはみ出した実装補助材11を囲むように実装補助材11より大きな空間14を形成することが重要である。この実装補助材11より大きな空間14の存在により、プリプレグ4aが電子部品5に接触することによって電子部品5に圧力がかかるようなことがないようにすることができるのである。
なお、実施の形態3においても、実施の形態2と同様に第2導電性パターン6の外周部にレジスト膜19を形成した構造としても良い。
(実施の形態4)
以下、本発明に係る実施の形態4について図を用いて説明する。図5は本発明の実施の形態4による電子部品内蔵基板の製造工程断面図である。なお、特に説明しない限りは実施の形態1と同一の構造については、同一番号を付与して説明を省略する。
以下、本発明に係る実施の形態4について図を用いて説明する。図5は本発明の実施の形態4による電子部品内蔵基板の製造工程断面図である。なお、特に説明しない限りは実施の形態1と同一の構造については、同一番号を付与して説明を省略する。
実施の形態3における実施の形態1との主な相違点は、図5(c)に示すように、プリプレグ4aに電子部品5および金属塊27すべてを囲むことが可能な1つの空間30を形成している。このように1つの空間30とすることにより、空間30の加工を容易に行うことができるとともに、電子部品5と空間30の内壁との距離が広がり、また電子部品5と空間30の内壁との間に金属塊27が存在するため、熱プレス時にプリプレグ4aからの圧力が直接電子部品5に掛かることを防止することができ、電子部品5の接続信頼性を安定化することが可能となる。
(実施の形態5)
以下、本発明に係る実施の形態5について図を用いて説明する。図6は本発明の実施の形態5による電子部品内蔵基板の製造工程断面図である。なお、特に説明しない限りは実施の形態1と同一の構造については、同一番号を付与して説明を省略する。
以下、本発明に係る実施の形態5について図を用いて説明する。図6は本発明の実施の形態5による電子部品内蔵基板の製造工程断面図である。なお、特に説明しない限りは実施の形態1と同一の構造については、同一番号を付与して説明を省略する。
実施の形態5における実施の形態1との主な相違点は、図6(c)に示すようにプリプレグ4b上に金属箔17を用いず、第1絶縁層1上にプリプレグ4a、4bのみを積み重ねて加熱プレス(図示せず)により一体化するものである。その後、図6(e)に示すように第2絶縁層4の所望の位置を加工して金属塊27を露出させる。加工方法については実施の形態1と同様の方法により加工可能である。加工終了後、第2絶縁層4上面に第2めっき膜9を形成しながら、加工した穴18部および金属塊27に第2めっき膜9を形成する。
本実施の形態5では、実施の形態1と比較して金属箔17を用いないため、穴18を形成する際に金属箔17の加工が必要ないため加工工程の簡素化および加工時間の短縮化が可能である。また、第2めっき膜9形成後パターニングして第3導電性パターン7を形成する際においても、金属箔17に関する膜厚(例えば18μm)がないため、第2めっき膜9の膜厚(例えば20μm)のみのエッチングで第3導電性パターン7を加工することができるため、加工時間の短縮化を図ることが可能である。
(実施の形態6)
以下、本発明に係る実施の形態6について図を用いて説明する。図7は本発明の電子部品内蔵基板を用いた受信装置または電子機器の断面図である。なお、特に説明しない限りは実施の形態1と同一の構造については、同一番号を付与して説明を省略する。
以下、本発明に係る実施の形態6について図を用いて説明する。図7は本発明の電子部品内蔵基板を用いた受信装置または電子機器の断面図である。なお、特に説明しない限りは実施の形態1と同一の構造については、同一番号を付与して説明を省略する。
本実施の形態6では、図7に示すように、実施の形態1で作製した電子部品内蔵基板を使用し、その表面にはんだ23を用いて電子部品24を実装することにより、受信装置または電子機器を作製している。電子部品内蔵基板を使用することで、電子部品内蔵基板を使用しない場合と比べて受信装置または電子機器を小型化することが可能となる。
本発明における電子部品内蔵基板とこれを用いた電子機器、およびその製造方法は、半導体ベアチップICを基板内に内蔵した電子部品内蔵基板を簡易な工程で作製することができ、更に電子部品内蔵基板における電子部品の接続信頼性を向上させることができるので、例えば、超小型の3次元実装モジュールの製造に利用できる。
1 第1絶縁層
2 第1導電性パターン
3 第1めっき膜
4 第2絶縁層
5 電子部品
6 第2導電性パターン
7 第3導電性パターン
8 ビアホール
9 第2めっき膜
10 バンプ
11 実装補助材
12 ソルダーレジスト
13 インナービア
19 レジスト膜
26 実装材料
27 金属塊
2 第1導電性パターン
3 第1めっき膜
4 第2絶縁層
5 電子部品
6 第2導電性パターン
7 第3導電性パターン
8 ビアホール
9 第2めっき膜
10 バンプ
11 実装補助材
12 ソルダーレジスト
13 インナービア
19 レジスト膜
26 実装材料
27 金属塊
Claims (32)
- 第1絶縁層と、
この第1絶縁層の上面に設けられた第1金属からなる第1導電性パターンおよび第2導電性パターンと、
前記第1導電性パターンおよび前記第2導電性パターンの上面に形成された第2金属からなる第1めっき膜と、
前記第2導電性パターン上の前記第1めっき膜を介して前記第2導電性パターンと電気的に接続するように設けられた金属塊と、
前記第1導電性パターンに前記第1めっき膜およびバンプを介して接続される電子部品と、
前記金属塊と前記電子部品を覆うように前記第1絶縁層の上に設けられた第2絶縁層と、
前記第2絶縁層の上面に設けられた前記第1金属からなる第3導電性パターンと、
前記第2絶縁層を貫通し、前記金属塊と前記第3導電性パターンとを第2めっき膜により電気的に接続するビアホールとを備えた電子部品内蔵基板。 - 前記第2めっき膜は、第1金属からなる請求項1に記載の電子部品内蔵基板。
- 前記第1金属はCuであり、前記第2金属はAuである請求項1に記載の電子部品内蔵基板。
- 前記第2めっき膜は、Cu、Pd、Zn、Ni、Ti、Cr、Sn、Ag、Auのうち少なくとも1つからなる請求項1に記載の電子部品内蔵基板。
- 前記バンプは少なくともAuまたはSnまたはAgからなる請求項1に記載の電子部品内蔵基板。
- 前記金属塊は、Cu、Pd、Zn、Ni、Ti、Cr、Sn、Ag、Auのうち少なくとも1つを含む請求項1に記載の電子部品内蔵基板。
- 前記金属塊の高さは前記電子部品の高さと前記バンプの高さの和より低い請求項1に記載の電子部品内蔵基板。
- 前記金属塊は、はんだにより前記第2導電性パターン上に固定された請求項1に記載の電子部品内蔵基板。
- 前記はんだはPbフリーはんだである請求項7に記載の電子部品内蔵基板。
- 前記金属塊は、導電性接着剤により前記第2導電性パターン上に固定された請求項1に記載の電子部品内蔵基板。
- 前記金属塊が略球形である請求項1に記載の電子部品内蔵基板。
- 前記第1絶縁層の上面に前記第2導電性パターンの外周を囲むようにレジスト膜が形成された請求項1に記載の電子部品内蔵基板。
- 第1絶縁層と、
この第1絶縁層の上面に設けられた第1金属からなる第1導電性パターンおよび第2導電性パターンと、
前記第1導電性パターンおよび前記第2導電性パターンの上面に形成された第2金属からなる第1めっき膜と、
前記第2導電性パターン上の前記第1めっき膜を介して前記第2導電性パターンと電気的に接続するように設けられた金属塊と、
前記第1導電性パターンに前記第1めっき膜およびバンプを介して接続される電子部品と、
前記金属塊と前記電子部品を覆うように前記第1絶縁層の上に設けられた第2絶縁層と、
前記第2絶縁層の上面に設けられた前記第1金属からなる第3導電性パターンと、
前記第2絶縁層を貫通し、前記金属塊と前記第3導電性パターンとを第2めっき膜により電気的に接続するビアホールとを備えた電子部品内蔵基板を有する受信装置。 - 第1絶縁層と、
この第1絶縁層の上面に設けられた第1金属からなる第1導電性パターンおよび第2導電性パターンと、
前記第1導電性パターンおよび前記第2導電性パターンの上面に形成された第2金属からなる第1めっき膜と、
前記第2導電性パターン上の前記第1めっき膜を介して前記第2導電性パターンと電気的に接続するように設けられた金属塊と、
前記第1導電性パターンに前記第1めっき膜およびバンプを介して接続される電子部品と、
前記金属塊と前記電子部品を覆うように前記第1絶縁層の上に設けられた第2絶縁層と、
前記第2絶縁層の上面に設けられた前記第1金属からなる第3導電性パターンと、
前記第2絶縁層を貫通し、前記金属塊と前記第3導電性パターンとを第2めっき膜により電気的に接続するビアホールとを備えた電子部品内蔵基板を有する電子機器。 - 上面に第1金属からなる第1導電性パターンおよび第2導電性パターンを有し、第1導電性パターンおよび第2導電性パターン上には第2金属からなる第1めっき膜が形成された第1絶縁層の前記第1導電性パターンの上面の前記第1めっき膜上にバンプを介して電子部品を実装する工程と、
前記第2導電性パターンの上面の前記第1めっき膜上に金属塊を実装する工程と、
前記第1絶縁層上に前記電子部品および前記金属塊を覆うように第2絶縁層を積層する工程と、
前記第2絶縁層上に前記第1金属からなる金属箔を積層する工程と、
積層された前記第1絶縁層と前記第2絶縁層と前記金属箔を加熱しながら加圧して一体化する工程と、
前記金属箔の所定の位置に穴加工を行い前記第2絶縁層を露出させる工程と、
前記第2絶縁層を加工して前記金属塊を露出させる工程と、
第2めっき膜により前記金属塊と前記金属箔を電気的に接続する工程と、
前記金属箔を加工して第3導電性パターンを形成する工程とを備えた電子部品内蔵基板の製造方法。 - 上面に第1金属からなる第1導電性パターンおよび第2導電性パターンを有し、第1導電性パターンおよび第2導電性パターン上には第2金属からなる第1めっき膜が形成された第1絶縁層の前記第1導電性パターンの上面の前記第1めっき膜上にバンプを介して電子部品を実装する工程と、
前記第2導電性パターンの上面の前記第1めっき膜上に金属塊を実装する工程と、
前記第1絶縁層上に前記電子部品および前記金属塊を覆うように第2絶縁層を積層する工程と、
積層された前記第1絶縁層と前記第2絶縁層を加熱しながら加圧して一体化する工程と、
前記第2絶縁層を加工して前記金属塊を露出させる工程と、
第2めっき膜により前記第2絶縁層の上面に第3導電性パターンを形成すると共に前記金属塊と電気的に接続する工程とを備えた電子部品内蔵基板の製造方法。 - 前記第2めっき膜は、第1金属からなる請求項15または請求項16に記載の電子部品内蔵基板の製造方法。
- 前記第1金属はCuであり、前記第2金属はAuである請求項15または請求項16に記載の電子部品内蔵基板の製造方法。
- 前記第2めっき膜は、Cu、Pd、Zn、Ni、Ti、Cr、Sn、Ag、Auのうち少なくとも1つからなる請求項15または請求項16に記載の電子部品内蔵基板の製造方法。
- 前記バンプは少なくともAuまたはSnまたはAgからなる請求項15または請求項16に記載の電子部品内蔵基板の製造方法。
- 前記第2絶縁層は少なくとも1枚以上の織布または不織布に熱硬化性樹脂を含浸させたプリプレグからなる請求項15または請求項16に記載の電子部品内蔵基板の製造方法。
- 前記積層前の前記第2絶縁層に前記電子部品より大きな空隙と前記金属塊と略同等以上空隙を形成し、前記第2絶縁層の積層時に前記電子部品と前記金属塊をそれぞれ対応する前記空隙内に配置する請求項15または請求項16または請求項21に記載の電子部品内蔵基板の製造方法。
- 前記積層前の前記第2絶縁層に前記電子部品および前記金属塊をすべて囲むことが可能な1つの空隙を形成し、前記第2絶縁層の積層前に前記電子部品と前記金属塊のすべてを前記空隙内に配置する請求項15または請求項16または請求項21に記載の電子部品内蔵基板の製造方法。
- 前記金属塊を露出させる工程はレーザ加工またはドリル加工にて行う請求項15または請求項16に記載の電子部品内蔵基板の製造方法。
- 前記金属塊は、Cu、Pd、Zn、Ni、Ti、Cr、Sn、Ag、Auのうち少なくとも1つを含む請求項15または請求項16に記載の電子部品内蔵基板の製造方法。
- 前記金属塊の高さは前記電子部品の高さと前記バンプの高さの和より低い請求項15または請求項16に記載の電子部品内蔵基板の製造方法。
- 前記金属塊は、はんだにより前記第2導電性パターン上に固定されている請求項15または請求項16に記載の電子部品内蔵基板の製造方法。
- 前記はんだはPbフリーはんだである請求項15または請求項16に記載の電子部品内蔵基板の製造方法。
- 前記金属塊は、導電性接着剤により前記第2導電性パターン上に固定された請求項15または請求項16に記載の電子部品内蔵基板の製造方法。
- 前記金属塊が略球形である請求項15または請求項16に記載の電子部品内蔵基板の製造方法。
- 前記第1絶縁層の上面に前記第2導電性パターンの外周を囲むようにレジスト膜が形成された請求項15または請求項16に記載の電子部品内蔵基板の製造方法。
- 前記第3導電性パターンは前記第2絶縁層の上面の略全面に前記第2めっき膜を形成した後所望の形状にパターニングされた請求項16に記載の電子部品内蔵基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007037549A JP2008205071A (ja) | 2007-02-19 | 2007-02-19 | 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法 |
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JP2007037549A JP2008205071A (ja) | 2007-02-19 | 2007-02-19 | 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法 |
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Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007037549A Pending JP2008205071A (ja) | 2007-02-19 | 2007-02-19 | 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法 |
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JP (1) | JP2008205071A (ja) |
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US9293446B2 (en) | 2012-07-26 | 2016-03-22 | Murata Manufacturing Co., Ltd. | Low profile semiconductor module with metal film support |
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- 2007-02-19 JP JP2007037549A patent/JP2008205071A/ja active Pending
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