JP2008203089A - マルチチップ半導体装置およびその検査方法ならびに該マルチチップ半導体装置を組み込んだ電子機器 - Google Patents

マルチチップ半導体装置およびその検査方法ならびに該マルチチップ半導体装置を組み込んだ電子機器 Download PDF

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Abstract

【課題】半導体チップ間の接続状態の検査と内蔵された半導体チップの個別の検査が可能で、外部端子の増加を抑えたマルチチップ半導体装置技術の提供。
【解決手段】マルチチップ半導体装置に実装する半導体チップ１１，１２は、第１および第２接続用パッドを含む複数の接続用パッド１５Ａ，１５Ｂ，１５Ｃ，１５Ｄと、第１接続用パッド１５Ａ，１５Ｃに印加された信号と、半導体チップの出力信号を入力し、テストモード信号により一方を第２接続用パッド１５Ｂ，１５Ｄに出力する切換回路２１Ａ，２１Ｂを備え、第１接続用パッド１５Ａ、１５Ｃは外部端子１４Ａおよび他の半導体チップ１２の第２接続用パッド１５Ｂに接続され、第２接続用パッド１５Ｄは外部端子１４Ｂに接続するようにし、各半導体チップ１１，１２に接続されているテストモード信号を個別に操作することにより半導体チップ毎の個別の検査と、チップ間接続（１８）の状態検査を可能にした。
【選択図】図１

Description

本発明は、複数の半導体チップを１つのパッケージに内蔵したマルチチップ半導体装置技術に関し、特に内蔵する個々の半導体チップを個別に検査したり半導体チップ間の内部接続状態を検査することが可能で、かつ外部端子の増加を抑えることが可能なマルチチップ半導体装置、およびその検査方法ならびに該マルチチップ半導体装置を組み込んだ電子機器に関する。
ＬＳＩパッケージの小型化、薄型化、多端子化、高密度化が進む中で１つのパッケージに１つの半導体チップを実装する従来のパッケージから、１つのパッケージに複数の半導体チップを実装するマルチチップパッケージ(ＭＣＰ)が注目され、既に量産されている。
１つのパッケージに複数の半導体チップを実装する場合は、図４の断面構造に示すように、半導体チップを上下に重ねて実装する方式と、図５に示すように、平面に並べて実装する方式とがある。ＬＳＩパッケージの実装面積が小さくできることから現在では図４に示す半導体チップを上下に（厚み方向に）重ねて実装する方式が主流となっている。
図４〜図５において、１０は半導体装置、１１は第１半導体チップ、１２は第２半導体チップ、１３は再配線基板、１４Ａ〜１４Ｂは外部端子、１５Ａ〜１５Ｄは接続用パッド、１６Ａ〜１６Ｂは外部端子接続用パッド、１７Ａ〜１７Ｂはワイヤー配線、１８はチップ間ワイヤー配線、１９はモールド封止樹脂である。なお、これらの参照符号は、本発明の説明に用いる他の図面（図１〜図３）においても同じものに対して同じ参照符号を用いている。
図４または図５のどちらの方式を採用したとしても、１つのＬＳＩパッケージに複数の半導体チップを実装する場合、パッケージ内部で半導体チップ同士の接続が発生する。すなわち、図４および図５の第１半導体チップ１１と第２半導体チップ１２は、それぞれ、半導体装置１０の外部端子１４Ａ、１４Ｂに外部端子接続用パッド１６Ａ、１６Ｂおよびワイヤー配線１７Ａ、１７Ｂを介して接続する接続用パッド１５Ａ、１５Ｄと、第１および第２半導体チップ１１、１２間をチップ間ワイヤー配線１８を介して接続するための接続用パッド１５Ｂ、１５Ｃを備えている。接続用パッド１５Ｂと１５Ｃは半導体装置１０内でチップ間ワイヤー配線１８により接続されるだけで、半導体装置１０の外部端子に接続されない場合がある。
このようなマルチチップパッケージ内の半導体チップ間を接続する接続用パッド１５Ｂと１５Ｃが確実に接続されているか否かを調べるには、半導体装置１０の外部端子１４Ｘ(Ｘは任意のアルファベット)より信号を入力し、その出力を外部端子１４Ｘ以外の外部端子１４Ｙより取り出して調べるファンクションテストを実施すれば可能である。しかし、全てのチップ間ワイヤー配線１８の接続状態を検査するには多くの時間が掛かり、検査費用が高くなる。
さらに、ＬＳＩパッケージに内蔵されている第１および第２半導体チップ１１、１２を含む複数の半導体チップ個々の検査ができないという問題も発生する。
図６は、特開２００５−１４８０２６号公報（特許文献１）に開示されているマルチチップ半導体装置の概念図である。
図６に示した如き従来のマルチチップ半導体装置の例では、セレクタＡを内蔵するＬＳＩチップＡと、セレクタＢを内蔵するＬＳＩチップＢとが１つのＬＳＩパッケージに内蔵されている。
ＬＳＩチップＡは、信号入力用に接続用パッドin1とin2、制御入力用に接続用パッドTESTA、信号出力用に接続用パッドout1、およびセレクタＡの出力端子に接続された接続用パッドSA1とSA2を備えている。
ＬＳＩチップＢもＬＳＩチップＡと同様に、信号入力用に接続用パッドin1とin2、制御入力用に接続用パッドTESTB、信号出力用に接続用パッドout2、およびセレクタＢの出力端子に接続された接続用パッドSB1とSB2を備えている。
ＬＳＩパッケージは、通常の動作を行うための外部端子の他に複数のテスト用外部端子を備えている。テスト用外部端子は、セレクタＡ、セレクタＢに制御信号を入力するための端子TEST、テスト信号の入力端子である端子INA、INB、TinA、TinB、出力端子である端子OUTA、OUTB、ToutA、ToutBである。
セレクタＡは、ＬＳＩチップＡの端子out2に接続された信号入力端子と、ＬＳＩチップＡの接続用パッドTESTAに接続された制御信号入力端子と、ＬＳＩチップＡの出力端子で接続用パッドSA1とSA2に接続されたデータ出力端子を備えている。セレクタＡは、例えば入力端子を共通接続した二つのトライステートバッファで構成されている。
セレクタＡは、制御信号入力端子TESTAに制御信号が入力されていないときは外部端子ToutA側の接続用パッドSA1がハイインピーダンス状態になり、制御信号入力端子TESTAに制御信号が入力されているときは接続先のＬＳＩチップＢ側の接続用パッドSA2がハイインピーダンス状態になる。
セレクタＢは、セレクタＡと同様に、入力端子を共通接続した二つのトライステートバッファで構成され、制御信号入力端子TESTBに制御信号が入力されていないときは外部端子ToutB側の接続用パッドSB1がハイインピーダンス状態になり、制御信号入力端子に制御信号が入力されているときは接続用パッドSB2がハイインピーダンス状態になる。
すなわち、図６の半導体装置は、ＬＳＩチップＡ、ＬＳＩチップＢにテスト専用のパッドTESTA、TESTBをそれぞれ設け、それらのテスト専用パッドTESTAあるいはTESTBに制御信号を入力することで、ＬＳＩチップＡの指定された接続用パッドにテストする信号を入力し、さらに他のＬＳＩチップＢに接続される接続用パッドをハイインピーダンス状態に設定することを可能としており、ＬＳＩチップＡ、ＬＳＩチップＢのテスト時にのみ使用するテスト用の外部端子をパッケージで通常使用しない外部端子箇所に設けることで、ＬＳＩチップＡとＬＳＩチップＢの個別の検査を可能にしている。
特開２００５−１４８０２６号公報
しかしながら、従来の方法ではＬＳＩチップの入出力をチェックするために、テスト用の外部端子を設ける必要があった。例えばＬＳＩチップＡに対して外部端子INA、ToutA、TinAを、ＬＳＩチップＢに対して外部端子INB、ToutB、TinBを設けていた。
パッケージの外部端子の数は、パッケージの大きさを決定する大きな要素であり、端子数が多くなるとパッケージも大きくなり、コストも高くなる。また実装スペースが余分に必要となり機器の大型化に繋がる。こため外部端子の数はできるだけ少なくすることが望ましい。
さらに、従来の方法では半導体チップ間の接続用パッドの接続、例えばＬＳＩチップＡの接続用パッドSA2とＬＳＩチップＢの接続用パッドin1との接続状態の検査が容易にできず、Ｘ線解析等の検査が追加で必要となり、コストが高くなるという問題もある。
本発明は、上述した実情を考慮してなされたものであって、半導体チップ間の接続状態の検査と、内蔵された半導体チップの個別の検査が可能で、しかも外部端子の増加を抑えたマルチチップ半導体装置とその検査方法ならびに該マルチチップ半導体装置を組み込んだ電子機器を提供することを目的とする。
上記の課題を解決するために、本発明は次のような特徴ある構成を持たせた。
（ａ）請求項１記載の発明では、複数の半導体チップを内蔵したマルチチップ半導体装置に実装する半導体チップは、第１および第２接続用パッドを含む複数の接続用パッドと、前記第１接続用パッドに印加された信号と、出力信号を入力し、どちらか一方をテストモード信号に応じて切り換え、前記第２接続用パッドに出力する切換回路を１つ以上備えるようにした。
（ｂ）請求項２記載の発明では、前記第１接続用パッドは前記半導体装置の外部端子、もしくは他の前記半導体チップの前記第２接続用パッドに接続され、前記第２接続用パッドは前記半導体装置の外部端子、もしくは他の前記半導体チップの前記第１接続用パッドに接続するようにしたので、各半導体チップに接続されているテストモード信号を個別に操作することにより半導体チップ毎の個別の検査と、チップ間接続の状態検査が可能となった。
（ｃ）請求項３記載の発明では、異なる前記半導体チップ間が前記第１および第２接続用パッドにより接続されており、前記第１および第２接続用パッドは、前記半導体装置の外部端子に接続されていなくてもチップ間接続の状態検査が可能となるため、外部端子の増加を抑制することが可能となった。
（ｄ）請求項４記載の発明では、前記半導体チップの前記第１接続用パッドは、信号入力用パッドを兼用し、前記第２接続用パッドは信号出力用パッドを兼用しているので、さらに外部端子の増加を抑制することが可能となった。
（ｅ）請求項５記載の発明では、前記マルチチップ半導体装置を検査する場合は、前記テストモード信号により、該半導体装置に内蔵されている全ての前記半導体チップ内にある前記切換回路の出力を当該半導体チップの出力信号にするようにしたので、半導体装置全体の検査が可能となった。
（ｆ）請求項６記載の発明では、前記半導体置内の特定の半導体チップだけを検査する場合は、前記特定の半導体チップ内にある前記切換回路の出力を、前記特定の半導体チップのテストモード信号により当該半導体チップの出力信号にし、他の前記半導体チップ内にある前記切換回路の出力を、該他の前記半導体チップのテストモード信号により前記第１接続用パッドに印加された信号にしたので、特定の半導体チップだけの検査も可能となった。
（ｇ）請求項７記載の発明では、前記半導体置内の半導体チップ間の接続状態を検査する場合は、前記半導体装置に内蔵されている全ての半導体チップ内にある前記切換回路の出力を、前記テストモード信号により前記第１接続用パッドに印加された信号にしたので、外部端子を追加することなくチップ間の接続状態の検査が可能となった。
（ｈ）請求項７記載の発明は、上記の如き特徴ある構成のマルチチップ半導体装置を組み込んだ電子機器であり、小型化が可能となった。
本発明によれば、半導体装置に内蔵された各半導体チップ内に、第１および第２接続用パッドを含む複数の接続用パッドと、前記第１接続用パッドに印加された信号と該半導体チップの出力信号を入力し、テストモード信号に応じてどちらか一方の信号を前記第２接続用パッドに出力する切換回路を備え、該切換回路をテストモード信号に応じて切り換えるようにしたので、各半導体チップのテストモード信号を個別に操作することにより半導体チップ毎の個別の検査と半導体チップ間接続の状態検査が可能となった。
この結果、チップ間接続を行っている接続用パッドを外部端子に接続する必要がなく、また、テスト端子と入出力端子を兼用することができるので、外部端子の増加を抑えることが可能となり、半導体装置の小型化、ひいては電子機器の小型化が可能となった。
さらに、複雑なファンクションテストをせずにチップ間の接続状態の検査や、個別の半導体チップ検査が可能となったので、検査方法の単純化が図れ、検査時間の短縮が実現でき、コストダウンと品質の向上が可能となった。
以下、図面を参照して、本発明の実施形態を詳細に説明する。
＜第１の実施例＞
図１は、本発明の第１の実施例を示すマルチチップ半導体装置の模式図である。なお、図１では説明の都合上半導体チップを図５の如く平面に並べて記載しているが、もちろん図４の如く厚み方向に上下に重ねて実装した場合も同様である。
図１において、半導体装置１０は第１半導体チップ１１と第２半導体チップ１２を内蔵している。第１半導体チップ１１は、切換回路２１Ａを備えている。切換回路２１Ａは、第１接続用パッド１５Ａに印加された信号と第１半導体チップ１１の出力信号１を入力する２つの入力端子と、第２接続用パッド１５Ｂに接続された出力端子を備えている。
同様に、第２半導体チップ１２は、切換回路２１Ｂを備えている。切換回路２１Ｂは、第１接続用パッド１５Ｃに印加された信号と第２半導体チップ１２の出力信号２を入力する２つの入力端子と、第２接続用パッド１５Ｄに接続された出力端子を備えている。
切換回路２１Ａと切換回路２１Ｂはさらに制御入力を有しており、切換回路２１Ａの制御入力には第１テストモード信号が接続され、切換回路２１Ｂの制御入力には第２テストモード信号が接続されている。
切換回路２１Ａに第１テストモード信号が印加されると、切換回路２１Ａは第１接続用パッド１５Ａに印加された信号を出力する。また、切換回路２１Ａに第１テストモード信号が印加されていない場合は、第１半導体チップ１１の出力信号１を出力する。
同様に、切換回路２１Ｂに第２テストモード信号が印加されると、切換回路２１Ｂは第１接続用パッド１５Ｃに印加された信号を出力する。また、切換回路２１Ｂに第２テストモード信号が印加されていない場合は、第２半導体チップ１２の出力信号２を出力する。
第１半導体チップ１１の第１接続用パッド１５Ａは、ワイヤー配線１７Ａ、再配線基板１３のパッド１６Ａを介して外部端子１４Ａに接続されると共に、第１半導体チップ１１内の内部回路と前記した切換回路２１Ａに一方の入力に接続されている（パッド１６Ａおよび外部端子１４Ａの構造については図４参照）。
第１半導体チップ１１の第２接続用パッド１５Ｂは、第２半導体チップ１２の第１接続用パッド１５Ｃにチップ間ワイヤー配線１８により接続されている。
第２半導体チップ１２の第１接続用パッド１５Ｃは、第２半導体チップ１２の内部回路と前記した切換回路２１Ｂの一方の入力に接続されている。第２半導体チップ１２の第２接続用パッド１５Ｄは、ワイヤー配線１７Ｂ、再配線基板１３のパッド１６Ｂを介して外部端子１４Ｂに接続されている（パッド１６Ｂおよび外部端子１４Ｂの構造については図４参照）。
（通常動作時）
通常動作時には切換回路２１Ａ、２１Ｂの制御入力には第１および第２テストモード信号を印加しない。すると、第１半導体チップ１１の第２接続用パッド１５Ｂからは第１半導体チップ１１の出力信号１が出力され、第２半導体チップ１２の第１接続用パッド１５Ｃに入力され、第２半導体チップ１２の内部回路へ送られる。また、第２半導体チップ１２の第２接続用パッド１５Ｄからは第２半導体チップ１２の出力信号２が出力される。
このようにして、第１および第２半導体チップ１１、１２は連携した動作を行うことができ、その入出力信号は外部端子に１４Ａ，１４Ｂに接続されているので半導体装置１０全体の検査が可能となる。
（第１半導体チップ検査時）
第１半導体チップ１１だけを検査する場合は、第１半導体チップ１１内の切換回路２１Ａの制御入力には第１テストモード信号を印加せず、第２半導体チップ１２内の切換回路２１Ｂの制御入力には第２テストモード信号を印加する。
すると、第１半導体チップ１１の出力信号１は、第２接続用パッド１５Ｂ、チップ間ワイヤー配線１８、第１接続用パッド１５Ｃ、切換回路２１Ｂ、第２接続用パッド１５Ｄ、ワイヤー配線１７Ｂ、外部端子接続用パッド１６Ｂ、および外部端子１４Ｂを経て観測することができる。
また、外部端子１４Ａに印加された信号は半導体チップ１１の内部回路に印加されるので、第２半導体チップ１２の影響を受けることなく第１半導体チップ１１の検査が可能となる。
（第２半導体チップ検査時）
第２半導体チップ１２だけを検査する場合は、第１半導体チップ１１内の切換回路２１Ａの制御入力に第１テストモード信号を印加し、第２半導体チップ１２内の切換回路２１Ｂの制御入力には第２テストモード信号を印加しない。
すると、第１半導体チップ１１の外部端子１４Ａに印加した信号は外部端子接続用パッド１６Ａ、ワイヤー配線１７Ａ、第１接続用パッド１５Ａ、切換回路２１Ａ、第２接続用パッド１５Ｂ、チップ間ワイヤー配線１８を介して第２半導体チップ１２の第１接続用パッド１５Ｃに直接印加されるので、第１半導体チップ１１の影響を受けることなく第２半導体チップ１２に任意の入力信号を印加することが可能となる。
さらに、第２半導体チップ１２内の出力信号２は切換回路２１Ｂから出力され、第２接続用パッド１５Ｄ、ワイヤー配線１７Ｂ、外部端子接続用パッド１６Ｂ、外部端子１４Ｂを経て観測することができるので、第１半導体チップ１１の影響を受けることなく第２半導体チップ１２の検査が可能となる。
（チップ間ワイヤー配線検査時）
第１接続用パッドと第２接続用パッド間を接続しているチップ間ワイヤー配線１８の接続状態を検査する場合は、切換回路２１Ａと２１Ｂに第１テストモード信号と第２テストモード信号をそれぞれ印加する。
すると、切換回路２１Ａは第１半導体チップ１１の第１接続用パッド１５Ａに印加されている信号を出力し、切換回路２１Ｂは第２半導体チップ１２の第１接続用パッド１５Ｃに印加されている信号を出力するので、第１半導体チップ１１側の外部端子１４Ａに印加された信号が、第１半導体チップ１１内の切換回路２１Ａ、チップ間ワイヤー配線１８、第２半導体チップ１２内の切換回路２１Ｂを経てそのまま第２半導体チップ側の外部端子１４Ｂに出力されることになる。
このため、外部端子１４Ａに印加した信号が外部端子１４Ｂに現れるかを調べるだけで、チップ間ワイヤー配線１８の接続状態を簡単に検査することができる。
なお、前記したように、第１接続用パッド１５Ａと１５Ｃは、それぞれ切換回路２１Ａと２１Ｂの一方の入力に接続されている他、両半導体チップ１１、１２内の図示しない他の内部回路にも接続され、テスト端子と兼用に使用しているので、テスト専用端子をわざわざ設ける必要がなくテスト端子の増加を抑えることができマルチチップ半導体装置の小型化が可能となる。
＜第２の実施例＞
図２は、本発明の第２の実施例を示すマルチチップ半導体装置の模式図である。図１と同様に、説明の便宜上半導体チップは図５のように平面に並べて記載しているが、第１の実施例と同様に図４のように厚み方向に上下に重なっていても構わない。なお、図１と同じ構成要素には同一の参照符号を付してある。
第２の実施例が図１の第１の実施例と異なる点は、図２に示すように、第１半導体チップ１１に切換回路２１Ｃを追加し、第２半導体チップ１２に切換回路２１Ｄを追加した点である。
第１半導体チップ１１に追加した切換回路２１Ｃの一方の入力には第１接続用パッド１５Ｅが接続され、他方の入力には第１半導体チップ１１の出力信号３が接続されている。また、切換回路２１Ｃの出力は第２接続パッド１５Ｆに接続され、第２接続パッド１５Ｆはワイヤー配線１７Ｃと再配線基板１３のパッド１６Ｃを介して外部端子１４Ｃに接続されている。さらに切換回路２１Ｃの制御入力には第１テストモード信号が接続されている。なお、第１接続用パッド１５Ｅは第１半導体チップ１１の内部回路にも接続されている。
また、第２半導体チップ１２に追加した切換回路２１Ｄの一方の入力には第１接続用パッド１５Ｇが接続され、他方の入力には第２半導体チップ１２の出力信号４が接続されている。また切換回路２１Ｄの出力は第２接続用パッド１５Ｈに接続され、さらにチップ間ワイヤー配線１８Ｂを介して第１半導体チップ１１の第１接続用パッド１５Ｅに接続されている。
第１接続用パッド１５Ｇは第２半導体チップ１２の内部回路にも接続され、さらにワイヤー配線１７Ｄと再配線基板１３のパッド１６Ｄを介して外部端子１４Ｄにも接続されている。
（通常動作時）
通常動作時には切換回路２１Ａから２１Ｄの制御入力には第１および第２テストモード信号を印加しない。すると、各切換回路２１Ａから２１Ｄの出力からはそれぞれ出力信号１から出力信号４が出力され、第１および第２半導体チップ１１、１２は連携した動作を行うことができ、その入出力信号は外部端子に１４Ａから１４Ｄに接続されているので半導体装置１０全体の検査が可能となる。
（第１半導体チップ検査時）
第１半導体チップ１１だけを検査する場合は、第１半導体チップ１１内の切換回路２１Ａと２１Ｃの制御入力には第１テストモード信号を印加せず、第２半導体チップ１２内の切換回路２１Ｂと２１Ｄの制御入力には第２テストモード信号を印加する。
すると、第１半導体チップ１１の出力信号１は、第１の実施例で述べたように、第２接続用パッド１５Ｂ、チップ間ワイヤー配線１８Ａ、第１接続用パッド１５Ｃ、切換回路２１Ｂ、第２接続用パッド１５Ｄ、ワイヤー配線１７Ｂ、外部端子接続用パッド１６Ｂ、および外部端子１４Ｂを経て観測することができる。
また、第２接続用パッド１５Ｆからは出力信号３が出力され、さらに第１接続用パッド１５Ｅには、外部端子１４Ｄに印加された信号を、外部端子接続用パッド１６Ｄ、ワイヤー配線１７Ｄ、第１接続用パッド１５Ｇ、切換回路２１Ｄ、第２接続用パッド１５Ｈ、チップ間ワイヤー配線１８Ｂを介して印加することができるので、第２半導体チップ１２の影響を受けることなく第１半導体チップ１１の検査が可能となる。
（第２半導体チップ検査時）
第２半導体チップ１２だけを検査する場合は、第１半導体チップ１１内の切換回路２１Ａと２１Ｃの制御入力に第１テストモード信号を印加し、第２半導体チップ１２内の切換回路２１Ｂと２１Ｄの制御入力には第２テストモード信号を印加しない。すると、説明を省略するが第１半導体チップ１１を検査する場合と同様の動作により、第１半導体チップ１１の影響を受けることなく第２半導体チップ１２の検査が可能となる。
（チップ間ワイヤー配線検査時）
第１接続用パッドと第２接続用パッド間を接続しているチップ間ワイヤー配線１８Ａと１８Ｂの接続状態を検査する場合は、第１半導体チップの切換回路２１Ａと２１Ｃに第１テストモード信号を、第２半導体チップの切換回路２１Ｂと２１Ｄに第２テストモード信号を印加する。
すると、第１半導体チップ１１の切換回路２１Ａと２１Ｃはそれぞれ第１半導体チップ１１の第１接続用パッド１５Ａと１５Ｅに印加された信号をそのまま出力し、第２半導体チップの切換回路２１Ｂと２１Ｄはそれぞれ第２半導体チップの第１接続用パッド１５Ｃと１５Ｇに印加された信号をそのまま出力するので、チップ間ワイヤー配線１８Ａと１８Ｂが正常に接続されていれば、第１半導体チップ１１側の外部端子１４Ａに印加された信号は、第２半導体チップ１２側の外部端子１４Ｂに出力され、第２半導体チップ１２側の外部端子１４Ｄに印加された信号は、第１半導体チップ１１側の外部端子１４Ｃに出力されることになる。このため、チップ間ワイヤー配線１８Ａと１８Ｂの接続状態を簡単に検査することができる。
また、実施例１と同様に、第１半導体チップ１１の第１接続用パッド１５Ａと１５Ｅは、切換回路２１Ａ、２１Ｃの入力に接続されている他、第１半導体チップ１１内の図示しない他の内部回路にも接続され、テスト端子と兼用に使用されている。
同様に、第２半導体チップ１２の第１接続用パッド１５Ｃと１５Ｇも切換回路２１Ｂ、２１Ｄの入力に接続されている他、第２半導体チップ１２内の図示しない他の内部回路にも接続され、テスト端子と兼用に使用されている。こうすることで、テスト専用端子をわざわざ設ける必要がなくテスト端子の増加を抑えることができる。
＜第３の実施例＞
図３は、本発明の第３の実施例を示すマルチチップ半導体装置の模式図である。図１と同様に、説明の便宜上半導体チップは平面に並べて記載しているがもちろん厚み方向に上下に重なっていても構わない。なお、図１と同じ構成要素には同一の参照符号を付してある。
図１の第１の実施例と異なる点は、第１半導体チップ１１と第２半導体チップ１２の間に第３半導体チップ２３を追加した点である。
第３半導体チップ２３も第１および第２半導体チップ１１、１２と同様の構成の切換回路２１Ｃを備えており、該切換回路２１Ｃの一方の入力には第３半導体チップ２３の第１接続用パッド１５Ｅが接続され、他方の入力には第３半導体チップ２３の出力信号３が接続され、該切換回路２１Ｃの出力は第２接続用パッド１５Ｆに接続されている。また、切換回路２１Ｃの制御入力には第３テストモード信号が接続されている。
（通常動作時）
通常動作時には切換回路２１Ａから２１Ｃの制御入力には第１から第３テストモード信号を印加しない。すると、各切換回路２１Ａから２１Ｃの出力からはそれぞれ出力信号１から出力信号３が出力されるとともに、第１半導体チップ１１の出力信号１が第３の半導体チップ２３に入力され、第３半導体チップ２３の出力信号３が第２半導体チップ１２に入力され、これによって第１半導体チップ１１、第３半導体チップ２３、第２半導体チップ１２は連携した動作を行うことができ、その入出力信号は外部端子１４Ａと１４Ｂに接続されているので半導体装置１０全体の検査が可能となる。
（第１半導体チップ検査時）
第１半導体チップ１１だけを検査する場合は、第１半導体チップ１１内の切換回路２１Ａの制御入力には第１テストモード信号を印加せず、第２および第３半導体チップ１２、２３内の切換回路２１Ｂと２１Ｃの制御入力には第２テストモード信号および第３テストモード信号をそれぞれ印加する。
すると、第１半導体チップ１１の出力信号１は、第３半導体チップ２３の切換回路２１Ｃと第２半導体チップ１２の切換回路２１Ｂを介し外部端子１４Ｂに現れるので、第２および第３半導体チップ１２、２３の影響を受けることなく第１半導体チップ１１だけの検査が可能となる。
（第２半導体チップ検査時）
第２半導体チップ１２だけを検査する場合は、第１および第３半導体チップ１１、２３内の切換回路２１Ａと２１Ｃの制御入力にそれぞれ第１および第３テストモード信号を印加し、第２半導体チップ１２内の切換回路２１Ｂの制御入力には第２テストモード信号を印加しない。
すると、外部端子１４Ａからの信号を、第１および第３半導体チップ１１，２３を介して、第２半導体チップ１２の第１接続パッド１５Ｃに印加することができ、第２半導体チップ１２の出力信号２は切換回路２１Ｂの出力から外部端子１４Ｂに出力されるので、第１および第３半導体チップ１１、２３の影響を受けることなく第２半導体チップ１２のみの検査が可能となる。
（第３半導体チップ検査時）
第３半導体チップ２３だけを検査する場合は、第１および第２半導体チップ１１、１２内の切換回路２１Ａと２１Ｂの制御入力にそれぞれ第１および第２テストモード信号を印加し、第３半導体チップ２３内の切換回路２１Ｃの制御入力には第３テストモード信号を印加しない。
すると、外部端子１４Ａからの信号を、第１半導体チップ１１を介して第３半導体チップ２３の第１接続パッド１５Ｅに印加することができ、第３半導体チップ２３の出力信号３は切換回路２１Ｃから出力され、さらに第２半導体チップ１２の切換回路２１Ｂを介して外部端子１４Ｂに出力されるので、第１および第２半導体チップ１１、１２の影響を受けることなく第３半導体チップ２３の検査が可能となる。
上記のように、半導体装置１０に内蔵された複数の半導体チップの内、検査を行う半導体チップだけにはテストモード信号を印加せず、他の半導体チップには全てテストモード信号を印加することにより、任意の半導体チップだけを検査することが可能である。
（チップ間ワイヤー配線検査時）
第１接続用パッドと第２接続用パッド間を接続しているチップ間ワイヤー配線１８Ａ，１８Ｂの接続状態を検査する場合は、第１から第３半導体チップ１１，１２，２３の切換回路２１Ａから２１Ｃの各々に第１から第３テストモード信号を印加する。
すると、外部端子１４Ａと外部端子１４Ｂが切換回路２１Ａから２１Ｃを介して接続されるので、外部端子１４Ａに印加した信号を外部端子１４Ｂで観測することでチップ間ワイヤー配線１８Ａと１８Ｂの接続状態を簡単に検査することができる。
第１の実施例および第２の実施例と同様に、第３半導体チップ２３の第１接続用パッド１５Ｅは、切換回路２１Ｃの入力に接続されている他、第３半導体チップ２３内の図示しない他の内部回路にも接続され、テスト端子と兼用に使用している。
以上述べたように、本発明によれば半導体チップ間を接続している第１接続用パッドと第２接続用パッドが外部端子に接続されていなくても、チップ間ワイヤー配線の接続状態を確認でき、しかも各半導体チップに内蔵されている切換回路の制御信号であるテストモード信号を操作することによって、各半導体チップの検査を単独に行うことが可能となった。
＜第４の実施例＞
上述した第３の実施例では、第１の実施例において、第１半導体チップの第２接続用パッド１５Ｂと、第２半導体チップの第１接続用パッド１５Ｃの間に第３半導体チップを挿入する構成であるが、第４の実施例として、第２の実施例において、第１半導体チップの第２接続用パッド１５Ｂと、第２半導体チップの第１接続用パッド１５Ｃの間に第３半導体チップを挿入するような構成も可能である。
なお、上記実施例では、半導体チップ数が３つまでの実施例を開示したが、本発明の構成は半導体チップの数が４つ以上に増えても適用可能であることはいうまでもない。
本発明によれば、個々の半導体チップのテストモード信号を制御するだけで、半導体チップ間の接続状態の検査と、内蔵された半導体チップの個別の検査が可能で、しかも外部端子の増加を抑えることが可能となり、またこのようなマルチチップ半導体装置を電子機器に組み込むことにより電子機器を小型化することも可能である。
本発明の第１の実施例を示すマルチチップ半導体装置の模式図である。 本発明の第２の実施例を示すマルチチップ半導体装置の模式図である。 本発明の第３の実施例を示すマルチチップ半導体装置の模式図である。 従来技術を説明するためのマルチチップ半導体装置の模式図である。 従来技術を説明するためのマルチチップ半導体装置の模式図である。 従来技術を説明するためのマルチチップ半導体装置の模式図である。
符号の説明
１０：半導体装置
１１：第１半導体チップ
１２：第２半導体チップ
１３：再配線基板
１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ：外部端子
１５Ａ，１５Ｃ，１５Ｅ，１５Ｇ：第１接続用パッド
１５Ｂ，１５Ｄ，１５Ｆ，１５Ｈ：第２接続用パッド
１８，１８Ａ，１８Ｂ：チップ間ワイヤー配線
２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ：切換回路
２３：第３半導体チップ

Claims (8)

  1. 複数の半導体チップを内蔵したマルチチップ半導体装置において、
    前記半導体チップは、第１および第２接続用パッドを含む複数の接続用パッドと、前記第１接続用パッドに印加された信号と半導体チップの出力信号を入力し、テストモード信号に応じてどちらか一方の信号を前記第２接続用パッドに出力する１つ以上の切換回路を備えたことを特徴とするマルチチップ半導体装置。
  2. 請求項１に記載のマルチチップ半導体装置であって、
    前記第１接続用パッドは前記半導体装置の外部端子もしくは他の前記半導体チップの前記第２接続用パッドに接続され、
    前記第２接続用パッドは前記半導体装置の外部端子もしくは他の前記半導体チップの前記第１接続用パッドに接続されたことを特徴とするマルチチップ半導体装置。
  3. 請求項１または２に記載のマルチチップ半導体装置であって、
    異なる前記半導体チップ間が前記第１および第２接続用パッドにより接続されており、該第１および第２接続用パッドは、前記半導体装置の外部端子には接続されていないことを特徴とするマルチチップ半導体装置。
  4. 請求項１から３のいずれかに記載のマルチチップ半導体装置であって、
    前記半導体チップの前記第１接続用パッドは信号入力用パッドを兼用し、
    前記第２接続用パッドは信号出力用パッドを兼用していることを特徴とするマルチチップ半導体装置。
  5. 請求項１から４のいずれかに記載のマルチチップ半導体装置を検査する検査方法であって、
    前記マルチチップ半導体装置全体を検査する場合は、前記テストモード信号により、該半導体装置に内蔵されている全ての前記半導体チップ内にある前記切換回路の出力を当該半導体チップの出力信号にするようにしたことを特徴とするマルチチップ半導体装置の検査方法。
  6. 請求項１から４のいずれかに記載のマルチチップ半導体装置を検査する検査方法であって、
    前記半導体置内の特定の半導体チップだけを検査する場合は、前記特定の半導体チップ内にある前記切換回路の出力を、前記特定の半導体チップのテストモード信号により、前記半導体チップの出力信号にするとともに、他の前記半導体チップ内にある前記切換回路の出力を、当該他の前記半導体チップのテストモード信号により、前記第１接続用パッドに印加された信号にしたことを特徴とするマルチチップ半導体装置の検査方法。
  7. 請求項１から４のいずれかに記載のマルチチップ半導体装置を検査する検査方法であって、
    前記半導体置内の半導体チップ間の接続状態を検査する場合は、前記半導体装置に内蔵されている全ての半導体チップ内にある前記切換回路の出力を、前記テストモード信号により、前記半導体チップの第１接続用パッドに印加された信号にしたことを特徴とするマルチチップ半導体装置の検査方法。
  8. 請求項１から４のいずれかに記載のマルチチップ半導体装置を組み込んだことを特徴とする電子機器。
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