JP2007048803A - 半導体装置の検査回路および検査方法 - Google Patents
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Abstract
【課題】 ウェハに形成されたICチップの検査品質を落とすことなくチップサイズの縮小を実現できる。
【解決手段】 一つのチップ内において、安定したプロービング検査が可能なサイズのPAD(L1),PAD(U1)と、小サイズのPAD(R1),PAD(D1)の2種類のパッドサイズを用いて構成する。次に隣接チップの安定したプロービング検査が可能なサイズのPAD(L2),PAD(U3)と小サイズのPAD(R1),PAD(D1)間とをスクライブレーンを介して接続する。次に検査のためにプロービングを実施するには、検査対象ICチップ1のPAD(L1),PAD(U1)及び、PAD(R1),PAD(D1)からスクライブレーンを介して接続された隣接チップ2,3のPAD(L2),PAD(U3)に対してプロービングを実施することで検査を行うことで、検査品質を低下させることなくチップサイズの縮小化を実現できる。
【選択図】 図1
【解決手段】 一つのチップ内において、安定したプロービング検査が可能なサイズのPAD(L1),PAD(U1)と、小サイズのPAD(R1),PAD(D1)の2種類のパッドサイズを用いて構成する。次に隣接チップの安定したプロービング検査が可能なサイズのPAD(L2),PAD(U3)と小サイズのPAD(R1),PAD(D1)間とをスクライブレーンを介して接続する。次に検査のためにプロービングを実施するには、検査対象ICチップ1のPAD(L1),PAD(U1)及び、PAD(R1),PAD(D1)からスクライブレーンを介して接続された隣接チップ2,3のPAD(L2),PAD(U3)に対してプロービングを実施することで検査を行うことで、検査品質を低下させることなくチップサイズの縮小化を実現できる。
【選択図】 図1
Description
本発明は、ウェハに形成されたICチップの検査を行う半導体装置の検査回路および検査方法に関するものである。
従来、ウェハ上に形成されたICチップの電気的特性・機能特性の検査をするためには、ICチップ内に針当て用のパッドを設け、そのパッドにプロービングすることで電気特性・機能特性の検査を実施している(例えば、特許文献1参照)。また、簡易的な検査として一部のパッドにはプロービングをせずに簡易的な検査のみを実施している場合もある(例えば、特許文献2参照)。
特開2004−325123号公報(第1頁 第1図)
特開平1−161174号公報(第6頁 第6図)
ところが、近年の微細化技術によるICチップを構成するトランジスタサイズの微小化が進む一方で、半導体集積回路の検査に用いるプローブカードにてプローブ検査するためにICチップ内に必要なパッドサイズは、検査装置における検査用ピンの太さや、動きのずれの精度より決定されるため微細化が難しく、また組立時のワイヤーボンディングに必要なパッドサイズをも大きく上回っており、近年のチップサイズの縮小化に対する大きな課題となっている。
またチップサイズの縮小化のため、すべてのパッドにプロービングするのではなく簡易的な検査として、一部のパッドにのみプロービングを実施して検査している場合があるが、高品質の検査実施のためにはすべてのパッドにプロービングを行い検査することが望ましい。
したがって、本発明の目的は、ウェハに形成されたICチップの検査品質を落とすことなくチップサイズの縮小を実現できる半導体装置の検査回路および検査方法を提供することである。
上記課題を解決するために、本発明の請求項1記載の半導体装置の検査回路は、複数のICチップがウェハ上に配置された半導体装置の検査回路であって、前記ICチップ内に、安定したプロービング検査が可能なサイズの検査用のパッドと、前記パッドよりも小さな組立用のパッドとを構成し、ウェハ上で隣接するICチップの前記検査用のパッドと前記組立用のパッドとをスクライブレーン上で電気的に接続した。
請求項2記載の半導体装置の検査回路は、請求項1記載の半導体装置の検査回路において、検査対象となるICチップに対し、ウェハ上で隣接するICチップの検査用のパッドを利用して検査可能とした。
請求項3記載の半導体装置の検査回路は、請求項2記載の半導体装置の検査回路において、前記隣接するICチップの検査用のパッドにプロービングした針から電気信号が検査対象ではない前記隣接するICチップの回路内部に対して印加されることを防ぐ制御用回路を有する。
請求項4記載の半導体装置の検査方法は、請求項1記載の半導体装置の検査回路を用いた半導体装置の検査方法であって、検査対象となるICチップに対し、ウェハ上で隣接するICチップの検査用のパッドを利用して検査を実施する。
本発明の請求項1記載の半導体装置の検査回路によれば、ICチップ内に、安定したプロービング検査が可能なサイズの検査用のパッドと、パッドよりも小さな組立用のパッドとを構成し、ウェハ上で隣接するICチップの検査用のパッドと組立用のパッドとをスクライブレーン上で電気的に接続したので、検査のためにプロービングを実施するには、検査対象ICチップの検査用パッド及び、組立用パッドからスクライブレーンを介して接続された隣接チップの検査用パッドに対してプロービングを実施することで検査を行うことができる。このため、プローブ検査するために必要なパッドサイズを確保しつつ、すべてのパッドにプロービングすることで検査品質を低下させることがない。また、一つのチップ内において、安定したプロービング検査が可能なサイズのパッドと、最低限組立必要なサイズのパッドの2種類のパッドサイズを用いて構成することで、従来のICチップよりもチップサイズを縮小することができる。
請求項2では、検査対象となるICチップに対し、ウェハ上で隣接するICチップの検査用のパッドを利用して検査可能としたので、組立用のパッドに対する検査においても安定したプロービング検査が可能となる。
請求項3では、隣接するICチップの検査用のパッドにプロービングした針から電気信号が検査対象ではない隣接するICチップの回路内部に対して印加されることを防ぐ制御用回路を有するので、検査対象のICチップの検査のためにプロービングされたパッドからの電気信号が、検査対象外のICチップの回路内部へ印加されることによる誤動作を防ぐことができる。
本発明の請求項4記載の半導体装置の検査方法によれば、請求項1記載の半導体装置の検査回路を用いた半導体装置の検査方法であって、検査対象となるICチップに対し、ウェハ上で隣接するICチップの検査用のパッドを利用して検査を実施するので、検査品質を低下させることなく従来のICチップよりもチップサイズを縮小することができる。
以下、本発明の実施の形態を図1〜図5に基づいて説明する。説明を容易化するため図1で示されるような、一つのICチップ内のパッドを上辺、右辺、左辺、下辺の4つのパッドにて構成されるICチップにて説明する。
図1は、本発明の実施形態の回路構成を示す。図1に示すように、半導体素子の形成されたあるスライス上のICチップ(例えばチップ1)において、左辺と上辺には安定したプロービング検査が可能なサイズのPAD(L1)13、PAD(U1)11を配し、右辺と下辺にはPAD(L1)13、PAD(U1)11よりも小さく最低限組立可能なパッドサイズであり組立時のワイヤーボンディング専用のPAD(R1)12、PAD(D1)14を配する2種類のパッドサイズを用いることで従来よりも小面積のICチップを構成する。
図2は、本発明の実施形態のスクライブレーン上の回路構成を示す。図2に示すように、スクライブレーン上の接続部2a,2bにおいて、ICチップ1の右辺PAD(R1)12とICチップ2の左辺のPAD(L2)17、及びICチップ1の下辺PAD(D1)14とICチップ3の上辺のPAD(U3)19とを電気的に接続する。
図3は、本発明の実施形態の誤動作を防ぐ回路構成を示す。すなわち、本発明の実施形態による検査を実施する際、チップ1の検査のためにプロービングされたパッドからの電気信号が検査対象外のICチップ2、ICチップ3の回路内部へ印加されることによる誤動作を防ぐことを目的とした制御用回路である。まずICチップ1の検査においてPAD(L1)13、PAD(U1)11から検査実施時に制御信号を入力し、PAD(L1)13、PAD(U1)11、PAD(R1)12、PAD(D1)14のパッドからの入出力信号を有効にし、ICチップ1内部へ信号(入力信号3a,3c)を通過させる構成をとる。また制御信号の印加がない場合は、プロービングされたパッドからの信号(入力信号3b,3d)は回路内部へ伝わらないように制御する。このためICチップ1の検査時においては、PAD(L2)17とPAD(U3)19へ印加される信号は、ICチップ2、ICチップ3の回路内部には伝播しないため検査対象外のICチップ2、ICチップ3の回路の影響を除外することができる。
図4および図5は、本発明の実施形態の検査方法の概要図を示す。図4に示すように、ICチップ1の検査を実施するには、ICチップ1の左辺のPAD(L1)13と上辺のPAD(U1)11及び、ICチップ2の左辺のPAD(L2)17とICチップ3の上辺のPAD(U3)19にプローブカードの針4a,4bにてプロービングを行う。この際、図3で示される誤動作制御用信号を印加し、ICチップ1の制御を行なった後、良否の判定の検査を行う。
次にICチップ2の検査を実施する際には、図5に示されるようにPAD(L2)17、PAD(U2)15、PAD(U4)52、PAD(L5)51に対してプロービングを実施し良否を判定する。このようにしてスライスすべての検査を実施する。またスライス上のすべての検査が完了した後の組立時工程にてスクライブレーン上の配線は接続されるため組立検査時での影響はない。
以上のことから、本発明の実施形態を用いることで、検査品質を低下させることなくチップ面積の縮小化を実現できる。
本発明に係る半導体装置の検査回路および検査方法は、検査品質を低下させることなく従来のICチップよりもチップサイズを縮小することができるという効果を有し、ウェハ上に形成されたICチップの電気的特性・機能特性の検査をする半導体検査回路構成として有用である。
11 ICチップ1の上辺パッド
12 ICチップ1の右辺パッド
13 ICチップ1の左辺パッド
14 ICチップ1の下辺パッド
15 ICチップ2の上辺パッド
16 ICチップ2の右辺パッド
17 ICチップ2の左辺パッド
18 ICチップ2の下辺パッド
19 ICチップ3の上辺パッド
20 ICチップ3の右辺パッド
21 ICチップ3の左辺パッド
22 ICチップ3の下辺パッド
2a ICチップ1の下辺パッドとICチップ3の上辺パッドの接続
2b ICチップ1の右辺パッドとICチップ2の左辺パッドの接続
3a ICチップ2の左辺パッドからの入力信号の流れ
3b ICチップ2の左辺パッドからの入力信号の流れ
3c ICチップ3の上辺パッドからの入力信号の流れ
3d ICチップ3の上辺パッドからの入力信号の流れ
4a プローブカードの針
4b プローブカードの針
51 ICチップ5の左辺パッド
52 ICチップ4の上辺パッド
12 ICチップ1の右辺パッド
13 ICチップ1の左辺パッド
14 ICチップ1の下辺パッド
15 ICチップ2の上辺パッド
16 ICチップ2の右辺パッド
17 ICチップ2の左辺パッド
18 ICチップ2の下辺パッド
19 ICチップ3の上辺パッド
20 ICチップ3の右辺パッド
21 ICチップ3の左辺パッド
22 ICチップ3の下辺パッド
2a ICチップ1の下辺パッドとICチップ3の上辺パッドの接続
2b ICチップ1の右辺パッドとICチップ2の左辺パッドの接続
3a ICチップ2の左辺パッドからの入力信号の流れ
3b ICチップ2の左辺パッドからの入力信号の流れ
3c ICチップ3の上辺パッドからの入力信号の流れ
3d ICチップ3の上辺パッドからの入力信号の流れ
4a プローブカードの針
4b プローブカードの針
51 ICチップ5の左辺パッド
52 ICチップ4の上辺パッド
Claims (4)
- 複数のICチップがウェハ上に配置された半導体装置の検査回路であって、前記ICチップ内に、安定したプロービング検査が可能なサイズの検査用のパッドと、前記パッドよりも小さな組立用のパッドとを構成し、ウェハ上で隣接するICチップの前記検査用のパッドと前記組立用のパッドとをスクライブレーン上で電気的に接続したことを特徴とする半導体装置の検査回路。
- 検査対象となるICチップに対し、ウェハ上で隣接するICチップの検査用のパッドを利用して検査可能とした請求項1記載の半導体装置の検査回路。
- 前記隣接するICチップの検査用のパッドにプロービングした針から電気信号が検査対象ではない前記隣接するICチップの回路内部に対して印加されることを防ぐ制御用回路を有する請求項2記載の半導体装置の検査回路。
- 請求項1記載の半導体装置の検査回路を用いた半導体装置の検査方法であって、検査対象となるICチップに対し、ウェハ上で隣接するICチップの検査用のパッドを利用して検査を実施することを特徴とする半導体装置の検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005229163A JP2007048803A (ja) | 2005-08-08 | 2005-08-08 | 半導体装置の検査回路および検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005229163A JP2007048803A (ja) | 2005-08-08 | 2005-08-08 | 半導体装置の検査回路および検査方法 |
Publications (1)
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JP2007048803A true JP2007048803A (ja) | 2007-02-22 |
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ID=37851410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2005229163A Pending JP2007048803A (ja) | 2005-08-08 | 2005-08-08 | 半導体装置の検査回路および検査方法 |
Country Status (1)
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---|---|
JP (1) | JP2007048803A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011060995A (ja) * | 2009-09-10 | 2011-03-24 | Seiko Epson Corp | スパイラル型のインダクタ、スパイラル型のインダクタの電気的特性の検査方法 |
-
2005
- 2005-08-08 JP JP2005229163A patent/JP2007048803A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2011060995A (ja) * | 2009-09-10 | 2011-03-24 | Seiko Epson Corp | スパイラル型のインダクタ、スパイラル型のインダクタの電気的特性の検査方法 |
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