JP2008198978A - 半導体素子とその製造方法 - Google Patents

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Abstract

【課題】複数のコンタクトホールを同時形成することで製造工程を削減できる半導体素子とその製造方法を提供する。
【解決手段】半導体基板(100)上に、ゲートパターン、複数のコンタクトホールを含む絶縁膜を形成する。コンタクトホールの内部に第１〜第４のコンタクトプラグ(112a,112b,112c,112d)を形成する。それらコンタクトプラグのうちの一部の上に第１隔離膜(117)を形成し、コンタクトプラグの他の残りのものを露出させ、金属配線(122a〜122c)が形成される領域を設定するための第２隔離膜(119)を形成し、その第２隔離膜の間に金属配線を形成する。セル領域の金属配線(122a)と周辺領域の金属配線(122b,122c)に区分される。第２キャッピング膜(119)によって金属配線(122a〜122c)がそれぞれ絶縁されるが、セル領域の金属配線(122a)はドレインコンタクトプラグ(112b)と接するようになり、周辺領域の金属配線(122b,122c)それぞれは、周辺領域に形成されたコンタクトプラグ(112c, 112d)と接するようになる。
【選択図】図１Ｉ

Description

本発明は、半導体素子とその製造方法に関するものである。
半導体素子は、複数のメモリセル、セレクトトランジスタ及び高電圧トランジスタなどを含んで構成されている。そうした半導体素子にあって、フラッシュ素子は複数のメモリセルが並んで配列されるストリング構造でなっており、ストリングの両端にはセレクトトランジスタが配列される構造が繰り返される。そのうち、メモリセルとセレクトトランジスタはセル領域に含まれ、高電圧トランジスタは周辺領域に含まれる。
複数のゲートを下部構造とし、上部に形成される金属配線を上部構造とすれば、下部構造と上部構造の間には、これらを連結するコンタクトプラグが形成される。
セル領域においてコンタクトプラグは、セレクトトランジスタと隣接するセレクトトランジスタの間に形成されるが、これらは、ソースコンタクトプラグ及びドレインコンタクトプラグに区分されることができる。即ち、１つのストリングにおいていずれか一方に形成されたコンタクトプラグがソースプラグであれば、他方はドレインコンタクトプラグとなる。
周辺領域においてコンタクトプラグは、高電圧トランジスタのゲートにすぐに連結されるか、または半導体基板に形成された接合領域に連結されることができる。
一般に、半導体基板のコンタクトプラグは以下のように形成される。複数のゲートが形成された半導体基板に、上部構造と下部構造を隔離させるための第1の絶縁膜を形成する。ソースコンタクトプラグを形成するために、ソースコンタクトプラグ領域のみが開放されたマスクを絶縁膜の上部に形成し、エッチング工程を実施してソースコンタクトホール(contact hole)を形成する。ソースコンタクトホールが完全に満たされるように金属膜を形成してソースコンタクトプラグを形成する。第1の絶縁膜が示されるように化学的機械的研磨(chemical mechanical polishing:CMP)工程を実施する。ソースコンタクトプラグは、多数のストリングに共通で用いられるものであり、ラインの形態で形成する。これにより、ソースコンタクトプラグが金属配線と接しないようにするために、ソースコンタクトプラグ及び第１の絶縁膜の上部に第２の絶縁膜を形成する。
ドレインコンタクトプラグを形成するために、第２の絶縁膜上にドレインコンタクトプラグ領域が開放されたマスクを形成し、マスクパターンに沿ってエッチング工程を実施してドレインコンタクトホールを形成する。ドレインコンタクトホールが完全に満たされるように金属膜を形成してドレインコンタクトプラグを形成し、上記CMP工程を実施した後に周辺領域のコンタクトプラグを形成する。
このようなコンタクトプラグ形成工程では、ソースコンタクトプラグと後続の金属配線が互いに接触して電気的な接続状態とならないように、絶縁状態にすべく通常は互いに別の工程にて実施する。そのため、工程数や時間工数が増加し、製造コストに高く反映してしまう。
以上から、本発明の目的は、複数のコンタクトホールを同時形成することで製造工程を削減できる半導体素子とその製造方法を提供することにある。
本発明に係る代表的な半導体素子は、半導体基板上に形成されたゲートパターンと、前記ゲートパターンを含む前記半導体基板上に形成され、複数のコンタクトホールを含む絶縁膜と、前記コンタクトホールの内部にそれぞれ形成された複数のコンタクトプラグと、前記コンタクトプラグ中の一部のコンタクトプラグ上に形成された第１隔離膜と、前記コンタクトプラグ中の残りのコンタクトプラグを露出させ、金属配線が形成される領域を定義するための第２隔離膜と、前記第２隔離膜の間に形成された金属配線と、を含むことを特徴とするものである。
本発明に係る代表的な半導体素子の製造方法は、半導体基板上にゲートパターンを形成する工程と、前記ゲートパターンを含む前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に複数のコンタクトホールを形成する工程と、前記コンタクトホールの内部に複数のコンタクトプラグをそれぞれ形成する工程と、前記コンタクトプラグ中の一部のコンタクトプラグ上に第１隔離膜を形成する工程と、前記コンタクトプラグ中の残りのコンタクトプラグを露出させ、金属配線が形成される領域を設定するための第２隔離膜を形成する工程と、前記第２隔離膜の間に金属配線を形成する工程と、を含むことを特徴とする。
本発明の半導体素子によれば、ソースコンタクトホール、ドレインコンタクトホール、周辺領域コンタクトホールを同時に形成し、コンタクトプラグを同時に形成する。それによって、コンタクトプラグを形成するための製造工程段階を簡素化することができ、部分的にソースコンタクトプラグの上部に隔離膜を形成することで、金属配線とソースコンタクトプラグを容易に電気的に絶縁させることができる。それにより、ソースコンタクトプラグと金属配線の間の絶縁膜の高さが減り、全体的な素子の高さを減らすことができる。
以下、本発明に係る半導体素子とその製造方法のそれぞれ好適な実施形態について図面を参照して詳記する。
図１（Ａ）〜（Ｉ）は、本実施形態における半導体素子の製造方法の工程を順に示す素子断面を示す。
まず、図１（Ａ）に示す工程では、半導体基板(100)のセル領域に多数のワードライン(WL)とセレクトライン(SL)が形成され、周辺領域にはゲートライン(GL)が形成される。ここで、セレクトラインは、ソースセレクトライン及びドレインセレクトラインを含む。ワードライン(WL)とセレクトライン(SL)には、トンネル絶縁膜(102a)、フローティングゲート(104)、誘電体膜(106)及びコントロールゲート(108)がそれぞれ含まれ、コントロールゲート(108)の上部にはハードマスクがさらに形成され得る。セレクトライン(SL)に含まれた誘電体膜(106)には、コンタクトホールが形成され、セレクトライン(SL)ではコンタクトホールを通じてフローティングゲート(104)とコントロールゲート(108)が電気的に連結される。
一方、周辺領域に形成されたゲートライン(GL)には、ゲート絶縁膜(102b)、フローティングゲート(104)、誘電体膜(106)及びコントロールゲート(108)が含まれる。ゲートライン(GL)に含まれた誘電体膜(106)には、コンタクトホールが形成され、セレクトラインではコンタクトホールを通じてフローティングゲート(104)とコントロールゲート(108)が電気的に連結される。以下、ワードライン(WL)、セレクトライン(SL)及びゲートライン(GL)を総称する場合、ゲートパターンという。
続いて、イオン注入工程を実施して半導体基板(100)に接合領域(100a)を形成する。セル領域と周辺領域の間のイオン注入工程時にマスクパターンを用いれば、所望の位置にイオン注入をすることができる。
つぎに、図１（Ｂ）に示す工程においては、ゲートパターン(SL, WL, GL)が形成された半導体基板(100)上に第１絶縁膜(110)を形成する。第１絶縁膜(110)は、ゲートパターンが全て覆われるように形成する。化学的機械的研磨(chemical mechanical polishing; CMP)工程を実施して第１絶縁膜(110)の上部を平坦化する。
つぎに、図１（Ｃ）に示す工程においては、コンタクトマスクパターン(図示せず)を用いて第1の絶縁膜(110)の一部を除去し、半導体基板(100)の一部が示されるようにエッチング工程を実施する。エッチング工程で第１〜第４コンタクトホール(110a〜110d)を形成する。例えば、第１コンタクトホール(110a)がソースセレクトラインの間にソースを露出させるソースコンタクトホールであれば、第２コンタクトホール(110b)は、ドレインセレクトラインの間にドレインを露出させるドレインコンタクトホールとなる。周辺領域の第３コンタクトホール(110c)は接合領域(110a)を露出させる接合コンタクトホールとなり、第４コンタクトホール(110d)はゲートライン(GL)を露出させるゲートコンタクトホールとなる。
周辺領域のゲートライン(GL)上に形成される第4のコンタクトホール(110d)は、他の領域のコンタクトホール(110a〜110c)より深さが浅いため、第2の導電膜(108)がオーバーエッチングされ得る。しかし、後続工程時にコンタクトホールが金属膜で満たされるため、素子の欠陥とは関係がない。
つぎに、図１（Ｄ）に示す工程においては、図１（Ｃ）の工程におけるコンタクトホール110a〜110dが満たされるように金属膜を形成する。金属膜は、伝導性物質であり、コンタクトプラグとして用いられる。第１絶縁膜(110)が露出されるように化学的機械的研磨(CMP)工程を実施して金属膜の一部を除去する。これにより、第１〜第４コンタクトプラグ(112a〜112d)が形成される。
仮に、第１〜第４コンタクトプラグ(112a〜112d)を同時に形成するのが容易ではない場合には、次のように実施することができる。図１（Ｃ）と図１（Ｄ）に示すように、第１及び第２コンタクトホール(110a及び110b)を形成し、第１及び第２コンタクトプラグ(112a及び112b)を形成する。そうしてから第３及び第４コンタクトホール(110c及び110d)を形成し、第３及び第４コンタクトプラグ(112c及び112d)を形成することができる。
あるいは、第１コンタクトホール(110a)と第３，第４コンタクトホール(110c及び110d)を同時に形成し、第１、第３及び第４コンタクトプラグ(112a,112c及び112d)を形成する。描いた後に第２コンタクトホール(110b)を形成して第２コンタクトプラグ(112b)を形成することができる。
つぎに、図１（Ｅ）に示す工程においては、後続に形成される金属配線とソースコンタクトプラグ用の第１コンタクトプラグ(112a)の間を隔離させるために、第１キャッピング膜(114)及び第２絶縁膜(116)を形成する。望ましくは、第１キャッピング膜(114)は窒化膜を用いて形成することができ、第２絶縁膜(116)はHDP(high density plasma)酸化膜を用いて形成することができる。第１キャッピング膜(114)は100Å〜500Åの厚さで形成することができ、第２絶縁膜(116)は100Å〜500Åの厚さで形成することができる。
その際、第２絶縁膜(116)は、後続の周辺領域に隔離膜をパターニングする工程時に第１キャッピング膜(114)を保護するためのバッファ膜(bufferlayer)として用いられる。即ち、第１キャッピング膜(114)はソースコンタクトプラグ(112a)と後続の金属配線の間を遮断する役割をし、第２絶縁膜(116)は第1のキャッピング膜(114)をエッチング工程から保護する役割をする。
つぎに、図１（Ｆ）に示す工程においては、第２絶縁膜の上部にソースコンタクトプラグ(112a)を含む領域がクローズ(close)されたマスク膜パターン(図示せず)を形成し、マスク膜パターン(図示せず)に沿ってエッチング工程を実施する。マスク膜パターン(図示せず)を除去すれば、ソースコンタクトプラグ(112a)を含む領域上に第１キャッピング膜パターン(114a)及び第２絶縁膜パターン(116)が残留する。第１キャッピング膜パターン(114a)及び第２絶縁膜パターン(116)は第1の隔離膜(117)であり、ソースコンタクトプラグ(112a)と後続に形成される金属配線が接しないように隔離させる役割をする。
つぎに、図１（Ｇ）に示す工程においては、第１隔離膜(117)を含む半導体基板上に第２キャッピング膜(118)及び第３絶縁膜(120)を形成する。第２キャッピング膜(118)はエッチング停止膜として用いられ、第３絶縁膜(120)は金属配線の間を隔離させるのに用いられる。第２キャッピング膜(118)及び第3の絶縁膜(120)は周辺領域の金属配線を隔離させる膜であり、第２キャッピング膜(118)は、第１絶縁膜(110)、第２〜第４コンタクトプラグ(112b〜112d)の上部を全て覆い、第１隔離膜(117)の表面に沿って形成される。第３絶縁膜(120)は第２キャッピング膜(118)の表面に沿って形成する。第２キャッピング膜(118)は200Å〜300Åの厚さとし、第３絶縁膜(120)は800Å〜1500Åの厚さで形成することができる。
つぎに、図１（Ｈ）に示す工程においては、ビットラインを含む第３及び第４コンタクトプラグ(112c及び112d)が形成された領域と金属配線が形成された領域の第３絶縁膜(120)及び第２キャッピング膜(118)をエッチングする。これにより、第３絶縁膜パターン(120a)及び第２キャッピング膜パターン(118a)を含む第２隔離膜(119)によりビットラインを含む金属配線が形成される領域が定義される。
その際、セル領域の第１隔離膜(117)の側壁に第２キャッピング膜が残留することができる。これは、側壁に形成された第２キャッピング膜の膜厚が水平な領域に形成された第２キャッピング膜の膜厚より厚く形成されるため、第１隔離膜(117)の側壁に第２キャッピング膜の一部が残留するものである。
そして、図１（Ｉ）の工程では、第１及び第２隔離膜(117及び119)がいずれも覆われるように、第１絶縁膜(110)上に金属膜を形成する。金属膜は金属配線のための膜であり、第2の隔離膜(119)が示されるように化学的機械的研磨(CMP)工程を実施すれば、セル領域の金属配線(122a)と周辺領域の金属配線(122b,122c)に区分される。これは、第２キャッピング膜(119)により金属配線(122a〜122c)がそれぞれ隔離されるが、セル領域の金属配線(122a)はドレインコンタクトプラグ(112b)と接するようになり、周辺領域の金属配線(122b,122c)それぞれは、周辺領域に形成されたコンタクトプラグ(112c, 112d)と接するようになる。
その際、第１隔離膜(117)は、ソースコンタクトプラグ(112a)上に交差するビットライン(122a)とソースコンタクトプラグ(112a)を隔離させる。
上記のように、ソースコンタクトプラグ(112a)、ドレインコンタクトプラグ(112b)及び周辺領域のコンタクトプラグ(112c,112d)を同時に形成することにより、製造工程を減らすことができ、金属配線(122a)の高さより低い第1の隔離膜(117)をソースコンタクトプラグ(112a)の上部に形成し、金属配線(122a)とソースコンタクトプラグ(112a)を容易に隔離させることができる。
上記で説明した本発明の技術的思想は望ましい実施例で具体的に記述されたが、上記の実施形態はその説明のためのものであり、その制限のためのものでないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
本発明による半導体素子の製造方法を説明するため順次示した断面図である。 本発明による半導体素子の製造方法を説明するため順次示した断面図である。 本発明による半導体素子の製造方法を説明するため順次示した断面図である。 本発明による半導体素子の製造方法を説明するため順次示した断面図である。 本発明による半導体素子の製造方法を説明するため順次示した断面図である。 本発明による半導体素子の製造方法を説明するため順次示した断面図である。 本発明による半導体素子の製造方法を説明するため順次示した断面図である。 本発明による半導体素子の製造方法を説明するため順次示した断面図である。 本発明による半導体素子の製造方法を説明するため順次示した断面図である。
符号の説明
100 半導体基板
102 ゲート絶縁膜
104 第１導電膜
106 誘電体膜
108 第２導電膜
110 第１絶縁膜
112a 第１コンタクトプラグ
112b 第２コンタクトプラグ
112c 第３コンタクトプラグ
112d 第４コンタクトプラグ
114 第１キャッピング膜
116 第２絶縁膜
117 第１隔離膜
118 第２キャッピング膜
119 第２隔離膜
120 第３絶縁膜
122a〜122c :金属配線

Claims (12)

  1. 半導体基板上に形成されたゲートパターンと、
    前記ゲートパターンを含む前記半導体基板上に形成され、複数のコンタクトホールを含む絶縁膜と、
    前記コンタクトホールの内部にそれぞれ形成された複数のコンタクトプラグと、
    前記コンタクトプラグ中の一部のコンタクトプラグ上に形成された第１隔離膜と、
    前記コンタクトプラグ中の残りのコンタクトプラグを露出させ、金属配線が形成される領域を定義するための第２隔離膜と、
    前記第２隔離膜の間に形成された金属配線と、
    を含むことを特徴とする半導体素子。
  2. 半導体基板上に形成され、ワードライン、セレクトライン及びゲートラインを含むゲートパターンと、
    前記ゲートパターンを含む前記半導体基板上に形成され、複数のコンタクトホールを含む絶縁膜と、
    前記コンタクトホールの内部にそれぞれ形成された複数のコンタクトプラグと、
    前記コンタクトプラグ中のセル領域のソースと連結されるコンタクトプラグ上に形成された第１隔離膜と、
    前記コンタクトプラグ中の前記セル領域のドレイン、周辺領域の接合領域及び前記ゲートラインにそれぞれ連結されるコンタクトプラグを露出させ、金属配線が形成される領域を定義するための第２隔離膜と、
    前記第２隔離膜の間に形成された金属配線と、
    を含むことを特徴とする半導体素子。
  3. 前記第１隔離膜及び前記第２隔離膜は、窒化膜及び酸化膜の積層構造で形成されることを特徴とする請求項１または２に記載の半導体素子。
  4. 前記第１隔離膜の幅は、下部のコンタクトプラグの幅より広いことを特徴とする請求項１または２に記載の半導体素子。
  5. 前記第１隔離膜の膜厚は、前記第２隔離膜の膜厚よりも薄いことを特徴とする請求項１または２に記載の半導体素子。
  6. 前記第１隔離膜は、下部のコンタクトプラグと前記金属配線とを電気的に絶縁することを特徴とする請求項１または２に記載の半導体素子。
  7. 半導体基板上にゲートパターンを形成する工程と、
    前記ゲートパターンを含む前記半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜に複数のコンタクトホールを形成する工程と、
    前記コンタクトホールの内部に複数のコンタクトプラグをそれぞれ形成する工程と、
    前記コンタクトプラグ中の一部のコンタクトプラグ上に第１隔離膜を形成する工程と、
    前記コンタクトプラグ中の残りのコンタクトプラグを露出させ、金属配線が形成される領域を設定するための第２隔離膜を形成する工程と、
    前記第２隔離膜の間に金属配線を形成する工程と、
    を含むことを特徴とする半導体素子の製造方法。
  8. 半導体基板上にワードライン、セレクトライン及びゲートラインを含むゲートパターンを形成する工程と、
    前記ゲートパターンを含む前記半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜にセル領域のソース及びドレイン、周辺領域の前記ゲートライン及び接合領域をそれぞれ露出させる複数のコンタクトホールを形成する工程と、
    前記コンタクトホールの内部にコンタクトプラグを形成する工程と、
    前記ソースと連結されるコンタクトプラグ上に第１隔離膜を形成する工程と、
    前記ドレイン、前記接合領域及び前記ゲートラインにそれぞれ連結されるコンタクトプラグを露出させ、金属配線が形成される領域を設定するための第２隔離膜を形成する工程と、
    前記第２隔離膜の間に金属配線を形成する工程と、
    を含むことを特徴とする半導体素子の製造方法。
  9. 前記金属配線はさらに、
    前記第１及び第２隔離膜が覆われるように金属膜を形成する工程と、
    前記第２隔離膜が露出されるように化学的機械的研磨工程を実施する工程と、
    を含むことを特徴とする請求項７または８に記載の半導体素子の製造方法。
  10. 前記第１隔離膜はさらに、
    前記絶縁膜上に窒化膜及び酸化膜を形成する工程と、
    前記コンタクトプラグ中の一部のコンタクトプラグ上に窒化膜及び酸化膜パターンを残留させ、残りの領域の前記窒化膜及び酸化膜を除去する工程と、
    を含むことを特徴とする請求項７または８に記載の半導体素子の製造方法。
  11. 前記窒化膜を厚さ１００Å〜５００Åに形成し、前記酸化膜の厚さを１００Å〜５００Åに形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
  12. 前記第２隔離膜は、
    前記第１隔離膜及び前記絶縁膜上に窒化膜及び酸化膜を形成する工程と、
    前記第１隔離膜の下部の前記コンタクトプラグを除いた残りのコンタクトプラグを露出させ、前記金属配線が形成される領域を設定するために前記窒化膜及び酸化膜をパターニングする工程と、
    を含むことを特徴とする請求項７または８に記載の半導体素子の製造方法。
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