JP2008187077A - 薄膜半導体装置の製造方法 - Google Patents

薄膜半導体装置の製造方法 Download PDF

Info

Publication number
JP2008187077A
JP2008187077A JP2007020614A JP2007020614A JP2008187077A JP 2008187077 A JP2008187077 A JP 2008187077A JP 2007020614 A JP2007020614 A JP 2007020614A JP 2007020614 A JP2007020614 A JP 2007020614A JP 2008187077 A JP2008187077 A JP 2008187077A
Authority
JP
Japan
Prior art keywords
thin film
film
manufacturing
semiconductor device
gate insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007020614A
Other languages
English (en)
Other versions
JP4420032B2 (ja
Inventor
Masabumi Kunii
正文 國井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2007020614A priority Critical patent/JP4420032B2/ja
Priority to US12/007,302 priority patent/US7550328B2/en
Priority to TW097101690A priority patent/TWI399814B/zh
Priority to KR1020080004689A priority patent/KR101451103B1/ko
Priority to CN200810000259A priority patent/CN100594586C/zh
Publication of JP2008187077A publication Critical patent/JP2008187077A/ja
Priority to US12/385,103 priority patent/US7700418B2/en
Application granted granted Critical
Publication of JP4420032B2 publication Critical patent/JP4420032B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02249—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by combined oxidation and nitridation performed simultaneously
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】活性層となる半導体薄膜の下層のゲート絶縁膜を厚膜化することなく、かつ工程手順を増加させることなく、当該ゲート絶縁膜中の膜中固定電荷および界面準位を低下させることが可能で、これにより信頼性の高いボトムゲート型ＴＦＴを得ることができる薄膜半導体装置の製造方法を提供する。
【解決手段】基板上にゲート電極を形成し、ゲート電極を覆う状態で前記基板上に酸窒化シリコン膜を用いたゲート絶縁膜を形成する。ゲート絶縁膜上に半導体薄膜を成膜した後、酸素を含む酸化性雰囲気中での熱処理により、ゲート絶縁膜を構成する前記酸窒化シリコン膜における酸素欠損部に酸素を結合させることで改質する。この熱処理は、加圧された水蒸気雰囲気で行われる。また、この熱処理においては、半導体薄膜の表面層に熱酸化膜を成長させる。
【選択図】図１-a

Description

本発明は薄膜半導体装置の製造方法に関し、特にはボトムゲート型の薄膜半導体装置に適する製造方法に関する。
液晶ディスプレイや有機ＥＬディスプレイ等のフラットパネルディスプレイには、画素電極の駆動用素子として薄膜トランジスタ（ＴＦＴ：thin film transistor）が設けられている。このうち、活性層を構成する半導体薄膜として多結晶シリコン（poly-Ｓｉ）を用いたpoly-Ｓｉ・ＴＦＴは、駆動回路を形成できること、高機能な回路をパネルに内蔵することによりいわゆるシステム−オン−グラス化が可能になることなどの理由から注目されている。このpoly-Ｓｉ・ＴＦＴを低コストのガラス基板上へ形成することを実現するために、製造プロセスの温度を６００℃以下に抑えた、いわゆる低温poly-Ｓｉプロセスの開発が行われてきた。
低温poly-Ｓｉプロセスによるpoly-Ｓｉ・ＴＦＴの製造においては、ガラスなどの絶縁基板に含まれる金属イオン等による不純物汚染を防止するために、poly-Ｓｉ膜の下層に不純物拡散防止層として窒化シリコン膜を成膜することが一般的である。ところが、この窒化シリコン膜上にpoly-Si膜を直接形成すると、窒化シリコン膜中の固定電荷やpoly-Si膜界面に生ずる界面準位のため、素子特性が悪化するという問題があった。この問題を避けるため、poly-Si膜下部には窒化シリコン膜上に酸化シリコン膜を設けた２層構造をとることが一般的であった（以上、例えば下記特許文献１参照）。
しかしながら、活性層となるpoly-Si膜の下部にゲート電極を形成する、いわゆるボトムゲート型のＴＦＴでは、poly-Si膜の下層の絶縁膜はゲート絶縁膜となる。このため、上記構造ではゲート絶縁膜が２層構造となるので、ゲート絶縁膜の薄膜化が難しくなり、ボトムゲート型ＴＦＴの高性能化を妨げる要因となる。
そこで、このような問題を避けるために、poly-Si膜の下地絶縁膜やゲート絶縁膜として、酸窒化シリコン（ＳｉＯＮ）膜を用いる方法が提案されている。酸窒化シリコン（ＳｉＯＮ）は酸化シリコン（ＳｉＯ2）よりは比誘電率が高いため、同一のゲート電圧でより高いＯＮ電流が得られる。また酸窒化シリコン（ＳｉＯＮ）はＮａ+等の可動イオンも阻止するため、ＴＦＴの信頼性確保にも好ましい（以上、例えば下記特許文献２参照）。
以上のようなボトムゲート型のＴＦＴの製造は、次のように行われる。先ず基板上にゲート電極を形成し、これを覆う状態で酸窒化シリコンからなるゲート絶縁膜を成膜し、さらに続けて半導体薄膜を積層形成する。その後、バックゲート側の界面を保護するための酸化シリコンからなる保護膜を半導体薄膜上に成膜した後、保護膜上から半導体薄膜の加工処理を行う。
特開２００３−１２４４６９号公報 特開２００３-２０９２６１号公報
しかしながら以上説明したような、ボトムゲート型のＴＦＴにおいては、例えばpoly-Si膜の下地となるゲート絶縁膜として酸窒化シリコン（ＳｉＯＮ）膜を用いた場合であっても、酸窒化シリコン（ＳｉＯＮ）膜は窒化シリコン（ＳｉＮ）膜に比較すれば界面準位は少ないものの、酸化シリコン（ＳｉＯ2）膜に比較すれば依然として膜中固定電荷、界面準位は多い。このため、酸窒化シリコン（ＳｉＯＮ）膜中の固定電荷により、ＴＦＴのＶｔｈが大きくマイナス側にシフトし、ＯＮ電流の径時的な劣化を充分に抑えることができない。
そこで本発明は、活性層となるシリコン膜の下層のゲート絶縁膜を厚膜化することなく、かつ工程手順を増加させることなく、当該ゲート絶縁膜中の膜中固定電荷および界面準位を低下させることが可能で、これにより信頼性の高いボトムゲート型ＴＦＴを得ることができる薄膜半導体装置の製造方法を提供することを目的とする。
このような目的を達成するための本発明の薄膜半導体装置の製造方法は、次の工程を行うことを特徴としている。先ず第１工程では、基板上にゲート電極を形成する。次の第２工程では、ゲート電極を覆う状態で基板上に酸窒化シリコン膜または窒化シリコン膜の少なくとも一方を用いたゲート絶縁膜を形成する。次いで第３工程では、ゲート絶縁膜上に半導体薄膜を成膜する。その後第４工程では、酸素を含む酸化性雰囲気中での熱処理により、ゲート絶縁膜を構成する酸窒化シリコン膜または窒化シリコン膜における酸素欠損部に酸素を結合させることで改質する。
以上のような製造方法では、第４工程においてゲート絶縁膜上に半導体薄膜を積層した状態において酸素を含む酸化性雰囲気中での熱処理を行うことで、酸化性雰囲気中の酸素が半導体薄膜を透過してゲート絶縁膜に到達し、ゲート絶縁膜中の酸素欠損部に結合する。これにより、酸窒化シリコン膜を用いたゲート絶縁膜中においての固定電荷や半導体薄膜とゲート絶縁膜との間の界面準位が消去される。
しかも、このような熱処理においては、半導体薄膜の表面が酸化処理されて酸化膜が成長する。これにより半導体薄膜の表面層に当該半導体薄膜の上面（バックゲート面）を保護するための熱酸化膜が形成される。
以上説明したように本発明によれば、活性層となる半導体薄膜の下層の酸窒化シリコン膜を改質することにより、ゲート絶縁膜を厚膜化することなく酸窒化シリコン膜を用いたゲート絶縁膜中の膜中の固定電荷および界面準位を低下させることが可能になる。しかも、この改質処理と同時に半導体薄膜の表面に保護膜も形成されるため、工程手順を増加させることなく、当該ゲート絶縁膜中の膜中固定電荷および界面準位を低下させることが可能で、これにより信頼性の高いボトムゲート型ＴＦＴを得ることができる。
以下本発明を適用した実施の形態を図面に基づいて詳細に説明する。
＜第１実施形態＞
図１-a〜図１-cは、本発明を適用した薄膜半導体装置の製造方法の第１実施形態を示す断面工程図である。ここでは、ＣＭＯＳ構成のプレーナ型ボトムゲートＴＦＴを備えた表示装置用の駆動パネルの作製に本発明を適用した実施の形態を説明する。
先ず、図１-a（１）に示すように、絶縁性の基板１を用意する。この基板３１には、例えば旭ガラス社製ＡＮ１００、コーニング社製Ｃｏｄｅ１７３７等が適宜用いられる。
この基板１上に、ゲート電極３をパターン形成する。ここでは、Ｍｏ、Ｗ、Ｔａ、Ｃｕ等の金属膜をスパッタ成膜し、成膜した金属膜をパターニングしてゲート電極３とする。尚、ゲート電極（金属膜）の膜厚は３０〜２００ｎｍとする。
次に、図１-a（２）に示すように、プラズマＣＶＤ法またはＬＰＣＶＤ法等の成膜方法によって、ゲート電極３上に、酸窒化シリコン（ＳｉＯxＮy）からなるゲート絶縁膜（以下、ＳｉＯＮゲート絶縁膜と記す）５を成膜する。このようなＳｉＯＮゲート絶縁膜５の成膜にプラズマＣＶＤ法を用いる場合には、無機系シランガスと亜酸化窒素（Ｎ2Ｏ）、窒素（Ｎ2）とを成膜ガスに用いる。尚、成膜の際の基板温度は３５０〜４５０℃程度に保つことが望ましい。
以上の後、ＳｉＯＮゲート絶縁膜５上に、シリコンまたはシリコンゲルマニウムからなる半導体薄膜７を成膜する。この半導体薄膜７の成膜は、プラズマＣＶＤ法、反応性熱ＣＶＤ法、または減圧ＣＶＤ法等によって行われ、膜厚が１０〜１００ｎｍ、好ましくは４０ｎｍの半導体薄膜７を成膜することとする。この半導体薄膜７は、非晶質相、微結晶相、または多結晶相の何れであっても良い。
その後、半導体薄膜７が非晶質相である場合には、半導体薄膜７に対して、パルスエキシマレーザー、Ｘｅ（キセノン）アークランプ、プラズマジェットの噴き付けなどのエネルギー照射を行う。これにより、半導体薄膜７を結晶化させる。一方、半導体薄膜７が結晶質相または結晶質相である場合には、このようなエネルギー照射を必要に応じて行う。これにより、半導体薄膜７を構成する多結晶中の欠陥を消去するとともに、溶融再結晶化等の方法で結晶粒径を大きくし、または溶融させず結晶欠陥のみを消去し、半導体薄膜７を構成する材料の結晶性を助長させる。
このようなエネルギー照射の一例としては、例えば、エキシマレーザーとしてＸｅＣｌ（塩化キセノン）の波長３０８ｎｍのラインビームレーザーを用い、パルス繰り返し周波数は２００Ｈｚ程度に設定して行われる。また、レーザー照射エネルギーを２００〜４００ｍＪ／ｃｍ2で照射する。
以上の後の図１-a（３）に示す工程が本発明に特徴的な工程となる。すなわちここでは、酸素を含む酸化性雰囲気中での熱処理により、ＳｉＯＮゲート絶縁膜５の改質と共に半導体薄膜７の表面層に熱酸化膜９を成長させる。この際の処理条件は、例えば２ＭＰａ以下で加圧した水蒸気雰囲気においての、いわゆる「加圧水蒸気アニール」を行う。
この加圧水蒸気アニールの処理条件は、加熱温度２００〜６００℃、好ましくは４５０℃以上６００℃未満であることとする。また、処理雰囲気内の圧力は１ＭＰａ以上とする。加熱温度を４５０℃以上、圧力を１ＭＰa以上とすることにより、半導体薄膜７下層のＳｉＯＮゲート絶縁膜５の改質効果を充分に得る。また加熱温度を６００℃未満とすることにより、基板１としてガラス基板を用いることを可能にする。
このような加圧水蒸気アニール工程により、半導体薄膜７の下層に設けられたＳｉＯＮゲート絶縁膜５における酸素欠損部に酸素を結合させ、酸素欠損よる固定電荷を消去する改質を行う。また同時に、半導体薄膜７の表面層に、０．５ｎｍ〜数ｎｍの膜厚で熱酸化膜９を成長させる。
その後、必要に応じて、ここで形成する薄膜トランジスタのＶｔｈを制御する目的で、Ｂ+イオンをドーズ量０．１Ｅ１２〜４Ｅ１２／ｃｍ2程度で半導体薄膜７にイオン注入によって導入する。この際、イオンビームの加速電圧は２０〜２００ｋｅＶ程度に設定される。
次に、図１-b（１）に示すように、ゲート電極３をマスクとした基板１側からの裏面露光により、熱酸化膜９上にレジストパターン２０１を形成する。そして、このレジストパターン２０１をマスクにしたイオン注入法により、半導体薄膜７７中にｎ型のＭＯＳトランジスタのＬＤＤ拡散層７-1を形成するための不純物導入を行う。この際、例えばＰ+イオンを用い、注入ドーズ量：６Ｅ１２〜５Ｅ１３／ｃｍ2、加速電圧：２０〜２００ｋｅＶ程度に設定した質量分離または非質量分離型のイオン注入が行われる。イオン注入後にはレジストパターン２０１を剥離する。
次に、図１-b（２）に示すように、ｐチャンネル領域１ｐにおけるゲート電極３上部を覆い、かつｎチャンネル領域１ｎ全体を覆うレジストパターン２０３を形成する。そして、このレジストパターン２０３をマスクにしたイオン注入によって、ｐチャンネルの薄膜トランジスタのソース・ドレイン７-2を形成するための不純物導入を行う。この際、例えばＢ+イオンを用い、注入ドーズ量：１Ｅ１４〜３Ｅ１５／ｃｍ2、加速電圧：５〜１００ｋｅＶ程度に設定した質量分離または非質量分離型のイオン注入が行われる。これにより、ｐチャンネルの薄膜トランジスタ（ｐＴＦＴ）を形成する。イオン注入後には、レジストパターン２０３を剥離する。
次いで、図１-b（３）に示すように、ｐチャンネル領域１ｐ全体を覆い、かつｎチャンネル領域１ｎのゲート電極３上部を覆うレジストパターン２０５を形成する。そして、このレジストパターン２０５をマスクにしたイオン注入法によって、ｎチャンネルの薄膜トランジスタのソース・ドレイン７-3を形成するための不純物導入を行う。この際、例えば、Ｐ+イオンを用い、注入ドーズ量：１Ｅ１５〜３Ｅ１５／ｃｍ2、加速電圧１０〜２００ｋｅＶ程度で注入し、ｎチャンネルの薄膜トランジスタ（ｎＴＦＴ）を形成する。イオン注入後には、レジストパターン２０５を剥離する。
以上のようなイオン注入の後、赤外ランプ加熱、燃焼炉加熱等の急速加熱法（ＲＴＡ）またはレーザーアニール法、６００℃以下のＮ２雰囲気中での炉アニール法等により、半導体薄膜７中に導入した不純物を活性化する。
その後、図１-b（４）に示すように、熱酸化膜９と半導体薄膜７とを同時にパターンエッチングし、各薄膜トランジスタｐＴＦＴ，ｎＴＦＴ毎に島状パターンとする。
以上のような図１-b（１）〜（４）の工程においては、熱酸化膜９が半導体薄膜７表面（バックゲート面）の保護膜となる。これにより、半導体薄膜７のバックゲート面にダメージが加わることを防止した状態で行われる。
次に、図１-c（１）に示すように、島状パターンとした各薄膜トランジスタｐＴＦＴ，ｎＴＦＴを覆う状態で層間絶縁膜１１を成膜する。この層間絶縁膜１１は、例えば酸化シリコン薄膜と水素を含有する窒化シリコン薄膜とをこの順に積層成膜した積層構造であることとする。例えばプラズマＣＶＤ等によって行われる。
この段階で、必要に応じて、不活性ガスまたはフォーミングガス中等でのアニール処理により、層間絶縁膜１１中の水素（特に窒化シリコン中の水素）を半導体薄膜７中に拡散させる水素化工程を行う。アニール条件は例えば４００℃、２時間程度が好ましい。この水素化工程により微結晶シリコンからなる半導体薄膜７中のダングリングボンドを消去し、ＴＦＴ特性の向上を図ることができる。尚、このような水素化の効果は、図１-a（3）を用いて説明した加圧水蒸気アニールの際にも得られるため、加圧水蒸気アニールの効果のみで十分な特性が得られる場合はこのアニール処理を行う必要は無い。
次いで、図１-c（２）に示すように、層間絶縁膜１１および熱酸化膜９に、半導体薄膜７のソース・ドレイン７-2，７-3に達するコンタクトホール１３を形成する。その後、層間絶縁膜１１上に、このコンタクトホール１３を介してソース・ドレイン７-2，７-3に接続される配線電極１５を形成する。この配線電極１５の形成は、Ａｌ−Ｓｉ等の配線用電極材料をスパッタ成膜し、これをパターニングすることによって行う。
その後、図１-c（３）に示すように、例えばアクリル系有機樹脂からなる平坦化絶縁膜１７を約１μｍの膜厚で塗布形成する。次に、この平坦化絶縁膜１７に配線電極１５に達するコンタクトホール１９を形成する。そして、このコンタクトホール１９を介して配線電極１５に接続された画素電極２１を、平坦化絶縁膜１７上に形成する。画素電極２１は、例えば透明導電性材料であるＩＴＯ（Indium Tin Oxide）をスパッタ成膜し、これをパターニングすることによって形成する。また、画素電極２１がＩＴＯからなる場合には、画素電極２１を窒素雰囲気中において約２２０℃で３０分間アニールすることで、表示用駆動パネルの完成となる。
尚、ここでは、表示装置用の駆動パネルにおいて、画素電極の駆動用の画素トランジスタがｎチャンネル型の薄膜トランジスタｎＴＦＴであり、周辺回路がＣＭＯＳ構成であり、周辺回路の１部であるｐチャンネル型の薄膜トランジスタｐＴＦＴのみを示した。
以上により、駆動パネルの完成となる。以上の後は、例えば液晶表示装置であれば、画素電極２１を覆う状態で配向膜を形成する。そして、基板上に対向電極と配向膜とをこの順に成膜した対向基板を用意し、配向膜間に液晶相を封止して表示装置を完成させる。また、有機電界発光素子を用いた有機ＥＬ表示装置であれば、画素電極上に発光層を含む有機層を積層形成し、有機層上に電極を設け、必要に応じて電極上を保護膜で覆うことにより、表示装置を完成させる。
以上のような製造方法によれば、図１-a（３）で説明したように、ＳｉＯＮゲート絶縁膜５上に半導体薄膜７を積層させた状態で加圧水蒸気アニールを行うことにより、水蒸気が半導体薄膜７を透過して下層のＳｉＯＮゲート絶縁膜５に到達し、ＳｉＯＮゲート絶縁膜５の酸素欠損部に酸素を結合させることができる。このため、ＳｉＯＮゲート絶縁膜５中においての固定電荷や半導体薄膜とゲート絶縁膜との間の界面準位が消去され、しきい値電圧のシフトを防止することができる。
しかも、このような加圧水蒸気アニールにおいては、半導体薄膜７の表面が酸化処理されて熱酸化膜９が成長する。この熱酸化膜９は、半導体薄膜７上面（バックゲート面）を保護する保護膜ともなる。
この結果、活性層となる半導体薄膜７下層のゲート絶縁膜を積層構造として厚膜化することなく、しかもＳｉＯＮゲート絶縁膜５の改質処理と同時に半導体薄膜７の表面に保護膜となる熱酸化膜９も形成されるため、工程手順を増加させることなく信頼性の高いボトムゲート型のＴＦＴを得ることができる。
また、ＳｉＯ2よりも高誘電率であるＳｉＯＮをゲート絶縁膜として用いてボトムゲート型ＴＦＴを構成することが可能となることによっても、ボトムゲート型の薄膜トランジスタの信頼性向上と、特性バラツキ低減、ＯＮ電流増大等の効果を得ることができる。
ここで図２には、第１実施形態の方法を適用して得られた本発明の薄膜トランジスタ（本発明）と、ゲート絶縁膜の改質処理を行わずに作製した比較例の薄膜トランジスタ（Ｒｅｆ．）とについて、劣化特性を測定した結果を示す。薄膜トランジスタはｎチャンネル型とした。図２のグラフにおいては、横軸が時間であり、縦軸が初期（時間０s）の電流値（Ｉ0）を１としたときの相対的な電流値（Ｉｄｓ／Ｉ0）である。ストレス印加条件は、ゲート電圧＝ドレイン電圧＝１５Ｖとした。このようなストレス印加条件では、ｎチャンネルの薄膜トランジスタ（ｐＴＦＴ）では、ゲート絶縁膜中への電子注入によるホットエレクトロン劣化が起こる。
図２から明らかなように、比較例の薄膜トランジスタ（Ｒｅｆ．）では、ストレス印加直後の１（ｓ）秒で既に劣化が始まるのに対し、本発明の薄膜トランジスタ（本発明）では、ストレス印加１０００（ｓ）秒経過後も電流劣化が殆どないことがわかる。これにより、第１実施形態の製造手順により、ＳｉＯＮゲート絶縁膜の酸素欠損部に酸素が結合して緻密化がなされ、ホットエレクトロン注入に対し耐性の強いＳｉＯＮゲート絶縁膜に改質されたことが確認された。
また、上述のようにして形成された本発明の薄膜トランジスタ（本発明）においては、しきい値Ｖｔｈの基板面内ばらつきが、比較例の薄膜トランジスタ（Ｒｅｆ．）よりも標準偏差値で３０％以上低減することも確認された。さらにまた、上述のようにして形成された本発明の薄膜トランジスタ（本発明）においては、大電流ストレスを加えた場合の劣化特性も極めて低く抑えられることも確認された。
＜第２実施形態＞
図３-a，図３-bは、本発明を適用した薄膜半導体装置の製造方法の第２実施形態を示す断面工程図である。ここでは、ｎチャンネルのみの単チャネル構成のチャネルストップ型ボトムゲートＴＦＴを備えた表示装置用の駆動パネルの作製に本発明を適用した実施の形態を説明する。
先ず、第１実施形態において図１-a（１）〜（３）を用いて説明したと同様の手順にて、絶縁性の基板１上のゲート電極３を覆う状態でＳｉＯＮゲート絶縁膜５および半導体薄膜７を順次成膜した後に、加圧水蒸気アニール処理を行うことによって、ＳｉＯＮゲート絶縁膜５の改質と共に、半導体薄膜７表面に熱酸化膜９を成長させるまでを行う。
以上の後、図３-a（１）に示すように、ゲート電極３をマスクとした基板１側からの裏面露光により、熱酸化膜９上にゲート電極３に重なるレジストパターン２０７を形成する。そして、このレジストパターン２０７をマスクにして熱酸化膜９をエッチングすることにより、ゲート電極３に重なる形状に熱酸化膜９をパターニングする。このエッチングの後には、レジストパターン２０７を剥離する。
この後、図３-a（２）に示すように、プラズマＣＶＤ法、反応性熱ＣＶＤ法等により、
活性化されたｎ型不純物を含有するシリコンからなるｎ型半導体薄膜２３を成膜する。ここでは、膜厚が１０〜５００ｎｍのｎ型半導体薄膜２３を成膜することとする。この際、シランガス（ＳｉＨ4）とドーパントガスにホスフィンガス（ＰＨ3）を用いることでｎ型半導体薄膜２３を形成する。尚、ドーパントガスをジボラン(Ｂ2Ｈ6)にすると、活性化されたｐ型不純物を含有するｐ型半導体薄膜が得られる。
これより、先に形成した半導体薄膜７がチャネル層７となり、ここで形成したドーパントを含有するｎ型半導体薄膜２３がソース・ドレイン層２３となる。
次いで、図３-a（３）に示すように、ソース・ドレイン層２３とチャネル層７とを、同時にソース・ドレイン層２３のパターンでエッチングし、各薄膜トランジスタの領域毎に島状パターンとする。この際、ソース・ドレイン層２３のエッチングにおいては、熱酸化膜９をエッチングストッパとしてチャネル層（半導体薄膜）７を保護しつつ、熱酸化膜９上においてソース・ドレイン層２３を分離する。これにより、ゲート電極３を挟む位置においてチャネル層（半導体薄膜）７に接する形状のソース・ドレイン２３ａを形成する。そして、チャネル層７におけるゲート電極３上のチャネル部分が熱酸化膜９で保護されたｎチャンネルのチャネルストップ型薄膜トランジスタｎＴＦＴを形成する。
以上の後、図３-b（１）〜（３）に示す工程は、第１実施形態において図１-c（１）〜（３）を用いて説明したと同様に行う。
すなわち先ず図３-b（１）に示すように、形成された薄膜トランジスタｎＴＦＴを覆う状態で、層間絶縁膜１１を成膜する。その後、水素化処理を行う。
次いで、図３-b（２）に示すように、層間絶縁膜１１に、ソース・ドレイン２３ａに達するコンタクトホール１３を形成し、さらにソース・ドレイン２３ａに接続される配線電極１５を形成する。
その後、図３-b（３）に示すように、平坦化絶縁膜１７を塗布形成し、画素トランジスタとして用いられる薄膜トランジスタｎＴＦＴの配線電極１５に達するコンタクトホール１９を形成する。次に、コンタクトホール１９を介して配線電極１５に接続された画素電極２１を形成する。
以上により、駆動パネルの完成となる。以上の後の表示装置の作製手順は、第１実施形態例と同様である。
以上のような第２実施形態の製造方法であっても、第１実施形態において図１-a（３）で説明したと同様に、ＳｉＯＮゲート絶縁膜５上に半導体薄膜７を積層させた状態で加圧水蒸気アニールを行うため、第１実施形態と同様の効果が得られる。
尚、本第２実施形態では、ｎチャンネルのみの単チャネル構成のチャネルストップ型ボトムゲートＴＦＴの形成を例示した。しかしながら、ＣＭＯＳ構成とする場合には、微結晶シリコン薄膜２３の成膜を、ｎ型とｐ型との２回行えば良い。また、他の構造のｐチャンネル型薄膜トランジスタと組み合わせても良い。
＜第３実施形態＞
図４-a，図４-bは、本発明を適用した薄膜半導体装置の製造方法の第３実施形態を示す断面工程図である。ここでは、ＣＭＯＳ型のデュアルゲートＴＦＴを備えた表示装置用の駆動パネルの作製に本発明を適用した実施の形態を説明する。
先ず、第１実施形態において図１-a（１）〜（３）を用いて説明したと同様の手順にて、絶縁性の基板１上のゲート電極３を覆う状態でＳｉＯＮゲート絶縁膜５および半導体薄膜７を順次成膜した後、加圧水蒸気アニール処理を行うことによって、ＳｉＯＮゲート絶縁膜５の改質と共に、半導体薄膜７表面に熱酸化膜９を成長させるまでを行う。またさらに、図１-b（１）〜（４）を用いて説明したと同様の手順にて、熱酸化膜９と半導体薄膜７とを同時にパターンエッチングし、各薄膜トランジスタｐＴＦＴ，ｎＴＦＴ毎に島状パターンとするまでを行う。
以上の後、図４-a（１）に示すように、各薄膜トランジスタｐＴＦＴ，ｎＴＦＴの島状パターンを覆う状態で、プラズマＣＶＤ法等により、酸化シリコン、酸窒化シリコン、または窒化シリコン等の絶縁膜３１を成膜する。そして、この絶縁膜３１と共に、先に形成された熱酸化膜９を、上層ゲート絶縁膜３３とする。
次に、図４-bに示すように、上層ゲート絶縁膜３３上にゲート電極３と重ねて上層ゲート電極３５を形成する。この上層ゲート電極３５は、ここでは、Ｍｏ、Ｗ、Ｔａ、Ｃｕ等の金属膜をスパッタ成膜し、成膜した金属膜をパターニングして上層ゲート電極３５とする。尚、上層ゲート電極（金属膜）の膜厚は３０〜２００ｎｍとする。
以上により、半導体薄膜７を挟んで２つのゲート電極３，３５を備えたデュアルゲート構造の薄膜トランジスタｐＴＦＴ，ｎＴＦＴが得られる。
以上の後、図４-b（１）〜（３）に示す工程は、第１実施形態において図１-c（１）〜（３）を用いて説明したと同様に行う。
すなわち先ず図４-b（１）に示すように、形成されたデュアルゲート構造の各薄膜トランジスタｐＴＦＴ，ｎＴＦＴを覆う状態で層間絶縁膜１１を成膜する。
次いで、図４-b（２）に示すように、層間絶縁膜１１に、半導体薄膜７のソース・ドレイン７-2，７-3に達するコンタクトホール１３を形成し、さらにソース・ドレイン７-2，７-3に接続される配線電極１５を形成する。
その後、図４-b（３）に示すように、平坦化絶縁膜１７を塗布形成し、画素トランジスタとして用いられる薄膜トランジスタｎＴＦＴの配線電極１５に達するコンタクトホール１９を形成する。次に、コンタクトホール１９を介して配線電極１５に接続された画素電極２１を形成する。
以上により、駆動パネルの完成となる。以上の後の表示装置の作製手順は、第１実施形態と同様である。
以上のような第３実施形態の製造方法であっても、第１実施形態において図１-a（３）で説明したと同様に、ＳｉＯＮゲート絶縁膜５上に半導体薄膜７を積層させた状態で加圧水蒸気アニールを行うため、第１実施形態と同様の効果が得られる。
またさらに、第３実施形態で説明したデュアルゲート構造ではチャネル層７の表裏両面にチャネルを形成できることから、同一のゲート電圧でシングルゲートＴＦＴよりも高いＯＮ電流が得られる。また、このようなデュアルゲート構造の薄膜トランジスタｐＴＦＴ，ｎＴＦＴでは、上層ゲート絶縁膜３３のうちの半導体薄膜７に接する部分が熱酸化膜９で構成される。このため、上層ゲート絶縁膜３３のうちの上層の絶縁膜３１として、酸窒化シリコンや窒化シリコンのような欠陥準位を誘起し易い材料であっても、上層ゲート絶縁膜３３と半導体薄膜７との界面準位を低く抑えることができる。
尚、上述した各実施形態においては、半導体薄膜７の下部に位置するゲート絶縁膜がＳｉＯＮ膜単層からなるＳｉＯＮゲート絶縁膜５である場合を説明した。しかしながら、本発明は、半導体薄膜７の下部に位置するゲート絶縁膜が、ＳｉＯＮ膜単層で有る場合に限定されることはなく、ＳｉＯＮ膜を用いた積層構造であっても良い。このような場合であっても、ゲート絶縁膜の一部を構成するＳｉＯＮ膜の改質と同時に、半導体薄膜の表面層に保護膜として機能する熱酸化膜を成長させることが可能になるため、工程数を増加させることなくボトムゲート型の薄膜半導体装置における信頼線の向上を図ることが可能になる。
薄膜半導体装置の製造方法の第１実施形態を示す断面工程図（その１）である。 薄膜半導体装置の製造方法の第１実施形態を示す断面工程図（その２）である。 薄膜半導体装置の製造方法の第１実施形態を示す断面工程図（その３）である。 第１実施形態の効果を説明するＴＦＴ劣化特性の比較図グラフである。 薄膜半導体装置の製造方法の第２実施形態を示す断面工程図（その１）である。 薄膜半導体装置の製造方法の第２実施形態を示す断面工程図（その２）である。 薄膜半導体装置の製造方法の第３実施形態を示す断面工程図（その１）である。 薄膜半導体装置の製造方法の第３実施形態を示す断面工程図（その２）である。
符号の説明
１…基板、３…ゲート電極、５…ＳｉＯＮゲート絶縁膜、７…半導体薄膜、９…酸化膜、２３…ｎ型半導体薄膜、２３ａ…ソース・ドレイン、３３…上層ゲート絶縁膜、３５…上層ゲート電極

Claims (9)

  1. 基板上にゲート電極を形成する第１工程と、
    前記ゲート電極を覆う状態で前記基板上に酸窒化シリコン膜を用いたゲート絶縁膜を形成する第２工程と、
    前記ゲート絶縁膜上に半導体薄膜を成膜する第３工程と、
    酸素を含む酸化性雰囲気中での熱処理により前記ゲート絶縁膜を構成する前記酸窒化シリコン膜における酸素欠損部に酸素を結合させることで改質する第４工程とを行う
    ことを特徴とする薄膜半導体装置の製造方法。
  2. 請求項１記載の薄膜半導体装置の製造方法において、
    前記第２工程で形成するゲート絶縁膜は、酸窒化シリコン膜からなる
    ことを特徴とする薄膜半導体装置の製造方法。
  3. 請求項１記載の薄膜半導体装置の製造方法において、
    前記第４工程は、加圧された水蒸気雰囲気での熱処理が行われる
    ことを特徴とする薄膜半導体装置の製造方法。
  4. 請求項１記載の薄膜半導体装置の製造方法において、
    前記第４工程の後、前記半導体薄膜上の前記ゲート電極を挟む位置に当該半導体薄膜に接する状態で、不純物を含有する半導体薄膜をパターニングしてなるソース・ドレインを形成する
    ことと特徴とする薄膜半導体装置の製造方法。
  5. 請求項１記載の薄膜半導体装置の製造方法において、
    前記第４工程の後、前記半導体薄膜上に上層ゲート絶縁膜を形成し、当該上層ゲート絶縁膜を介した前記ゲート電極上に重ねて上層ゲート電極を形成する
    ことを特徴とする薄膜半導体装置の製造方法。
  6. 請求項１記載の薄膜半導体装置の製造方法において、
    前記第４工程では、前記熱処理によって前記第３工程で成膜された前記半導体薄膜の表面層に熱酸化膜を成長させる
    ことを特徴とする薄膜半導体装置の製造方法。
  7. 請求項６記載の薄膜半導体装置の製造方法において、
    前記第４工程の後、前記熱酸化膜を保護膜として前記半導体薄膜をパターニングする
    ことを特徴とする薄膜半導体装置の製造方法。
  8. 請求項６記載の薄膜半導体装置の製造方法において、
    前記第４工程の後、前記ゲート電極上に重なる形状に前記熱酸化膜をパターニングし、次に前記半導体薄膜上における前記ゲート電極を挟む位置に当該半導体薄膜に接する状態で不純物を含有する半導体薄膜をパターニングしてなるソース・ドレインを形成する
    ことと特徴とする薄膜半導体装置の製造方法。
  9. 請求項６記載の薄膜半導体装置の製造方法において、
    前記第４工程の後、前記熱酸化膜を上層ゲート絶縁膜とし、この上部に前記ゲート電極に重ねて上層ゲート電極を形成する
    ことを特徴とする薄膜半導体装置の製造方法。
JP2007020614A 2007-01-31 2007-01-31 薄膜半導体装置の製造方法 Expired - Fee Related JP4420032B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2007020614A JP4420032B2 (ja) 2007-01-31 2007-01-31 薄膜半導体装置の製造方法
US12/007,302 US7550328B2 (en) 2007-01-31 2008-01-09 Method for production of thin-film semiconductor device
TW097101690A TWI399814B (zh) 2007-01-31 2008-01-16 Method for manufacturing thin film semiconductor device
KR1020080004689A KR101451103B1 (ko) 2007-01-31 2008-01-16 박막 반도체장치의 제조방법
CN200810000259A CN100594586C (zh) 2007-01-31 2008-01-30 薄膜半导体装置的制造方法
US12/385,103 US7700418B2 (en) 2007-01-31 2009-03-31 Method for production of thin-film semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007020614A JP4420032B2 (ja) 2007-01-31 2007-01-31 薄膜半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008187077A true JP2008187077A (ja) 2008-08-14
JP4420032B2 JP4420032B2 (ja) 2010-02-24

Family

ID=39668455

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007020614A Expired - Fee Related JP4420032B2 (ja) 2007-01-31 2007-01-31 薄膜半導体装置の製造方法

Country Status (5)

Country Link
US (2) US7550328B2 (ja)
JP (1) JP4420032B2 (ja)
KR (1) KR101451103B1 (ja)
CN (1) CN100594586C (ja)
TW (1) TWI399814B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010123925A (ja) * 2008-10-23 2010-06-03 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ
WO2011033637A1 (ja) * 2009-09-17 2011-03-24 株式会社 東芝 半導体装置の製造方法
JP2015023079A (ja) * 2013-07-17 2015-02-02 ソニー株式会社 放射線撮像装置および放射線撮像表示システム
JP2017534187A (ja) * 2014-11-11 2017-11-16 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． デュアルゲート構造の低温多結晶シリコン薄膜トランジスタ及びその製造方法
JP2019024145A (ja) * 2011-12-27 2019-02-14 株式会社半導体エネルギー研究所 ゲート絶縁膜の作製方法、及び半導体装置の作製方法
JP2021122045A (ja) * 2008-10-03 2021-08-26 株式会社半導体エネルギー研究所 表示装置
JP2022002310A (ja) * 2009-08-07 2022-01-06 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101219038B1 (ko) * 2004-10-26 2013-01-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US9176353B2 (en) * 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8921858B2 (en) * 2007-06-29 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
JP2009049384A (ja) 2007-07-20 2009-03-05 Semiconductor Energy Lab Co Ltd 発光装置
US8330887B2 (en) * 2007-07-27 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
US8101444B2 (en) * 2007-08-17 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102163686B1 (ko) * 2008-11-21 2020-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2010064590A1 (en) * 2008-12-01 2010-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP2202802B1 (en) 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
KR20170143023A (ko) * 2009-10-21 2017-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
US8648397B2 (en) * 2009-12-17 2014-02-11 Sharp Kabushiki Kaisha Semiconductor device, active matrix substrate and display device
JP5688223B2 (ja) * 2010-02-03 2015-03-25 三菱電機株式会社 薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法
KR20120010043A (ko) * 2010-07-23 2012-02-02 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법 및 상기 다결정 실리콘층 제조 방법을 포함하는 박막 트랜지스터의 제조 방법
CN101937875B (zh) * 2010-08-17 2012-07-04 友达光电股份有限公司 互补金氧半晶体管及其制作方法
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
CN103579115B (zh) * 2013-11-11 2015-11-25 京东方科技集团股份有限公司 互补式薄膜晶体管及其制备方法、阵列基板、显示装置
US9627445B2 (en) * 2013-12-05 2017-04-18 Infineon Technologies Dresden Gmbh Optoelectronic component and a method for manufacturing an optoelectronic component
KR102302362B1 (ko) * 2014-02-24 2021-09-15 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04283967A (ja) 1991-03-13 1992-10-08 Hitachi Ltd 半導体装置およびその製造方法
JP3598121B2 (ja) * 1993-03-19 2004-12-08 ソニー株式会社 薄膜トランジスタの製造方法
JPH08293607A (ja) 1995-04-21 1996-11-05 Citizen Watch Co Ltd 半導体集積回路装置およびその製造方法
US6218219B1 (en) * 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP4214561B2 (ja) 1998-05-19 2009-01-28 株式会社Ｉｈｉ 薄膜トランジスタの製造方法
KR100333375B1 (ko) * 2000-06-30 2002-04-18 박종섭 반도체 소자의 게이트 제조방법
TWI313059B (ja) * 2000-12-08 2009-08-01 Sony Corporatio
JP4843158B2 (ja) 2001-07-05 2011-12-21 共栄化学工業株式会社 化粧料
JP2003124469A (ja) 2001-10-09 2003-04-25 Hitachi Ltd 薄膜トランジスタおよびその製造方法
JP2004153037A (ja) * 2002-10-31 2004-05-27 Renesas Technology Corp 半導体装置の製造方法
JP2003209261A (ja) 2002-11-27 2003-07-25 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
EP1445802A1 (en) * 2003-02-06 2004-08-11 Centre National De La Recherche Scientifique (Cnrs) Transistor for active matrix display, a display unit comprising the said transistor and a method for producing said transistor
US20050170643A1 (en) * 2004-01-29 2005-08-04 Semiconductor Energy Laboratory Co., Ltd. Forming method of contact hole, and manufacturing method of semiconductor device, liquid crystal display device and EL display device
JPWO2006009025A1 (ja) * 2004-07-20 2008-05-01 日本電気株式会社 半導体装置及び半導体装置の製造方法
KR100721555B1 (ko) * 2004-08-13 2007-05-23 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
TWI249251B (en) * 2004-11-22 2006-02-11 Au Optronics Corp Fabrication method of thin film transistor
US7411298B2 (en) * 2005-08-17 2008-08-12 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7064634B2 (ja) 2008-10-03 2022-05-10 株式会社半導体エネルギー研究所 表示装置
JP2021122045A (ja) * 2008-10-03 2021-08-26 株式会社半導体エネルギー研究所 表示装置
JP2010123925A (ja) * 2008-10-23 2010-06-03 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ
JP2022002310A (ja) * 2009-08-07 2022-01-06 株式会社半導体エネルギー研究所 半導体装置
JP7434643B2 (ja) 2009-08-07 2024-02-20 株式会社半導体エネルギー研究所 半導体装置
JP7269423B2 (ja) 2009-08-07 2023-05-08 株式会社半導体エネルギー研究所 半導体装置
JP2022176938A (ja) * 2009-08-07 2022-11-30 株式会社半導体エネルギー研究所 半導体装置
JP7123227B2 (ja) 2009-08-07 2022-08-22 株式会社半導体エネルギー研究所 半導体装置
JP5518880B2 (ja) * 2009-09-17 2014-06-11 株式会社東芝 半導体装置の製造方法
US8426302B2 (en) 2009-09-17 2013-04-23 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
WO2011033637A1 (ja) * 2009-09-17 2011-03-24 株式会社 東芝 半導体装置の製造方法
JP2019024145A (ja) * 2011-12-27 2019-02-14 株式会社半導体エネルギー研究所 ゲート絶縁膜の作製方法、及び半導体装置の作製方法
JP2015023079A (ja) * 2013-07-17 2015-02-02 ソニー株式会社 放射線撮像装置および放射線撮像表示システム
JP2017534187A (ja) * 2014-11-11 2017-11-16 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． デュアルゲート構造の低温多結晶シリコン薄膜トランジスタ及びその製造方法

Also Published As

Publication number Publication date
KR20080071898A (ko) 2008-08-05
US7700418B2 (en) 2010-04-20
CN100594586C (zh) 2010-03-17
US7550328B2 (en) 2009-06-23
TWI399814B (zh) 2013-06-21
KR101451103B1 (ko) 2014-10-15
US20090191672A1 (en) 2009-07-30
US20080182368A1 (en) 2008-07-31
CN101236900A (zh) 2008-08-06
TW200847297A (en) 2008-12-01
JP4420032B2 (ja) 2010-02-24

Similar Documents

Publication Publication Date Title
JP4420032B2 (ja) 薄膜半導体装置の製造方法
JP2001332741A (ja) 薄膜トランジスタの製造方法
TW200812090A (en) Thin film transistor, active matrix type display device, and their process
JP4153500B2 (ja) 半導体装置の製造方法
TWI283071B (en) Methods of manufacturing a thin film transistor and a display
JP2002184710A (ja) 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び薄膜半導体素子
KR20060049275A (ko) 박막 반도체 장치의 제조 방법 및 박막 반도체 장치
JP2006024887A (ja) 半導体装置及びその製造方法
JP2004253596A (ja) 薄膜トランジスタ基板およびその製造方法
JP2000299465A (ja) 薄膜トランジスタ及びその製造方法と表示装置
US20110175535A1 (en) Semiconductor device, method for manufacturing same and display device
TWI315103B (en) Thin film transistor device, method of manufacturing the same, and thin film transistor substrate and display having the same
US20060051905A1 (en) Method of fabricating planarized poly-silicon thin film transistors
KR100675168B1 (ko) 박막트랜지스터 및 그 제조방법, 그것을 사용한 액정장치
JP2004063845A (ja) 薄膜トランジスタの製造方法、平面表示装置の製造方法、薄膜トランジスタ及び平面表示装置
JP4907063B2 (ja) 半導体装置の作製方法
KR100667066B1 (ko) 박막트랜지스터 제조 방법
JP2010147269A (ja) 薄膜半導体装置の製造方法
JP4514862B2 (ja) 半導体装置の作製方法
KR100667080B1 (ko) Ｃｍｏｓ 박막트랜지스터의 제조방법
JP4461731B2 (ja) 薄膜トランジスタの製造方法
JP2009010242A (ja) 表示装置及びその製造方法
KR100552936B1 (ko) 금속 오프셋 영역을 포함하는 결정질 박막트랜지스터의제조 방법
JP2000332258A (ja) 薄膜トランジスタの製造方法
JP2005057098A (ja) 薄膜トランジスタの製造方法および薄膜トランジスタ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090417

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20091021

TRDD Decision of grant or rejection written
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20091026

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091109

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091110

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091123

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121211

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4420032

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121211

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121211

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121211

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131211

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees