JP2008158439A - アクティブマトリクス型表示パネル - Google Patents
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Abstract
【課題】アクティブマトリクス型表示パネルにおいて、消費電流を低減する。
【解決手段】第1駆動トランジスタ2と、第2駆動トランジスタ4とで、スタティックメモリを形成する。データライン7からのデータ電圧がゲートトランジスタ5を介し入力されてスタティックメモリに記憶される。第1および第2駆動トランジスタ2,4には、第2および第2有機EL素子1,3が接続されており、いずれかを非発光、他方を発光可能にすることで、データ電圧に応じた発光が行われる。
【選択図】図1A
【解決手段】第1駆動トランジスタ2と、第2駆動トランジスタ4とで、スタティックメモリを形成する。データライン7からのデータ電圧がゲートトランジスタ5を介し入力されてスタティックメモリに記憶される。第1および第2駆動トランジスタ2,4には、第2および第2有機EL素子1,3が接続されており、いずれかを非発光、他方を発光可能にすることで、データ電圧に応じた発光が行われる。
【選択図】図1A
Description
本発明は、画素毎にデータ取り入れを制御するトランジスタを有するアクティブマトリクス型表示パネルに関する。
アクティブマトリクス型表示パネルは、高解像度化が可能であるため、ディスプレイとして広く普及している。ここで、アクティブマトリクス型のディスプレイは画素一つ一つに表示状態を決定するための能動素子が必要となる。特に、有機ELディスプレイ等電流駆動型の場合には有機EL素子に電流を供給し続けることが可能な駆動トランジスタが備えられている。駆動トランジスタには、アモルファスシリコンやポリシリコンなどの薄膜により形成される薄膜トランジスタ(Thin Film Transistor:TFT)が用いられるが、このTFTの特性を均一化することは難しい。
TFTの特性を回路技術で補正する方法がいくつか提案されており、その1つとしてデジタル駆動が提案されている(特許文献1)。
しかし、デジタル駆動では、1フレーム期間を複数のサブフレーム期間に分割し、それぞれある一定の発光期間が与えられたサブフレーム期間に点灯するか否かを制御するデータを画素に書き込む必要がある。このため、データを転送するための消費電力が増加する。例えば、1フレーム期間が8つのサブフレームで分割されていると、通常の1回のスキャンでアナログ電圧を書き込む場合と比較し、1フレーム期間に8回画素にアクセスする必要があるため、8倍かそれ以上の電力を消費していた。従って、デジタル駆動の表示パネルにおいては、省電力を減少することがより求められている。
本発明は、アクティブマトリクス型表示パネルであって、各画素が、データラインからのデジタルデータの入力を制御する選択トランジスタと、一対のトランジスタを有するとともに、正電源および負電源間に配置され、選択トランジスタがオンしたときに入力されてくるデジタルデータに応じて一方のトランジスタがオンし、他方のトランジスタがオフして、入力されてくるデジタルデータを記憶するスタティックメモリと、このスタティックメモリの一対のトランジスタの中のいずれか一方のトランジスタに流れる電流によって発光する発光素子と、を有し、前記入力されてくるデータに応じて前記発光素子の発光が制御されることを特徴とする。
また、前記スタティックメモリは、
一端が電源に接続され、前記選択トランジスタの出力側にゲートが接続され、前記デジタルデータによってオンオフされる第1トランジスタと、
一端が電源に接続され、前記第1トランジスタの他端にゲートが接続され、前記第1トランジスタのオンオフ状態に応じてオンオフされる第2トランジスタと、
を有し、
前記第2トランジスタの他端が前記第1トランジスタのゲートおよび前記選択トランジスタの出力側に接続されており、
入力されてくるデジタルデータに応じて前記第1トランジスタおよび第2トランジスタが相補的にオンされることが好適である。
一端が電源に接続され、前記選択トランジスタの出力側にゲートが接続され、前記デジタルデータによってオンオフされる第1トランジスタと、
一端が電源に接続され、前記第1トランジスタの他端にゲートが接続され、前記第1トランジスタのオンオフ状態に応じてオンオフされる第2トランジスタと、
を有し、
前記第2トランジスタの他端が前記第1トランジスタのゲートおよび前記選択トランジスタの出力側に接続されており、
入力されてくるデジタルデータに応じて前記第1トランジスタおよび第2トランジスタが相補的にオンされることが好適である。
また、前記第1トランジスタおよび第2トランジスタの他端にそれぞれ発光素子が接続され、2つの発光素子の中の一方が光を射出し、他方は遮光されていることが好適である。
また、前記遮光されている発光素子と、この遮光された発光素子に接続される前記第1または第2トランジスタのいずれか一方との間に、ゲートが前記第1または第2トランジスタの他方の他端に接続され前記第1または第2トランジスタの他方と極性が反対のスイッチ用トランジスタを設け、このスイッチ用トランジスタにより、遮光されている発光素子への電流供給を遮断することが好適である。
また、前記第1トランジスタおよび第2トランジスタの一方の他端に発光素子が接続され、前記第1または第2トランジスタのいずれか他方には、ゲートが前記第1または第2トランジスタの他方の他端に接続され前記第1または第2トランジスタ一方と極性が反対のスイッチ用トランジスタを設け、このスイッチ用トランジスタにより、前記第1または第2のトランジスタの他方がオンした際にここに流れる電流を遮断することが好適である。
また、少なくとも1フレーム分のデジタルデータを記憶するフレームメモリを有し、このフレームメモリからデータラインにデジタルデータが供給されることが好適である。
また、画素の行毎にゲートラインが配置されており、このゲートラインをゲートドライバによって駆動して前記選択トランジスタを制御し、前記ゲートドライバは、所定の範囲の行のみを順次選択可能であり、これによって選択された範囲内の画素のみのデータ更新が可能であることが好適である。
また、前記フレームメモリは、各画素に対応して、1ビットのデジタルデータと、複数ビットのデジタルデータの両方を格納可能であり、単色画素メモリ表示モードの場合には1フレームに1ビットのデジタルデータを、多階調モードの場合には複数のサブフレームに複数ビットのデジタルデータを前記データラインに供給することが好適である。
また、前記フレームメモリからの1ビットのデジタルデータまたは複数ビットのデジタルデータは、各列のデータラインに対しいずれかを選択可能であり、表示モードを部分的に変更可能であることが好適である。
また、前記発光素子は、有機EL素子であることが好適である。
このように、本発明によれば、各画素においてスタティックメモリを有しているため、一旦書き込んだデータについては電源がオフされるまで維持されるため、リフレッシュが不要であり、特に表示を変更しない場合において省電力化を図ることができる。
以下、本発明の実施形態について、図面に基づいて説明する。
(実施形態1)
図1Aおよび図1Bには、本発明の画素回路の構成が示されており、図1Aは画素等価回路、図1Bは発光面の反対側から見た画素回路配置配線図(レイアウト)である。
図1Aおよび図1Bには、本発明の画素回路の構成が示されており、図1Aは画素等価回路、図1Bは発光面の反対側から見た画素回路配置配線図(レイアウト)である。
この画素回路は、発光に寄与する第1有機EL素子(発光素子)1、それを駆動する第1駆動トランジスタ(第1トランジスタ)2、発光に寄与しない第2有機EL素子(発光素子)3、それを駆動する第2駆動トランジスタ(第2トランジスタ)4、選択信号が供給されるゲートライン6により、第1駆動トランジスタ2のゲート端子へ、データライン7に供給されたデータ電圧の供給を制御するゲートトランジスタ(選択トランジスタ)5から構成されている。このように、この画素回路では、従来では必要だったデータ電圧を保持するための保持容量が不要である。なお、この例では、第1駆動トランジスタ2、第2駆動トランジスタ4およびゲートトランジスタ5は、全てP型TFTで構成されている。
第1有機EL素子1のアノードは、第1駆動トランジスタ2のドレイン端子および第2駆動トランジスタ4のゲート端子に接続されている。第1駆動トランジスタ2のゲート端子は、第2有機EL素子3のアノード、第2駆動トランジスタ4のドレイン端子およびゲートトランジスタ5のソース端子に接続されている。ゲートトランジスタ5のゲート端子はゲートライン6、ドレイン端子はデータライン7へ接続されている。第1駆動トランジスタ2および第2駆動トランジスタ4のソース端子は電源ライン8に接続され、第1有機EL素子1および第2有機EL素子3のカソードは、カソード電極9へ接続されている。
ゲートライン6が選択される(Lowとされる)と、ゲートトランジスタ5がオンし、データライン7に供給されているデータ電圧が、ゲートトランジスタ5を介して画素回路内部に取り込まれる。
データ電圧がLowの場合、第1駆動トランジスタ2がオンする。第1駆動トランジスタ2がオンすると、第1有機EL素子1のアノードは、電源電圧VDDが供給されている電源ライン8に接続され、第1有機EL素子1に電流が流れて発光する。それと同時に第2駆動トランジスタ4のゲート端子もVDDとなり、第2駆動トランジスタ4はオフし、それによって第2有機EL素子3のアノードはカソード電位VSSまで低下する。このカソード電位VSSは第1駆動トランジスタ2のゲート端子に供給されるため、ゲートライン6をHighとしてゲートトランジスタ5がオフした後も、書き込まれたデータ電圧Lowにより設定された状態がVDD及びVSSが与えられている間維持される。
データ電圧がHighの場合、第1駆動トランジスタ2はオフして第1有機EL素子1のアノードはカソード電位VSSまで低下する。このカソード電位VSSは、第2駆動トランジスタ2のゲート端子に供給されるため、第2駆動トランジスタ4はオンし、第2有機EL素子3のアノードは電源電圧VDDが供給される電源ライン8に接続され、第2有機EL素子3に電流が流れる。第2有機EL素子3のアノード電位は、第1駆動トランジスタ2のゲート端子に反映されて電源電圧VDDとなるため、ゲートライン6をHighとしてゲートトランジスタ5をオフした後も、書き込まれたデータ電圧Highにより設定された状態がVDD及びVSSが与えられている間維持される。
第2有機EL素子3は発光に寄与しないため、第1有機EL素子1の発光状態が画素の発光状態を決定する。
発光に寄与しない第2有機EL素子3の構成方法としては、第1有機EL素子1と異なる発光しない素子(抵抗性を示す素子であればよい)を形成する方法もあるが、発光する第1有機EL素子1と発光しない有機EL素子3の2つの素子を形成する必要があるため、製造工程が複雑になる。そこで、同じ素子で両者を形成し、第2有機EL素子3を、画素回路を形成する配線などで遮光し、光が発光面から外へ出ないように形成することが好適である。
光が画素回路側と反対側に取り出されるトップエミッション構造の場合には、ブラックマトリクスなどの遮光膜が第2有機EL素子3を遮光する位置にコーティングされたガラス基板を対向基板として、画素回路が形成されている基板と張り合わせて遮光してもよい。
いずれにしても、第2有機EL素子3は発光に寄与しないため、図1Bに示されるように発光面積を小さくし、発光する第1有機EL素子1の発光面積が大きく確保できるように配置配線することが好適である。
図2には、図1A、図1Bに示される画素13がマトリクス状に配置された画素メモリアレイ10、ゲートライン6を駆動するゲートドライバ11、データライン7を駆動するデータドライバ12から構成された有機ELディスプレイの全体構成が示されている。電源ライン8、カソード電極9は全画素で共有され、外部よりそれぞれVDD、VSSが供給されている。
低温ポリシリコンなどのプロセスで作製される高性能なトランジスタを用いると、ゲートドライバ11やデータドライバ12は画素13と同じガラス基板上に形成できるが、デジタル駆動においてはフレーム映像を複数のサブフレームに分割するためにフレームメモリが必要になる。このため、データドライバ12をドライバICとして構成し、ゲートドライバ11を画素13と同じガラス基板上に形成する方がより現実的であるため、以降この構成を前提として説明する。
図3には、データドライバ12の内部構成が示されている。外部入力から入力処理部14へ入力される入力データは、フルカラー表示の場合、赤(R)、緑(G)、青(B)もしくはこれに白(W)を加えた1ないし数ピクセル単位で転送される映像データ及びそれらを転送するクロック信号やタイミング信号である。この入力データ中の映像データは、入力処理部14で1ラインの映像データとして蓄積され、フレームメモリ15へライン単位で転送されて格納される。フレームメモリ15に格納された1画面分の映像データは、ライン単位で読み出され、出力処理部16により、有機ELパネル17にライン単位で出力される。有機ELパネル17は、供給される映像データを表示に反映させる。ただし、ここではフレームメモリ15へ格納するタイミング信号や、読み出し、有機ELパネル17へ出力するためのタイミング信号については説明を省略する。
このように、入力処理部14と出力処理部16の間にフレームメモリ15を導入した構成では、映像データが一旦フレームメモリ15に格納されると、外部より映像データを入力しなくても有機ELパネル17にフレームメモリ15より映像データを供給できる。このため、表示を継続するために、外部より映像データを入力し続ける必要がない。これによって、外部からのデータ転送に要する消費電力を低減できることから、低消費電力化が必要な携帯端末に搭載されているLCD(Liquid Crystal Display)などでよく用いられている。
デジタル駆動の場合、各サブフレーム期間において、それぞれのサブフレームデータを一画面単位で更新していくため、スキャンによる消費電力が増加する。しかし、本実施形態においては、図1A、図1Bに示されるように、画素内部にリフレッシュする必要の無いスタティックメモリを導入し、次に説明する方法で駆動する。これによって、デジタル駆動においても消費電力を低減できる。
一般に、携帯型ノートパソコンや、携帯電話、携帯型ミュージックプレーヤーに代表される携帯端末では、映像や動画を表示する機会も多いが、電子メールやメニュー画面などの単純な操作を促す機能的な表示を行う場合も多々ある。従来の画素回路には、スタティックメモリが内蔵されていないため、映像の変化がほとんど無く、ただ機能を提供するための単純な映像の場合であっても、ある周期で常にリフレッシュし続ける必要があった。従って、表示が変わらない場合においても、リフレッシュするための電力は常に消費される。このため、従来のアナログ駆動の画素回路においても余計な電力が消費されていたが、デジタル駆動においてはより消費電力が大きくなることから、リフレッシュ動作は出来る限り回避したい。
画素回路内部にスタティックメモリを導入すると、1ビットとデータの格納容量は少ないが、一度書き込むと電源を切らない限り保持されるため、この機能を積極的に用いることでリフレッシュ動作を回避できる。
大抵の電子メールやメニュー画面などは白地背景に黒字文字という構成が多く用いられ、ユーザーがタイプした文字や、選択した部分のみ更新されるという特徴がある。この特徴を考慮すると、画素回路内部にスタティックメモリを導入した図1の画素回路と部分的に映像を書き換える部分更新処理を組み合わせるとより低消費電力化できる。この点について、図4を用いてより詳細に説明する。
図4には、1画素あたり7ビットのデータを格納できる、データドライバ12に内蔵されているフレームメモリ15と、1画素あたり1ビットのデータを格納可能な画素メモリアレイ10に格納されている映像を部分的に更新する例が示されている。
フレームメモリ15に記憶されている7ビットデータの内のE0ビットは、1ビット画素メモリ表示のために用いられ、残りのD0〜D5は6ビットの多階調表示の際に用いられる。このように、フレームメモリ15は、2種類のデータを同時に格納できるように構成されている。
領域A及び領域Bがいずれも1ビット画素メモリ表示モードで表示され、領域Aのみ更新する場合を考える。外部より、フレームメモリ15内部の領域AのE0ビットを更新し、表示に反映させることを促す信号が入力されると、フレームメモリ15より、領域Aの最上ラインMから7ビットデータが順に最下ラインNまで読み出される。
7ビットデータのうちE0かD0〜D5のいずれを選択するか指定するデータ選択信号をラインMからNまでHighとしてE0を選択すると、E0のデータが出力処理部16から画素メモリアレイ10に出力され、画素メモリアレイ10のラインのM〜N領域のデータがフレームメモリ15内のE0のデータによって更新される。なお、実際にデータが更新されるのは領域Aのみで領域Bは同じデータが再書き込みされる。
領域Aが、多階調表示モード、領域Bが1ビットの画素メモリ表示モードの場合、ラインMからNまでは多階調表示モードで領域Aを更新する。この場合、データ選択信号は領域Aの部分でLowとなり、その時にはD0〜D5を選択する。領域Aの部分は各サブフレームでそれぞれのサブフレームデータで更新されるが、領域Bの部分は同じデータで再書き込みされる。
領域Bが多階調表示モードの場合は全画面で多階調表示モードとなる。この場合データ選択信号は総てのラインでLowである。
このように、1ビットの単色画素メモリ表示モードで特定の部分を更新する場合や、特定の領域を多階調表示する場合では、更新する領域が限定されるため、リフレッシュ動作を最小限に抑えることができ、より消費電力を低減できる。
このような部分更新処理において、重要な役割を担うのがゲートドライバ11である。ゲートドライバ11がデコーダを内蔵した構成であれば任意のラインに直接アクセスできるため、柔軟性が高く、部分更新を行いやすい。例えば256ライン以内のラインをアクセスする場合、8ビットの制御線に選択したいラインについての8ビットデータ(選択データ)を入力すれば、1ラインずつ直接選択するラインを指定できる。このように、デコーダはメモリなど、ランダムアドレッシングを多用する場合には有効であるが、通常最上ラインから最下ラインまで順にアクセスするシーケンシャルアドレッシングが用いられるディスプレイにおいては制御が多少複雑でオーバーヘッドが大きい。
シーケンシャルアドレッシングではシフトレジスタを用い、1クロックを入力することでアドレスを更新(+1する)ことができるが、ランダムアドレッシングではカウントアップしたアドレスを常に指定しなければならない。
また、ライン数が増加するとアドレスが増加するため、デコード回路が大きくなってしまい、動作スピードも遅くなる。そのため、高解像度なディスプレイに適用する場合には、より高性能なトランジスタを用いる方が望ましい。
図2のように、ゲートドライバ11を画素13と同じガラス基板上に形成しないで、ドライバICとして構成したり、データドライバ12内に組み込んだりするとより効果的である。
また、シフトレジスタを用いたシーケンシャルアドレッシングで、図5のようにゲートドライバ11を分割することでより効果的に部分更新処理を行うことができる。
図5には、画素メモリアレイ10を上部(a)、中部(b)、下部(c)の3つのブロックに分割し、ゲートドライバ11を、画素メモリアレイ10の上部aのゲートラインを駆動する上部ゲートドライバ11a、中部を駆動する中部ゲートドライバ11b、下部を駆動する下部ゲートドライバ11cに分割した構成が示されている。ただし、図5では、シフトレジスタに入力するクロック、及びシフトレジスタの出力をゲートラインに反映するイネーブル制御線enb1〜3は3つの分割ゲートドライバ11a、11b、11cで共有しているが、共有せずにそれぞれに導入して、独立に駆動してもよい。
入力ainからは上部ゲートドライバ11a、入力binからは中部ゲートドライバ11b、入力cinからは下部ゲートドライバ11cに選択パルスが供給され、この選択パルスが、選択ラインを変更するクロック(水平同期信号またはそれに同期する信号)に応じてシフトレジスタにおいて転送され、選択ラインが順次変更される。また、イネーブル信号enb1〜3によって、選択するラインを決定することができる。
有機ELパネル全体にデータを供給し表示するモードでは、入力ainから選択パルスを入力し、後述する2つの接続信号con_ab、con_bcをHighにしておく。これによって、ゲートドライバ11は、全体として1つとして動作して、選択パルスがシフトレジスタに順次転送され、ゲートラインが順次選択される。一方、上部(a)のみを更新したい場合には、接続信号con_ab、con_bcをLowにし、ainから選択パルスを供給する。中部(b)のみまたは中部(b)および下部(c)を更新する場合の例を説明する。
2つの接続信号con_ab、con_bcは、それぞれ分割ゲートドライバ11aと11bの接続、11bと11cの接続を制御する信号であり、Highのときに両者を接続し、Lowのときに分割する。分割された場合の分割ゲートドライバ11b、11cそれぞれのシフトレジスタに入力する選択パルスは外部からbin、cinから入力することが出来る。
例として、画素メモリ表示モードで表示されている領域Aを更新する場合を考える。領域Aはブロックbにすべて含まれるため、分割ゲートドライバ11bのみ動作させればよい。その際、それ以外の分割ゲートドライバ11a、11cの入力ain、cinには非選択パルスが入力され続け、ブロックa、cの画素が更新されないように制御される。
分割ゲートドライバ11bの入力binに選択パルスを入力し、ラインLのシフトレジスタに選択パルスが格納されるまでクロックを入力することで、ラインLを選択し、ラインLのデータを更新する。これをラインMまで繰り返すと、画素メモリアレイの領域AはラインLからラインMまで順にシーケンシャルアドレッシングにより1ラインずつ図4に示される方法でデータが更新されていく。
このように、1ビットデータのみの更新では、領域Aの部分のみを更新の対象とすることもできるし、あるいは単純にブロックbすべてを更新の対象としてもよい。
この場合、enb1〜3の全てを常にHighとしてシフトレジスタの選択データ(各ラインのゲートラインを選択状態(例えばLow)とするデータ)がそのまま出力に反映されるように制御してもよいし、各ラインをイネーブルするenb1〜3のいずれかを選択してシフトレジスタの選択データを出力に反映してもよい。イネーブル信号enb1〜3の1つを選択することで、ゲートラインは3つおきに選択され、選択するイネーブル信号enb1〜3を順次変更することによって、3つおきに選択するラインを順次変更することができる。
領域Aが多階調表示の場合は、ブロックbはすべて更新の対象となり、分割ゲートドライバ11bによるデジタル駆動で制御される。デジタル駆動時のゲートドライバ11bの制御方法は特許文献1に詳しく説明されているため、説明は省略する。
図における領域Bのように2つのブロックにまたがった領域を部分更新処理する場合には、まず接続信号con_bcをHighとして、分割ゲートドライバ11b、11cを接続し、ブロックbとブロックcを一つのブロックとして駆動することにより部分更新処理を行う。
この場合、領域Bが1ビット画素メモリ表示モードであれば、領域Bのみを更新の対象と出来る。しかし、多階調表示モードの場合にはブロックb、cがすべて更新の対象となる。
上記の例では分割数を3つとしたが、上下2つに分割したり、4以上に分割してもよい。また分割ゲートドライバのうちのいくつかを左側に配置し、残りを右側に配置することも可能である。
このように分割ゲートドライバを用いると、シフトレジスタによるシーケンシャルアドレッシングにおいても部分更新処理は可能であるが、更新領域の自由度がデコーダによるランダムアドレッシングと比較して狭いため、部分更新処理の頻度があまり多い場合には適さない。逆に多階調表示が多い場合にはランダムアドレッシングより、シーケンシャルアドレッシングが適しているため、ディスプレイの使用環境に応じて構成を選定することが望ましい。
いずれにしても、このような部分更新処理を積極的に導入することで、画素メモリ表示モードの場合には、同一表示の場合にリフレッシュが不要となる。このため、リフレッシュ頻度を低減できるため、デジタル駆動で駆動される有機ELディスプレイを低消費電力化することができる。
(実施形態2)
図6Aおよび図6Bには、第2有機EL素子3と第2駆動トランジスタ4の間にN型のスイッチ用トランジスタ18を導入することでさらに低消費電力化できる画素回路が示されている。
図6Aおよび図6Bには、第2有機EL素子3と第2駆動トランジスタ4の間にN型のスイッチ用トランジスタ18を導入することでさらに低消費電力化できる画素回路が示されている。
図6Aに示される画素回路では、N型スイッチ用トランジスタ18のソース端子は第2有機EL素子3のアノードへ、そのゲート端子は第1駆動トランジスタ2のドレイン端子、第1有機EL素子1のアノードおよび第2駆動トランジスタ4のゲート端子へ、ドレイン端子は第2駆動トランジスタ4のドレイン端子、第1駆動トランジスタ2のゲート端子およびゲートトランジスタ5のソース端子に接続されている。
N型のスイッチ用トランジスタ18が第2駆動トランジスタ4と第2有機EL素子3の間に配置されているため、第1有機EL素子1がオフ、つまり第2駆動トランジスタ4がオンしている際、スイッチ用トランジスタ18が第2有機EL素子3に流れる電流をカットするため、余計な電流が流れなくなる。
図6Bでは図6Aの画素回路から第2有機EL素子3を省略し、スイッチ用トランジスタ18のソース端子を直接カソードに接続している。
このようにスイッチ用トランジスタ18を導入することで第1有機EL素子1がオフしている際の余計な電流消費を防ぐことができるため、より低消費電力化することができる。
なお、上述の説明においては、第1駆動トランジスタ、第2駆動トランジスタ、ゲートトランジスタは、P型とした。しかし、これらトランジスタをN型とすることもできる。各駆動トランジスタをN型とした場合には、有機EL素子を駆動トランジスタと負電源との間ではなく、正電源との間に配置することが好適である。このとき、有機EL素子に印加される電圧を所定値に維持するための手段を講じることも好適である。なお、ゲートトランジスタ5をN型とした場合には、ゲートライン6の極性を反転すればよい。
1 第1有機EL素子、2 第1駆動トランジスタ、3 第2有機EL素子、4 第2駆動トランジスタ、5 ゲートトランジスタ、6 ゲートライン、7 データライン、8 電源ライン、9 カソード電極、10 画素メモリアレイ、11 ゲートドライバ、12 データドライバ、13 画素、14 入力処理部、15 フレームメモリ、16 出力処理部、17 有機ELパネル、18 スイッチ用トランジスタ。
Claims (10)
- アクティブマトリクス型表示パネルであって、
各画素が、
データラインからのデジタルデータの入力を制御する選択トランジスタと、
一対のトランジスタを有するとともに、正電源および負電源間に配置され、選択トランジスタがオンしたときに入力されてくるデジタルデータに応じて一方のトランジスタがオンし、他方のトランジスタがオフして、入力されてくるデジタルデータを記憶するスタティックメモリと、
このスタティックメモリの一対のトランジスタの中のいずれか一方のトランジスタに流れる電流によって発光する発光素子と、
を有し、
前記入力されてくるデータに応じて前記発光素子の発光が制御されることを特徴とするアクティブマトリクス型表示パネル。 - 請求項1に記載のアクティブマトリクス型表示パネルにおいて、
前記スタティックメモリは、
一端が電源に接続され、前記選択トランジスタの出力側にゲートが接続され、前記デジタルデータによってオンオフされる第1トランジスタと、
一端が電源に接続され、前記第1トランジスタの他端にゲートが接続され、前記第1トランジスタのオンオフ状態に応じてオンオフされる第2トランジスタと、
を有し、
前記第2トランジスタの他端が前記第1トランジスタのゲートおよび前記選択トランジスタの出力側に接続されており、
入力されてくるデジタルデータに応じて前記第1トランジスタおよび第2トランジスタが相補的にオンされることを特徴とするアクティブマトリクス型表示パネル。 - 請求項2に記載のアクティブマトリクス型表示パネルにおいて、
前記第1トランジスタおよび第2トランジスタの他端にそれぞれ発光素子が接続され、2つの発光素子の中の一方が光を射出し、他方は遮光されていることを特徴とするアクティブマトリクス型表示パネル。 - 請求項3において、
前記遮光されている発光素子と、この遮光された発光素子に接続される前記第1または第2トランジスタのいずれか一方との間に、ゲートが前記第1または第2トランジスタの他方の他端に接続され前記第1または第2トランジスタの他方と極性が反対のスイッチ用トランジスタを設け、このスイッチ用トランジスタにより、遮光されている発光素子への電流供給を遮断することを特徴とするアクティブマトリクス型表示パネル。 - 請求項2に記載のアクティブマトリクス型表示パネルにおいて、
前記第1トランジスタおよび第2トランジスタの一方の他端に発光素子が接続され、
前記第1または第2トランジスタのいずれか他方には、ゲートが前記第1または第2トランジスタの他方の他端に接続され前記第1または第2トランジスタ一方と極性が反対のスイッチ用トランジスタを設け、このスイッチ用トランジスタにより、前記第1または第2のトランジスタの他方がオンした際にここに流れる電流を遮断することを特徴とするアクティブマトリクス型表示パネル。 - 請求項1〜5のいずれか1つに記載のアクティブマトリクス型表示パネルにおいて、
少なくとも1フレーム分のデジタルデータを記憶するフレームメモリを有し、このフレームメモリからデータラインにデジタルデータが供給されることを特徴とするアクティブマトリクス型表示パネル。 - 請求項6に記載のアクティブマトリクス型表示パネルにおいて、
画素の行毎にゲートラインが配置されており、このゲートラインをゲートドライバによって駆動して前記選択トランジスタを制御し、
前記ゲートドライバは、所定の範囲の行のみを順次選択可能であり、これによって選択された範囲内の画素のみのデータ更新が可能であることを特徴とするアクティブマトリクス型表示パネル。 - 請求項6または7に記載のアクティブマトリクス型表示パネルにおいて、
前記フレームメモリは、各画素に対応して、1ビットのデジタルデータと、複数ビットのデジタルデータの両方を格納可能であり、単色画素メモリ表示モードの場合には1フレームに1ビットのデジタルデータを、多階調モードの場合には複数のサブフレームに複数ビットのデジタルデータを前記データラインに供給することを特徴とするアクティブマトリクス型表示パネル。 - 請求項8に記載のアクティブマトリクス型表示パネルにおいて、
前記フレームメモリからの1ビットのデジタルデータまたは複数ビットのデジタルデータは、各列のデータラインに対しいずれかを選択可能であり、表示モードを部分的に変更可能であることを特徴とするアクティブマトリクス型表示パネル。 - 請求項1〜9のいずれか1つに記載のアクティブマトリクス型表示パネルにおいて、
前記発光素子は、有機EL素子であることを特徴とするアクティブマトリクス型表示パネル。
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