JP2008158439A - Active matrix type display panel - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce current consumption in an active matrix type display panel. <P>SOLUTION: A static memory is formed of a first drive transistor 2 and a second drive transistor 4. The data voltage from a data line 7 is input via a transistor 5 and is stored in the static memory. First and second organic EL elements 1, 3 are connected to the first and second drive transistors 2, 4 and by making either non-light emittable and the other light emittable, the light emission complying with the data voltage is performed. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、画素毎にデータ取り入れを制御するトランジスタを有するアクティブマトリクス型表示パネルに関する。   The present invention relates to an active matrix display panel having a transistor for controlling data intake for each pixel.

アクティブマトリクス型表示パネルは、高解像度化が可能であるため、ディスプレイとして広く普及している。ここで、アクティブマトリクス型のディスプレイは画素一つ一つに表示状態を決定するための能動素子が必要となる。特に、有機ＥＬディスプレイ等電流駆動型の場合には有機ＥＬ素子に電流を供給し続けることが可能な駆動トランジスタが備えられている。駆動トランジスタには、アモルファスシリコンやポリシリコンなどの薄膜により形成される薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が用いられるが、このＴＦＴの特性を均一化することは難しい。   An active matrix display panel is widely used as a display because of its high resolution. Here, an active matrix display requires an active element for determining a display state for each pixel. In particular, in the case of a current drive type such as an organic EL display, a drive transistor capable of continuing to supply current to the organic EL element is provided. A thin film transistor (Thin Film Transistor: TFT) formed of a thin film such as amorphous silicon or polysilicon is used as the driving transistor, but it is difficult to make the characteristics of the TFT uniform.

ＴＦＴの特性を回路技術で補正する方法がいくつか提案されており、その１つとしてデジタル駆動が提案されている（特許文献１）。   Several methods for correcting TFT characteristics using circuit technology have been proposed, and one of them is digital driving (Patent Document 1).

特開２００５−３３１８９１JP-A-2005-331891

しかし、デジタル駆動では、１フレーム期間を複数のサブフレーム期間に分割し、それぞれある一定の発光期間が与えられたサブフレーム期間に点灯するか否かを制御するデータを画素に書き込む必要がある。このため、データを転送するための消費電力が増加する。例えば、１フレーム期間が８つのサブフレームで分割されていると、通常の１回のスキャンでアナログ電圧を書き込む場合と比較し、１フレーム期間に８回画素にアクセスする必要があるため、８倍かそれ以上の電力を消費していた。従って、デジタル駆動の表示パネルにおいては、省電力を減少することがより求められている。   However, in digital driving, it is necessary to divide one frame period into a plurality of subframe periods, and write data for controlling whether or not to light each subframe period given a certain light emission period to a pixel. For this reason, the power consumption for transferring data increases. For example, if one frame period is divided into eight subframes, it is necessary to access the pixel eight times in one frame period compared to the case where the analog voltage is written in one normal scan. Or more than that. Therefore, it is more demanded to reduce power consumption in a digital drive display panel.

本発明は、アクティブマトリクス型表示パネルであって、各画素が、データラインからのデジタルデータの入力を制御する選択トランジスタと、一対のトランジスタを有するとともに、正電源および負電源間に配置され、選択トランジスタがオンしたときに入力されてくるデジタルデータに応じて一方のトランジスタがオンし、他方のトランジスタがオフして、入力されてくるデジタルデータを記憶するスタティックメモリと、このスタティックメモリの一対のトランジスタの中のいずれか一方のトランジスタに流れる電流によって発光する発光素子と、を有し、前記入力されてくるデータに応じて前記発光素子の発光が制御されることを特徴とする。   The present invention is an active matrix display panel in which each pixel has a selection transistor for controlling input of digital data from a data line and a pair of transistors, and is arranged between a positive power source and a negative power source, and is selected. A static memory that stores digital data that is input when one transistor is turned on and the other transistor is turned off according to the digital data that is input when the transistor is turned on, and a pair of transistors of this static memory A light emitting element that emits light by current flowing through one of the transistors, and the light emission of the light emitting element is controlled in accordance with the input data.

また、前記スタティックメモリは、
一端が電源に接続され、前記選択トランジスタの出力側にゲートが接続され、前記デジタルデータによってオンオフされる第１トランジスタと、
一端が電源に接続され、前記第１トランジスタの他端にゲートが接続され、前記第１トランジスタのオンオフ状態に応じてオンオフされる第２トランジスタと、
を有し、
前記第２トランジスタの他端が前記第１トランジスタのゲートおよび前記選択トランジスタの出力側に接続されており、
入力されてくるデジタルデータに応じて前記第１トランジスタおよび第２トランジスタが相補的にオンされることが好適である。 The static memory is
A first transistor having one end connected to a power supply, a gate connected to an output side of the selection transistor, and being turned on / off by the digital data;
A second transistor having one end connected to a power source, a gate connected to the other end of the first transistor, and being turned on / off according to an on / off state of the first transistor;
Have
The other end of the second transistor is connected to the gate of the first transistor and the output side of the selection transistor;
It is preferable that the first transistor and the second transistor are complementarily turned on in accordance with input digital data.

また、前記第１トランジスタおよび第２トランジスタの他端にそれぞれ発光素子が接続され、２つの発光素子の中の一方が光を射出し、他方は遮光されていることが好適である。   Preferably, a light emitting element is connected to each of the other ends of the first transistor and the second transistor, and one of the two light emitting elements emits light and the other is shielded.

また、前記遮光されている発光素子と、この遮光された発光素子に接続される前記第１または第２トランジスタのいずれか一方との間に、ゲートが前記第１または第２トランジスタの他方の他端に接続され前記第１または第２トランジスタの他方と極性が反対のスイッチ用トランジスタを設け、このスイッチ用トランジスタにより、遮光されている発光素子への電流供給を遮断することが好適である。   In addition, a gate is disposed between the light-shielding light-emitting element and one of the first or second transistor connected to the light-shielded light-emitting element and the other of the first or second transistor. It is preferable to provide a switching transistor connected to the end and having the opposite polarity to the other of the first or second transistor, and to cut off the current supply to the light-shielded light-emitting element by this switching transistor.

また、前記第１トランジスタおよび第２トランジスタの一方の他端に発光素子が接続され、前記第１または第２トランジスタのいずれか他方には、ゲートが前記第１または第２トランジスタの他方の他端に接続され前記第１または第２トランジスタ一方と極性が反対のスイッチ用トランジスタを設け、このスイッチ用トランジスタにより、前記第１または第２のトランジスタの他方がオンした際にここに流れる電流を遮断することが好適である。   In addition, a light emitting element is connected to one other end of the first transistor and the second transistor, and a gate is connected to the other end of the other one of the first or second transistor. And a switching transistor having a polarity opposite to that of the first or second transistor is provided, and the switching transistor cuts off a current flowing when the other of the first or second transistor is turned on. Is preferred.

また、少なくとも１フレーム分のデジタルデータを記憶するフレームメモリを有し、このフレームメモリからデータラインにデジタルデータが供給されることが好適である。   Further, it is preferable that a frame memory for storing at least one frame of digital data is provided, and the digital data is supplied from the frame memory to the data line.

また、画素の行毎にゲートラインが配置されており、このゲートラインをゲートドライバによって駆動して前記選択トランジスタを制御し、前記ゲートドライバは、所定の範囲の行のみを順次選択可能であり、これによって選択された範囲内の画素のみのデータ更新が可能であることが好適である。   Further, a gate line is arranged for each row of pixels, and the gate line is driven by a gate driver to control the selection transistor, and the gate driver can sequentially select only a predetermined range of rows, Thus, it is preferable that the data of only the pixels within the selected range can be updated.

また、前記フレームメモリは、各画素に対応して、１ビットのデジタルデータと、複数ビットのデジタルデータの両方を格納可能であり、単色画素メモリ表示モードの場合には１フレームに１ビットのデジタルデータを、多階調モードの場合には複数のサブフレームに複数ビットのデジタルデータを前記データラインに供給することが好適である。   In addition, the frame memory can store both 1-bit digital data and multi-bit digital data corresponding to each pixel. In the monochrome pixel memory display mode, 1-bit digital data per frame is stored. In the case of multi-gradation mode, it is preferable that digital data of a plurality of bits is supplied to the data line in a plurality of subframes.

また、前記フレームメモリからの１ビットのデジタルデータまたは複数ビットのデジタルデータは、各列のデータラインに対しいずれかを選択可能であり、表示モードを部分的に変更可能であることが好適である。   In addition, it is preferable that one bit digital data or a plurality of bits digital data from the frame memory can be selected for the data line of each column, and the display mode can be partially changed. .

また、前記発光素子は、有機ＥＬ素子であることが好適である。   The light emitting element is preferably an organic EL element.

このように、本発明によれば、各画素においてスタティックメモリを有しているため、一旦書き込んだデータについては電源がオフされるまで維持されるため、リフレッシュが不要であり、特に表示を変更しない場合において省電力化を図ることができる。   As described above, according to the present invention, since each pixel has a static memory, the data once written is maintained until the power is turned off. Therefore, refreshing is unnecessary, and the display is not particularly changed. In some cases, power saving can be achieved.

以下、本発明の実施形態について、図面に基づいて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（実施形態１）
図１Ａおよび図１Ｂには、本発明の画素回路の構成が示されており、図１Ａは画素等価回路、図１Ｂは発光面の反対側から見た画素回路配置配線図（レイアウト）である。 (Embodiment 1)
1A and 1B show the configuration of the pixel circuit of the present invention. FIG. 1A is a pixel equivalent circuit, and FIG. 1B is a pixel circuit arrangement wiring diagram (layout) as viewed from the opposite side of the light emitting surface.

この画素回路は、発光に寄与する第１有機ＥＬ素子（発光素子）１、それを駆動する第１駆動トランジスタ（第１トランジスタ）２、発光に寄与しない第２有機ＥＬ素子（発光素子）３、それを駆動する第２駆動トランジスタ（第２トランジスタ）４、選択信号が供給されるゲートライン６により、第１駆動トランジスタ２のゲート端子へ、データライン７に供給されたデータ電圧の供給を制御するゲートトランジスタ（選択トランジスタ）５から構成されている。このように、この画素回路では、従来では必要だったデータ電圧を保持するための保持容量が不要である。なお、この例では、第１駆動トランジスタ２、第２駆動トランジスタ４およびゲートトランジスタ５は、全てＰ型ＴＦＴで構成されている。   The pixel circuit includes a first organic EL element (light emitting element) 1 that contributes to light emission, a first drive transistor (first transistor) 2 that drives the first organic EL element (light emitting element) 2, a second organic EL element (light emitting element) 3 that does not contribute to light emission, The supply of the data voltage supplied to the data line 7 is controlled to the gate terminal of the first drive transistor 2 by the second drive transistor (second transistor) 4 for driving it and the gate line 6 to which the selection signal is supplied. The gate transistor (selection transistor) 5 is configured. Thus, this pixel circuit does not require a holding capacitor for holding a data voltage that has been required in the past. In this example, the first drive transistor 2, the second drive transistor 4, and the gate transistor 5 are all composed of P-type TFTs.

第１有機ＥＬ素子１のアノードは、第１駆動トランジスタ２のドレイン端子および第２駆動トランジスタ４のゲート端子に接続されている。第１駆動トランジスタ２のゲート端子は、第２有機ＥＬ素子３のアノード、第２駆動トランジスタ４のドレイン端子およびゲートトランジスタ５のソース端子に接続されている。ゲートトランジスタ５のゲート端子はゲートライン６、ドレイン端子はデータライン７へ接続されている。第１駆動トランジスタ２および第２駆動トランジスタ４のソース端子は電源ライン８に接続され、第１有機ＥＬ素子１および第２有機ＥＬ素子３のカソードは、カソード電極９へ接続されている。   The anode of the first organic EL element 1 is connected to the drain terminal of the first drive transistor 2 and the gate terminal of the second drive transistor 4. The gate terminal of the first drive transistor 2 is connected to the anode of the second organic EL element 3, the drain terminal of the second drive transistor 4, and the source terminal of the gate transistor 5. The gate terminal of the gate transistor 5 is connected to the gate line 6, and the drain terminal is connected to the data line 7. The source terminals of the first drive transistor 2 and the second drive transistor 4 are connected to the power supply line 8, and the cathodes of the first organic EL element 1 and the second organic EL element 3 are connected to the cathode electrode 9.

ゲートライン６が選択される（Ｌｏｗとされる）と、ゲートトランジスタ５がオンし、データライン７に供給されているデータ電圧が、ゲートトランジスタ５を介して画素回路内部に取り込まれる。   When the gate line 6 is selected (Low), the gate transistor 5 is turned on, and the data voltage supplied to the data line 7 is taken into the pixel circuit via the gate transistor 5.

データ電圧がＬｏｗの場合、第１駆動トランジスタ２がオンする。第１駆動トランジスタ２がオンすると、第１有機ＥＬ素子１のアノードは、電源電圧ＶＤＤが供給されている電源ライン８に接続され、第１有機ＥＬ素子１に電流が流れて発光する。それと同時に第２駆動トランジスタ４のゲート端子もＶＤＤとなり、第２駆動トランジスタ４はオフし、それによって第２有機ＥＬ素子３のアノードはカソード電位ＶＳＳまで低下する。このカソード電位ＶＳＳは第１駆動トランジスタ２のゲート端子に供給されるため、ゲートライン６をＨｉｇｈとしてゲートトランジスタ５がオフした後も、書き込まれたデータ電圧Ｌｏｗにより設定された状態がＶＤＤ及びＶＳＳが与えられている間維持される。   When the data voltage is low, the first drive transistor 2 is turned on. When the first drive transistor 2 is turned on, the anode of the first organic EL element 1 is connected to the power supply line 8 to which the power supply voltage VDD is supplied, and a current flows through the first organic EL element 1 to emit light. At the same time, the gate terminal of the second drive transistor 4 becomes VDD, and the second drive transistor 4 is turned off, whereby the anode of the second organic EL element 3 is lowered to the cathode potential VSS. Since this cathode potential VSS is supplied to the gate terminal of the first drive transistor 2, even after the gate line 5 is set to High and the gate transistor 5 is turned off, the state set by the written data voltage Low remains VDD and VSS. Maintained while being given.

データ電圧がＨｉｇｈの場合、第１駆動トランジスタ２はオフして第１有機ＥＬ素子１のアノードはカソード電位ＶＳＳまで低下する。このカソード電位ＶＳＳは、第２駆動トランジスタ２のゲート端子に供給されるため、第２駆動トランジスタ４はオンし、第２有機ＥＬ素子３のアノードは電源電圧ＶＤＤが供給される電源ライン８に接続され、第２有機ＥＬ素子３に電流が流れる。第２有機ＥＬ素子３のアノード電位は、第１駆動トランジスタ２のゲート端子に反映されて電源電圧ＶＤＤとなるため、ゲートライン６をＨｉｇｈとしてゲートトランジスタ５をオフした後も、書き込まれたデータ電圧Ｈｉｇｈにより設定された状態がＶＤＤ及びＶＳＳが与えられている間維持される。   When the data voltage is high, the first drive transistor 2 is turned off and the anode of the first organic EL element 1 is lowered to the cathode potential VSS. Since the cathode potential VSS is supplied to the gate terminal of the second drive transistor 2, the second drive transistor 4 is turned on, and the anode of the second organic EL element 3 is connected to the power supply line 8 to which the power supply voltage VDD is supplied. Then, a current flows through the second organic EL element 3. Since the anode potential of the second organic EL element 3 is reflected on the gate terminal of the first drive transistor 2 and becomes the power supply voltage VDD, the written data voltage even after the gate line 5 is set high and the gate transistor 5 is turned off. The state set by High is maintained while VDD and VSS are applied.

第２有機ＥＬ素子３は発光に寄与しないため、第１有機ＥＬ素子１の発光状態が画素の発光状態を決定する。   Since the second organic EL element 3 does not contribute to light emission, the light emission state of the first organic EL element 1 determines the light emission state of the pixel.

発光に寄与しない第２有機ＥＬ素子３の構成方法としては、第１有機ＥＬ素子１と異なる発光しない素子（抵抗性を示す素子であればよい）を形成する方法もあるが、発光する第１有機ＥＬ素子１と発光しない有機ＥＬ素子３の２つの素子を形成する必要があるため、製造工程が複雑になる。そこで、同じ素子で両者を形成し、第２有機ＥＬ素子３を、画素回路を形成する配線などで遮光し、光が発光面から外へ出ないように形成することが好適である。   As a configuration method of the second organic EL element 3 that does not contribute to light emission, there is a method of forming an element that does not emit light different from the first organic EL element 1 (any element that exhibits resistance) may be used. Since it is necessary to form two elements of the organic EL element 1 and the organic EL element 3 that does not emit light, the manufacturing process becomes complicated. Therefore, it is preferable to form both of them with the same element, and to shield the second organic EL element 3 from light emitted from the light emitting surface by shielding light with a wiring for forming a pixel circuit.

光が画素回路側と反対側に取り出されるトップエミッション構造の場合には、ブラックマトリクスなどの遮光膜が第２有機ＥＬ素子３を遮光する位置にコーティングされたガラス基板を対向基板として、画素回路が形成されている基板と張り合わせて遮光してもよい。   In the case of a top emission structure in which light is extracted to the side opposite to the pixel circuit side, the pixel circuit is formed by using a glass substrate coated with a light shielding film such as a black matrix to shield the second organic EL element 3 as a counter substrate. It may be shielded from light by sticking to the formed substrate.

いずれにしても、第２有機ＥＬ素子３は発光に寄与しないため、図１Ｂに示されるように発光面積を小さくし、発光する第１有機ＥＬ素子１の発光面積が大きく確保できるように配置配線することが好適である。   In any case, since the second organic EL element 3 does not contribute to light emission, the arrangement and wiring are performed so that the light emission area can be reduced and the light emission area of the first organic EL element 1 that emits light can be ensured as shown in FIG. 1B. It is preferable to do.

図２には、図１Ａ、図１Ｂに示される画素１３がマトリクス状に配置された画素メモリアレイ１０、ゲートライン６を駆動するゲートドライバ１１、データライン７を駆動するデータドライバ１２から構成された有機ＥＬディスプレイの全体構成が示されている。電源ライン８、カソード電極９は全画素で共有され、外部よりそれぞれＶＤＤ、ＶＳＳが供給されている。   FIG. 2 includes a pixel memory array 10 in which the pixels 13 shown in FIGS. 1A and 1B are arranged in a matrix, a gate driver 11 that drives the gate line 6, and a data driver 12 that drives the data line 7. The overall structure of the organic EL display is shown. The power supply line 8 and the cathode electrode 9 are shared by all pixels, and VDD and VSS are supplied from the outside, respectively.

低温ポリシリコンなどのプロセスで作製される高性能なトランジスタを用いると、ゲートドライバ１１やデータドライバ１２は画素１３と同じガラス基板上に形成できるが、デジタル駆動においてはフレーム映像を複数のサブフレームに分割するためにフレームメモリが必要になる。このため、データドライバ１２をドライバＩＣとして構成し、ゲートドライバ１１を画素１３と同じガラス基板上に形成する方がより現実的であるため、以降この構成を前提として説明する。   When a high-performance transistor manufactured by a process such as low-temperature polysilicon is used, the gate driver 11 and the data driver 12 can be formed on the same glass substrate as the pixel 13, but in digital driving, a frame image is divided into a plurality of subframes. A frame memory is required to divide. For this reason, it is more realistic to configure the data driver 12 as a driver IC and form the gate driver 11 on the same glass substrate as that of the pixels 13, so that the following description is based on this configuration.

図３には、データドライバ１２の内部構成が示されている。外部入力から入力処理部１４へ入力される入力データは、フルカラー表示の場合、赤（Ｒ）、緑（Ｇ）、青（Ｂ）もしくはこれに白（Ｗ）を加えた１ないし数ピクセル単位で転送される映像データ及びそれらを転送するクロック信号やタイミング信号である。この入力データ中の映像データは、入力処理部１４で１ラインの映像データとして蓄積され、フレームメモリ１５へライン単位で転送されて格納される。フレームメモリ１５に格納された１画面分の映像データは、ライン単位で読み出され、出力処理部１６により、有機ＥＬパネル１７にライン単位で出力される。有機ＥＬパネル１７は、供給される映像データを表示に反映させる。ただし、ここではフレームメモリ１５へ格納するタイミング信号や、読み出し、有機ＥＬパネル１７へ出力するためのタイミング信号については説明を省略する。   FIG. 3 shows the internal configuration of the data driver 12. Input data input from the external input to the input processing unit 14 is in units of 1 to several pixels obtained by adding red (R), green (G), blue (B), or white (W) to a full color display. The video data to be transferred and the clock signal and timing signal to transfer them. The video data in the input data is accumulated as one line of video data by the input processing unit 14 and transferred to the frame memory 15 and stored in units of lines. The video data for one screen stored in the frame memory 15 is read in line units, and is output to the organic EL panel 17 by the output processing unit 16 in line units. The organic EL panel 17 reflects the supplied video data on the display. However, description of timing signals stored in the frame memory 15 and timing signals for reading and outputting to the organic EL panel 17 is omitted here.

このように、入力処理部１４と出力処理部１６の間にフレームメモリ１５を導入した構成では、映像データが一旦フレームメモリ１５に格納されると、外部より映像データを入力しなくても有機ＥＬパネル１７にフレームメモリ１５より映像データを供給できる。このため、表示を継続するために、外部より映像データを入力し続ける必要がない。これによって、外部からのデータ転送に要する消費電力を低減できることから、低消費電力化が必要な携帯端末に搭載されているＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）などでよく用いられている。   As described above, in the configuration in which the frame memory 15 is introduced between the input processing unit 14 and the output processing unit 16, once the video data is stored in the frame memory 15, the organic EL does not have to be input from the outside. Video data can be supplied to the panel 17 from the frame memory 15. For this reason, it is not necessary to continue inputting video data from the outside in order to continue the display. As a result, the power consumption required for data transfer from the outside can be reduced, so that it is often used in LCDs (Liquid Crystal Display) mounted on portable terminals that require low power consumption.

デジタル駆動の場合、各サブフレーム期間において、それぞれのサブフレームデータを一画面単位で更新していくため、スキャンによる消費電力が増加する。しかし、本実施形態においては、図１Ａ、図１Ｂに示されるように、画素内部にリフレッシュする必要の無いスタティックメモリを導入し、次に説明する方法で駆動する。これによって、デジタル駆動においても消費電力を低減できる。   In the case of digital driving, since each subframe data is updated in units of one screen in each subframe period, power consumption due to scanning increases. However, in the present embodiment, as shown in FIGS. 1A and 1B, a static memory that does not need to be refreshed is introduced into the pixel and driven by the method described below. As a result, power consumption can be reduced even in digital driving.

一般に、携帯型ノートパソコンや、携帯電話、携帯型ミュージックプレーヤーに代表される携帯端末では、映像や動画を表示する機会も多いが、電子メールやメニュー画面などの単純な操作を促す機能的な表示を行う場合も多々ある。従来の画素回路には、スタティックメモリが内蔵されていないため、映像の変化がほとんど無く、ただ機能を提供するための単純な映像の場合であっても、ある周期で常にリフレッシュし続ける必要があった。従って、表示が変わらない場合においても、リフレッシュするための電力は常に消費される。このため、従来のアナログ駆動の画素回路においても余計な電力が消費されていたが、デジタル駆動においてはより消費電力が大きくなることから、リフレッシュ動作は出来る限り回避したい。   In general, there are many opportunities to display images and videos on portable terminals such as portable notebook computers, cellular phones, and portable music players, but functional displays that facilitate simple operations such as e-mail and menu screens. There are many cases where Since the conventional pixel circuit does not have a built-in static memory, there is almost no change in the image, and even in the case of a simple image for providing a function, it is necessary to always refresh at a certain cycle. It was. Therefore, even when the display does not change, the power for refreshing is always consumed. For this reason, extra power is consumed in the conventional analog-driven pixel circuit. However, since the power consumption is higher in digital driving, the refresh operation should be avoided as much as possible.

画素回路内部にスタティックメモリを導入すると、１ビットとデータの格納容量は少ないが、一度書き込むと電源を切らない限り保持されるため、この機能を積極的に用いることでリフレッシュ動作を回避できる。   If a static memory is introduced inside the pixel circuit, the data storage capacity is small as 1 bit, but once it is written, it is retained unless the power is turned off. Therefore, the refresh operation can be avoided by actively using this function.

大抵の電子メールやメニュー画面などは白地背景に黒字文字という構成が多く用いられ、ユーザーがタイプした文字や、選択した部分のみ更新されるという特徴がある。この特徴を考慮すると、画素回路内部にスタティックメモリを導入した図１の画素回路と部分的に映像を書き換える部分更新処理を組み合わせるとより低消費電力化できる。この点について、図４を用いてより詳細に説明する。   Most e-mails, menu screens, etc. are often composed of black characters on a white background, and are characterized in that only the characters typed or selected by the user are updated. In consideration of this feature, the power consumption can be further reduced by combining the pixel circuit of FIG. 1 in which a static memory is introduced in the pixel circuit and the partial update process for partially rewriting the video. This point will be described in more detail with reference to FIG.

図４には、１画素あたり７ビットのデータを格納できる、データドライバ１２に内蔵されているフレームメモリ１５と、１画素あたり１ビットのデータを格納可能な画素メモリアレイ１０に格納されている映像を部分的に更新する例が示されている。   FIG. 4 shows a video stored in a frame memory 15 built in the data driver 12 capable of storing 7-bit data per pixel and a pixel memory array 10 capable of storing 1-bit data per pixel. An example of partially updating is shown.

フレームメモリ１５に記憶されている７ビットデータの内のＥ０ビットは、１ビット画素メモリ表示のために用いられ、残りのＤ０〜Ｄ５は６ビットの多階調表示の際に用いられる。このように、フレームメモリ１５は、２種類のデータを同時に格納できるように構成されている。   Of the 7-bit data stored in the frame memory 15, the E0 bit is used for 1-bit pixel memory display, and the remaining D0 to D5 are used for 6-bit multi-gradation display. Thus, the frame memory 15 is configured to store two types of data simultaneously.

領域Ａ及び領域Ｂがいずれも１ビット画素メモリ表示モードで表示され、領域Ａのみ更新する場合を考える。外部より、フレームメモリ１５内部の領域ＡのＥ０ビットを更新し、表示に反映させることを促す信号が入力されると、フレームメモリ１５より、領域Ａの最上ラインＭから７ビットデータが順に最下ラインＮまで読み出される。   Consider a case where both the area A and the area B are displayed in the 1-bit pixel memory display mode and only the area A is updated. When an external signal is input to update the E0 bit in the area A in the frame memory 15 and reflect it in the display, the 7-bit data from the uppermost line M in the area A is sequentially sent from the frame memory 15 to the bottom. Read up to line N.

７ビットデータのうちＥ０かＤ０〜Ｄ５のいずれを選択するか指定するデータ選択信号をラインＭからＮまでＨｉｇｈとしてＥ０を選択すると、Ｅ０のデータが出力処理部１６から画素メモリアレイ１０に出力され、画素メモリアレイ１０のラインのＭ〜Ｎ領域のデータがフレームメモリ１５内のＥ０のデータによって更新される。なお、実際にデータが更新されるのは領域Ａのみで領域Ｂは同じデータが再書き込みされる。   When E0 is selected by setting the data selection signal for specifying whether E0 or D0 to D5 is selected from 7-bit data to High from lines M to N, the data of E0 is output from the output processing unit 16 to the pixel memory array 10. The data in the M to N areas of the line of the pixel memory array 10 is updated with the data of E0 in the frame memory 15. Note that the data is actually updated only in the area A, and the same data is rewritten in the area B.

領域Ａが、多階調表示モード、領域Ｂが１ビットの画素メモリ表示モードの場合、ラインＭからＮまでは多階調表示モードで領域Ａを更新する。この場合、データ選択信号は領域Ａの部分でＬｏｗとなり、その時にはＤ０〜Ｄ５を選択する。領域Ａの部分は各サブフレームでそれぞれのサブフレームデータで更新されるが、領域Ｂの部分は同じデータで再書き込みされる。   When the region A is in the multi-gradation display mode and the region B is in the 1-bit pixel memory display mode, the region A is updated in the multi-gradation display mode from the lines M to N. In this case, the data selection signal becomes Low in the area A, and D0 to D5 are selected at that time. The portion of region A is updated with the respective subframe data in each subframe, but the portion of region B is rewritten with the same data.

領域Ｂが多階調表示モードの場合は全画面で多階調表示モードとなる。この場合データ選択信号は総てのラインでＬｏｗである。   When the region B is in the multi-tone display mode, the multi-tone display mode is set on the entire screen. In this case, the data selection signal is Low on all lines.

このように、１ビットの単色画素メモリ表示モードで特定の部分を更新する場合や、特定の領域を多階調表示する場合では、更新する領域が限定されるため、リフレッシュ動作を最小限に抑えることができ、より消費電力を低減できる。   As described above, when a specific part is updated in the 1-bit single-color pixel memory display mode or when a specific area is displayed in multiple gradations, the area to be updated is limited, so that the refresh operation is minimized. Power consumption can be further reduced.

このような部分更新処理において、重要な役割を担うのがゲートドライバ１１である。ゲートドライバ１１がデコーダを内蔵した構成であれば任意のラインに直接アクセスできるため、柔軟性が高く、部分更新を行いやすい。例えば２５６ライン以内のラインをアクセスする場合、８ビットの制御線に選択したいラインについての８ビットデータ（選択データ）を入力すれば、１ラインずつ直接選択するラインを指定できる。このように、デコーダはメモリなど、ランダムアドレッシングを多用する場合には有効であるが、通常最上ラインから最下ラインまで順にアクセスするシーケンシャルアドレッシングが用いられるディスプレイにおいては制御が多少複雑でオーバーヘッドが大きい。   The gate driver 11 plays an important role in such partial update processing. If the gate driver 11 has a configuration with a built-in decoder, any line can be directly accessed, so that flexibility is high and partial updating is easy. For example, when accessing up to 256 lines, if 8 bit data (selection data) for a line to be selected is input to the 8 bit control line, the line to be directly selected can be designated one by one. As described above, the decoder is effective when random addressing is frequently used, such as a memory. However, in a display in which sequential addressing that normally accesses in order from the top line to the bottom line is used, control is somewhat complicated and overhead is large.

シーケンシャルアドレッシングではシフトレジスタを用い、１クロックを入力することでアドレスを更新（＋１する）ことができるが、ランダムアドレッシングではカウントアップしたアドレスを常に指定しなければならない。   In sequential addressing, a shift register is used, and the address can be updated (+1) by inputting one clock. However, in random addressing, the counted up address must always be designated.

また、ライン数が増加するとアドレスが増加するため、デコード回路が大きくなってしまい、動作スピードも遅くなる。そのため、高解像度なディスプレイに適用する場合には、より高性能なトランジスタを用いる方が望ましい。   Further, when the number of lines increases, the address increases, so that the decoding circuit becomes large and the operation speed also becomes slow. Therefore, when applied to a high-resolution display, it is desirable to use a higher-performance transistor.

図２のように、ゲートドライバ１１を画素１３と同じガラス基板上に形成しないで、ドライバＩＣとして構成したり、データドライバ１２内に組み込んだりするとより効果的である。   As shown in FIG. 2, it is more effective if the gate driver 11 is not formed on the same glass substrate as the pixel 13 and is configured as a driver IC or incorporated in the data driver 12.

また、シフトレジスタを用いたシーケンシャルアドレッシングで、図５のようにゲートドライバ１１を分割することでより効果的に部分更新処理を行うことができる。   Further, partial update processing can be performed more effectively by dividing the gate driver 11 as shown in FIG. 5 by sequential addressing using a shift register.

図５には、画素メモリアレイ１０を上部（ａ）、中部（ｂ）、下部（ｃ）の３つのブロックに分割し、ゲートドライバ１１を、画素メモリアレイ１０の上部ａのゲートラインを駆動する上部ゲートドライバ１１ａ、中部を駆動する中部ゲートドライバ１１ｂ、下部を駆動する下部ゲートドライバ１１ｃに分割した構成が示されている。ただし、図５では、シフトレジスタに入力するクロック、及びシフトレジスタの出力をゲートラインに反映するイネーブル制御線ｅｎｂ１〜３は３つの分割ゲートドライバ１１ａ、１１ｂ、１１ｃで共有しているが、共有せずにそれぞれに導入して、独立に駆動してもよい。   In FIG. 5, the pixel memory array 10 is divided into three blocks of an upper part (a), a middle part (b), and a lower part (c), and the gate driver 11 drives the gate line of the upper part a of the pixel memory array 10. The structure is divided into an upper gate driver 11a, a middle gate driver 11b for driving the middle part, and a lower gate driver 11c for driving the lower part. However, in FIG. 5, the clocks input to the shift register and the enable control lines enb1 to enb3 that reflect the output of the shift register on the gate line are shared by the three divided gate drivers 11a, 11b, and 11c. Instead, they may be introduced independently and driven independently.

入力ａｉｎからは上部ゲートドライバ１１ａ、入力ｂｉｎからは中部ゲートドライバ１１ｂ、入力ｃｉｎからは下部ゲートドライバ１１ｃに選択パルスが供給され、この選択パルスが、選択ラインを変更するクロック（水平同期信号またはそれに同期する信号）に応じてシフトレジスタにおいて転送され、選択ラインが順次変更される。また、イネーブル信号ｅｎｂ１〜３によって、選択するラインを決定することができる。   A selection pulse is supplied from the input ain to the upper gate driver 11a, from the input bin to the middle gate driver 11b, and from the input cin to the lower gate driver 11c. This selection pulse is a clock (horizontal synchronization signal or Are transferred in the shift register in accordance with the synchronizing signal), and the selected lines are sequentially changed. Further, the lines to be selected can be determined by the enable signals enb1 to enb1.

有機ＥＬパネル全体にデータを供給し表示するモードでは、入力ａｉｎから選択パルスを入力し、後述する２つの接続信号ｃｏｎ＿ａｂ、ｃｏｎ＿ｂｃをＨｉｇｈにしておく。これによって、ゲートドライバ１１は、全体として１つとして動作して、選択パルスがシフトレジスタに順次転送され、ゲートラインが順次選択される。一方、上部（ａ）のみを更新したい場合には、接続信号ｃｏｎ＿ａｂ、ｃｏｎ＿ｂｃをＬｏｗにし、ａｉｎから選択パルスを供給する。中部（ｂ）のみまたは中部（ｂ）および下部（ｃ）を更新する場合の例を説明する。   In a mode in which data is supplied to the entire organic EL panel and displayed, a selection pulse is input from the input ain, and two connection signals con_ab and con_bc described later are set to High. As a result, the gate driver 11 operates as a whole, the selection pulses are sequentially transferred to the shift register, and the gate lines are sequentially selected. On the other hand, when it is desired to update only the upper part (a), the connection signals con_ab and con_bc are set to Low and a selection pulse is supplied from ain. An example in which only the middle part (b) or the middle part (b) and the lower part (c) are updated will be described.

２つの接続信号ｃｏｎ＿ａｂ、ｃｏｎ＿ｂｃは、それぞれ分割ゲートドライバ１１ａと１１ｂの接続、１１ｂと１１ｃの接続を制御する信号であり、Ｈｉｇｈのときに両者を接続し、Ｌｏｗのときに分割する。分割された場合の分割ゲートドライバ１１ｂ、１１ｃそれぞれのシフトレジスタに入力する選択パルスは外部からｂｉｎ、ｃｉｎから入力することが出来る。   Two connection signals con_ab and con_bc are signals for controlling the connection between the divided gate drivers 11a and 11b and the connection between 11b and 11c, respectively, and both are connected when High and are divided when Low. When divided, the selection pulses input to the shift registers of the divided gate drivers 11b and 11c can be input from bin and cin from the outside.

例として、画素メモリ表示モードで表示されている領域Ａを更新する場合を考える。領域Ａはブロックｂにすべて含まれるため、分割ゲートドライバ１１ｂのみ動作させればよい。その際、それ以外の分割ゲートドライバ１１ａ、１１ｃの入力ａｉｎ、ｃｉｎには非選択パルスが入力され続け、ブロックａ、ｃの画素が更新されないように制御される。   As an example, consider a case where the area A displayed in the pixel memory display mode is updated. Since the area A is entirely included in the block b, only the divided gate driver 11b has to be operated. At this time, the non-selection pulse is continuously input to the inputs ain and cin of the other divided gate drivers 11a and 11c, and control is performed so that the pixels of the blocks a and c are not updated.

分割ゲートドライバ１１ｂの入力ｂｉｎに選択パルスを入力し、ラインＬのシフトレジスタに選択パルスが格納されるまでクロックを入力することで、ラインＬを選択し、ラインＬのデータを更新する。これをラインＭまで繰り返すと、画素メモリアレイの領域ＡはラインＬからラインＭまで順にシーケンシャルアドレッシングにより１ラインずつ図４に示される方法でデータが更新されていく。   The selection pulse is input to the input bin of the divided gate driver 11b, and the clock is input until the selection pulse is stored in the shift register of the line L, thereby selecting the line L and updating the data of the line L. When this is repeated up to the line M, the data in the area A of the pixel memory array is updated by the method shown in FIG.

このように、１ビットデータのみの更新では、領域Ａの部分のみを更新の対象とすることもできるし、あるいは単純にブロックｂすべてを更新の対象としてもよい。   As described above, in the update of only the 1-bit data, only the portion of the area A can be updated, or the entire block b can be simply updated.

この場合、ｅｎｂ１〜３の全てを常にＨｉｇｈとしてシフトレジスタの選択データ（各ラインのゲートラインを選択状態（例えばＬｏｗ）とするデータ）がそのまま出力に反映されるように制御してもよいし、各ラインをイネーブルするｅｎｂ１〜３のいずれかを選択してシフトレジスタの選択データを出力に反映してもよい。イネーブル信号ｅｎｂ１〜３の１つを選択することで、ゲートラインは３つおきに選択され、選択するイネーブル信号ｅｎｂ１〜３を順次変更することによって、３つおきに選択するラインを順次変更することができる。   In this case, all of enb1 to enb3 may be always set to High so that selection data of the shift register (data for selecting the gate line of each line (for example, Low)) is reflected as it is in the output. Any one of enb1 to 3 that enables each line may be selected to reflect the selection data of the shift register in the output. By selecting one of the enable signals enb1 to enb3, every third gate line is selected, and by sequentially changing the selectable enable signals enb1 to enb3, the lines to be selected every third are sequentially changed. Can do.

領域Ａが多階調表示の場合は、ブロックｂはすべて更新の対象となり、分割ゲートドライバ１１ｂによるデジタル駆動で制御される。デジタル駆動時のゲートドライバ１１ｂの制御方法は特許文献１に詳しく説明されているため、説明は省略する。   When the area A is multi-gradation display, all the blocks b are to be updated, and are controlled by digital drive by the divided gate driver 11b. Since the control method of the gate driver 11b at the time of digital driving is described in detail in Patent Document 1, description thereof is omitted.

図における領域Ｂのように２つのブロックにまたがった領域を部分更新処理する場合には、まず接続信号ｃｏｎ＿ｂｃをＨｉｇｈとして、分割ゲートドライバ１１ｂ、１１ｃを接続し、ブロックｂとブロックｃを一つのブロックとして駆動することにより部分更新処理を行う。   In the case where a partial update process is performed on an area extending over two blocks as in the area B in the figure, first, the connection signal con_bc is set to High, the divided gate drivers 11b and 11c are connected, and the block b and the block c are combined into one block. To perform partial update processing.

この場合、領域Ｂが１ビット画素メモリ表示モードであれば、領域Ｂのみを更新の対象と出来る。しかし、多階調表示モードの場合にはブロックｂ、ｃがすべて更新の対象となる。   In this case, if the area B is the 1-bit pixel memory display mode, only the area B can be updated. However, in the multi-gradation display mode, all the blocks b and c are to be updated.

上記の例では分割数を３つとしたが、上下２つに分割したり、４以上に分割してもよい。また分割ゲートドライバのうちのいくつかを左側に配置し、残りを右側に配置することも可能である。   In the above example, the number of divisions is three. However, the number of divisions may be divided into upper and lower two, or may be divided into four or more. It is also possible to arrange some of the divided gate drivers on the left side and the rest on the right side.

このように分割ゲートドライバを用いると、シフトレジスタによるシーケンシャルアドレッシングにおいても部分更新処理は可能であるが、更新領域の自由度がデコーダによるランダムアドレッシングと比較して狭いため、部分更新処理の頻度があまり多い場合には適さない。逆に多階調表示が多い場合にはランダムアドレッシングより、シーケンシャルアドレッシングが適しているため、ディスプレイの使用環境に応じて構成を選定することが望ましい。   When a divided gate driver is used in this way, partial update processing is possible even in sequential addressing by a shift register, but the frequency of partial update processing is not so high because the degree of freedom of the update area is narrow compared to random addressing by a decoder. Not suitable for many cases. Conversely, when there are many multi-gradation displays, sequential addressing is more suitable than random addressing, so it is desirable to select the configuration according to the usage environment of the display.

いずれにしても、このような部分更新処理を積極的に導入することで、画素メモリ表示モードの場合には、同一表示の場合にリフレッシュが不要となる。このため、リフレッシュ頻度を低減できるため、デジタル駆動で駆動される有機ＥＬディスプレイを低消費電力化することができる。   In any case, by actively introducing such a partial update process, in the case of the pixel memory display mode, refresh is not required in the case of the same display. For this reason, since refresh frequency can be reduced, the organic EL display driven by digital drive can be made low in power consumption.

（実施形態２）
図６Ａおよび図６Ｂには、第２有機ＥＬ素子３と第２駆動トランジスタ４の間にＮ型のスイッチ用トランジスタ１８を導入することでさらに低消費電力化できる画素回路が示されている。 (Embodiment 2)
6A and 6B show a pixel circuit that can further reduce power consumption by introducing an N-type switching transistor 18 between the second organic EL element 3 and the second drive transistor 4.

図６Ａに示される画素回路では、Ｎ型スイッチ用トランジスタ１８のソース端子は第２有機ＥＬ素子３のアノードへ、そのゲート端子は第１駆動トランジスタ２のドレイン端子、第１有機ＥＬ素子１のアノードおよび第２駆動トランジスタ４のゲート端子へ、ドレイン端子は第２駆動トランジスタ４のドレイン端子、第１駆動トランジスタ２のゲート端子およびゲートトランジスタ５のソース端子に接続されている。   In the pixel circuit shown in FIG. 6A, the source terminal of the N-type switching transistor 18 is connected to the anode of the second organic EL element 3, the gate terminal thereof is the drain terminal of the first driving transistor 2, and the anode of the first organic EL element 1. The drain terminal of the second driving transistor 4 is connected to the drain terminal of the second driving transistor 4, the gate terminal of the first driving transistor 2, and the source terminal of the gate transistor 5.

Ｎ型のスイッチ用トランジスタ１８が第２駆動トランジスタ４と第２有機ＥＬ素子３の間に配置されているため、第１有機ＥＬ素子１がオフ、つまり第２駆動トランジスタ４がオンしている際、スイッチ用トランジスタ１８が第２有機ＥＬ素子３に流れる電流をカットするため、余計な電流が流れなくなる。   Since the N-type switching transistor 18 is disposed between the second drive transistor 4 and the second organic EL element 3, the first organic EL element 1 is turned off, that is, when the second drive transistor 4 is turned on. Since the switching transistor 18 cuts the current flowing through the second organic EL element 3, no extra current flows.

図６Ｂでは図６Ａの画素回路から第２有機ＥＬ素子３を省略し、スイッチ用トランジスタ１８のソース端子を直接カソードに接続している。   In FIG. 6B, the second organic EL element 3 is omitted from the pixel circuit of FIG. 6A, and the source terminal of the switching transistor 18 is directly connected to the cathode.

このようにスイッチ用トランジスタ１８を導入することで第１有機ＥＬ素子１がオフしている際の余計な電流消費を防ぐことができるため、より低消費電力化することができる。   By introducing the switching transistor 18 in this way, it is possible to prevent unnecessary current consumption when the first organic EL element 1 is turned off, so that the power consumption can be further reduced.

なお、上述の説明においては、第１駆動トランジスタ、第２駆動トランジスタ、ゲートトランジスタは、Ｐ型とした。しかし、これらトランジスタをＮ型とすることもできる。各駆動トランジスタをＮ型とした場合には、有機ＥＬ素子を駆動トランジスタと負電源との間ではなく、正電源との間に配置することが好適である。このとき、有機ＥＬ素子に印加される電圧を所定値に維持するための手段を講じることも好適である。なお、ゲートトランジスタ５をＮ型とした場合には、ゲートライン６の極性を反転すればよい。   In the above description, the first drive transistor, the second drive transistor, and the gate transistor are P-type. However, these transistors can be N-type. When each driving transistor is an N-type, it is preferable to arrange the organic EL element between the positive power source and not between the driving transistor and the negative power source. At this time, it is also preferable to take measures for maintaining the voltage applied to the organic EL element at a predetermined value. If the gate transistor 5 is an N type, the polarity of the gate line 6 may be reversed.

実施形態１の画素等価回路図である。FIG. 2 is a pixel equivalent circuit diagram of the first embodiment. 実施形態１の画素等価回路図と配置配線図である。FIG. 2 is a pixel equivalent circuit diagram and a layout wiring diagram of the first embodiment. 有機ＥＬディスプレイの全体構成図である。It is a whole block diagram of an organic EL display. データドライバの内部構成図である。It is an internal block diagram of a data driver. 部分更新処理説明図である。It is partial update process explanatory drawing. ゲートドライバ内部構成図である。It is a gate driver internal block diagram. 実施形態２の画素等価回路図である。6 is a pixel equivalent circuit diagram of Embodiment 2. FIG. 実施形態２の他の例の画素等価回路図である。6 is a pixel equivalent circuit diagram of another example of Embodiment 2. FIG.

符号の説明Explanation of symbols

１ 第１有機ＥＬ素子、２ 第１駆動トランジスタ、３ 第２有機ＥＬ素子、４ 第２駆動トランジスタ、５ ゲートトランジスタ、６ ゲートライン、７ データライン、８ 電源ライン、９ カソード電極、１０ 画素メモリアレイ、１１ ゲートドライバ、１２ データドライバ、１３ 画素、１４ 入力処理部、１５ フレームメモリ、１６ 出力処理部、１７ 有機ＥＬパネル、１８ スイッチ用トランジスタ。   DESCRIPTION OF SYMBOLS 1 1st organic EL element, 2 1st drive transistor, 3nd 2nd organic EL element, 4 2nd drive transistor, 5 gate transistor, 6 gate line, 7 data line, 8 power supply line, 9 cathode electrode, 10 pixel memory array 11 gate driver, 12 data driver, 13 pixels, 14 input processing unit, 15 frame memory, 16 output processing unit, 17 organic EL panel, 18 switch transistor.

Claims (10)

アクティブマトリクス型表示パネルであって、
各画素が、
データラインからのデジタルデータの入力を制御する選択トランジスタと、
一対のトランジスタを有するとともに、正電源および負電源間に配置され、選択トランジスタがオンしたときに入力されてくるデジタルデータに応じて一方のトランジスタがオンし、他方のトランジスタがオフして、入力されてくるデジタルデータを記憶するスタティックメモリと、
このスタティックメモリの一対のトランジスタの中のいずれか一方のトランジスタに流れる電流によって発光する発光素子と、
を有し、
前記入力されてくるデータに応じて前記発光素子の発光が制御されることを特徴とするアクティブマトリクス型表示パネル。 An active matrix display panel,
Each pixel is
A select transistor for controlling the input of digital data from the data line;
It has a pair of transistors and is arranged between the positive power supply and the negative power supply. When the selection transistor is turned on, one transistor is turned on and the other transistor is turned off. Static memory to store incoming digital data,
A light emitting element that emits light by a current flowing through one of the pair of transistors of the static memory; and
Have
An active matrix display panel, wherein light emission of the light emitting element is controlled according to the input data. 請求項１に記載のアクティブマトリクス型表示パネルにおいて、
前記スタティックメモリは、
一端が電源に接続され、前記選択トランジスタの出力側にゲートが接続され、前記デジタルデータによってオンオフされる第１トランジスタと、
一端が電源に接続され、前記第１トランジスタの他端にゲートが接続され、前記第１トランジスタのオンオフ状態に応じてオンオフされる第２トランジスタと、
を有し、
前記第２トランジスタの他端が前記第１トランジスタのゲートおよび前記選択トランジスタの出力側に接続されており、
入力されてくるデジタルデータに応じて前記第１トランジスタおよび第２トランジスタが相補的にオンされることを特徴とするアクティブマトリクス型表示パネル。 The active matrix display panel according to claim 1,
The static memory is
A first transistor having one end connected to a power supply, a gate connected to an output side of the selection transistor, and being turned on / off by the digital data;
A second transistor having one end connected to a power source, a gate connected to the other end of the first transistor, and being turned on / off according to an on / off state of the first transistor;
Have
The other end of the second transistor is connected to the gate of the first transistor and the output side of the selection transistor;
An active matrix display panel, wherein the first transistor and the second transistor are complementarily turned on in accordance with input digital data. 請求項２に記載のアクティブマトリクス型表示パネルにおいて、
前記第１トランジスタおよび第２トランジスタの他端にそれぞれ発光素子が接続され、２つの発光素子の中の一方が光を射出し、他方は遮光されていることを特徴とするアクティブマトリクス型表示パネル。 The active matrix display panel according to claim 2,
An active matrix display panel, wherein a light emitting element is connected to each of the other ends of the first transistor and the second transistor, and one of the two light emitting elements emits light and the other is shielded. 請求項３において、
前記遮光されている発光素子と、この遮光された発光素子に接続される前記第１または第２トランジスタのいずれか一方との間に、ゲートが前記第１または第２トランジスタの他方の他端に接続され前記第１または第２トランジスタの他方と極性が反対のスイッチ用トランジスタを設け、このスイッチ用トランジスタにより、遮光されている発光素子への電流供給を遮断することを特徴とするアクティブマトリクス型表示パネル。 In claim 3,
Between the light-shielding light-emitting element and one of the first or second transistor connected to the light-shielded light-emitting element, a gate is connected to the other end of the first or second transistor. An active matrix display characterized in that a switching transistor having a polarity opposite to that of the other one of the first or second transistors is provided, and the current supply to the light-emitting element that is shielded from light is cut off by the switching transistor. panel. 請求項２に記載のアクティブマトリクス型表示パネルにおいて、
前記第１トランジスタおよび第２トランジスタの一方の他端に発光素子が接続され、
前記第１または第２トランジスタのいずれか他方には、ゲートが前記第１または第２トランジスタの他方の他端に接続され前記第１または第２トランジスタ一方と極性が反対のスイッチ用トランジスタを設け、このスイッチ用トランジスタにより、前記第１または第２のトランジスタの他方がオンした際にここに流れる電流を遮断することを特徴とするアクティブマトリクス型表示パネル。 The active matrix display panel according to claim 2,
A light emitting element is connected to the other end of the first transistor and the second transistor;
The other of the first and second transistors is provided with a switching transistor whose gate is connected to the other end of the first or second transistor and whose polarity is opposite to that of the first or second transistor. An active matrix display panel characterized in that when the other of the first or second transistor is turned on, the current flowing therethrough is cut off by the switching transistor. 請求項１〜５のいずれか１つに記載のアクティブマトリクス型表示パネルにおいて、
少なくとも１フレーム分のデジタルデータを記憶するフレームメモリを有し、このフレームメモリからデータラインにデジタルデータが供給されることを特徴とするアクティブマトリクス型表示パネル。 In the active matrix type display panel according to any one of claims 1 to 5,
An active matrix display panel comprising a frame memory for storing at least one frame of digital data, wherein the digital data is supplied from the frame memory to a data line. 請求項６に記載のアクティブマトリクス型表示パネルにおいて、
画素の行毎にゲートラインが配置されており、このゲートラインをゲートドライバによって駆動して前記選択トランジスタを制御し、
前記ゲートドライバは、所定の範囲の行のみを順次選択可能であり、これによって選択された範囲内の画素のみのデータ更新が可能であることを特徴とするアクティブマトリクス型表示パネル。 The active matrix display panel according to claim 6,
A gate line is arranged for each row of pixels, and the gate line is driven by a gate driver to control the selection transistor,
The active matrix display panel, wherein the gate driver can sequentially select only a predetermined range of rows, and can update data of only pixels within the selected range. 請求項６または７に記載のアクティブマトリクス型表示パネルにおいて、
前記フレームメモリは、各画素に対応して、１ビットのデジタルデータと、複数ビットのデジタルデータの両方を格納可能であり、単色画素メモリ表示モードの場合には１フレームに１ビットのデジタルデータを、多階調モードの場合には複数のサブフレームに複数ビットのデジタルデータを前記データラインに供給することを特徴とするアクティブマトリクス型表示パネル。 The active matrix display panel according to claim 6 or 7,
The frame memory can store both 1-bit digital data and multi-bit digital data corresponding to each pixel. In the monochrome pixel memory display mode, 1-bit digital data is stored in one frame. In the multi-grayscale mode, an active matrix display panel, wherein digital data of a plurality of bits is supplied to the data lines in a plurality of subframes. 請求項８に記載のアクティブマトリクス型表示パネルにおいて、
前記フレームメモリからの１ビットのデジタルデータまたは複数ビットのデジタルデータは、各列のデータラインに対しいずれかを選択可能であり、表示モードを部分的に変更可能であることを特徴とするアクティブマトリクス型表示パネル。 The active matrix display panel according to claim 8, wherein
An active matrix characterized in that either one-bit digital data or a plurality of bits of digital data from the frame memory can be selected for a data line of each column, and a display mode can be partially changed. Type display panel. 請求項１〜９のいずれか１つに記載のアクティブマトリクス型表示パネルにおいて、
前記発光素子は、有機ＥＬ素子であることを特徴とするアクティブマトリクス型表示パネル。 In the active matrix type display panel according to any one of claims 1 to 9,
The active matrix display panel, wherein the light emitting element is an organic EL element.
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