JP2006318381A - 電圧発生回路 - Google Patents
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Abstract
【課題】パネルの表示特性に最適な階調電圧を供給し、且つ、消費電力を低減可能な電圧発生回路を提供する。
【解決手段】電圧発生回路は、第1の電源電圧VDDと第2の電源電圧VSSとから第1〜第M(Mは2以上の整数)の分割電圧を生成する電圧分割回路80と、第1〜第Mの分割電圧のインピーダンス変換を行うインピーダンス変換回路IP1〜IP10とを含む。第1〜第K(K<M)のインピーダンス変換回路及び第L(K<L<M)〜第Mのインピーダンス変換回路は、その動作範囲が第1の電源電圧VDDと第2の電源電圧VSSとの間の範囲に設定された第1型の演算増幅器VOPRを含み、第K+1〜第L−1のインピーダンス変換回路は、その動作範囲が第1の電源電圧VDDよりも低い第3の電圧V3と、第1の電源電圧VDDよりも低く第2の電源電圧VSSよりも高い第4の電圧V4との間の範囲に設定された第2型の演算増幅器VOPを含む。
【選択図】図3
【解決手段】電圧発生回路は、第1の電源電圧VDDと第2の電源電圧VSSとから第1〜第M(Mは2以上の整数)の分割電圧を生成する電圧分割回路80と、第1〜第Mの分割電圧のインピーダンス変換を行うインピーダンス変換回路IP1〜IP10とを含む。第1〜第K(K<M)のインピーダンス変換回路及び第L(K<L<M)〜第Mのインピーダンス変換回路は、その動作範囲が第1の電源電圧VDDと第2の電源電圧VSSとの間の範囲に設定された第1型の演算増幅器VOPRを含み、第K+1〜第L−1のインピーダンス変換回路は、その動作範囲が第1の電源電圧VDDよりも低い第3の電圧V3と、第1の電源電圧VDDよりも低く第2の電源電圧VSSよりも高い第4の電圧V4との間の範囲に設定された第2型の演算増幅器VOPを含む。
【選択図】図3
Description
本発明は、電圧発生回路に関する。
従来より、携帯電話機などの電子機器に用いられる液晶パネル(電気光学装置)として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ(Thin Film Transistor:以下、TFTと略す)などのスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
そして、近年、携帯電話機などの携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。
アクティブマトリクス方式の液晶パネルでは、液晶パネルのデータ線を駆動するデータ線駆動回路の中に、出力バッファとして機能する演算増幅器(オペアンプ)を設けることが望ましい。しかしながら、近年の表示パネルの高画質化、高解像度、高階調化に伴い、データ線駆動回路の消費電力の増大が課題となる。
特開2003−022063号公報
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、さまざまな表示パネルの表示特性に対して柔軟に対応でき、且つ、消費電力の低い電圧発生回路を提供することにある。
本発明は、第1の電源電圧を供給する第1の電源と、前記第1の電源電圧よりも電源電圧の低い第2の電源電圧を供給する第2の電源とを用いて第1〜第M(Mは2以上の整数)の分割電圧を生成して出力する電圧分割回路と、前記第1〜第Mの分割電圧のインピーダンス変換を行う第1〜第Mのインピーダンス変換回路と、を含み、前記第1〜第P(1<P<M、Pは整数)のインピーダンス変換回路及び前記第Q(P<Q<M、Qは整数)〜第Mのインピーダンス変換回路は、その動作範囲が前記第1の電源電圧と前記第2の電源電圧との間の範囲に設定されたRail−to−Rail型である第1型の演算増幅器を含み、前記第P+1〜第Q−1のインピーダンス変換回路は、その動作範囲が前記第1の電源電圧よりも低い第3の電圧と、前記第1の電源電圧よりも低く前記第2の電源電圧よりも高い第4の電圧との間の範囲に設定された第2型の演算増幅器を含む電圧発生回路に関する。
これにより、例えば表示パネルに本実施形態を適用する場合、パネルの表示特性に適した階調電圧を、全て第1型の演算増幅器で構成された場合よりも低消費電力で供給することができる。
また、本発明では、第2〜第Pのインピーダンス変換回路及び第Q〜第M−1のインピーダンス変換回路は、前記第2型の演算増幅器をさらに含み、前記第2〜第Pのインピーダンス変換回路及び前記第Q〜第M−1のインピーダンス変換回路の各々に設けられた前記第1型の演算増幅器及び前記第2型の演算増幅器は、排他的に選択され、インピーダンス変換電圧を出力するようにしてもよい。
本発明によれば、第2〜第Pのインピーダンス変換回路及び第Q〜第M−1のインピーダンス変換回路は、動作範囲の異なる第1型、第2型の演算増幅器を排他的に選択することができる。これにより、例えば表示パネルに本実施形態を適用する場合、様々なパネルに対して、最適な階調電圧をより低い消費電力で供給することができる。
また、本発明では、前記第2〜第Pのインピーダンス変換回路及び前記第Q〜第M−1のインピーダンス変換回路の各々に設けられた前記第1及び第2型の演算増幅器は、前記第1型の演算増幅器及び前記第2型の演算増幅器の選択・非選択を設定する初期設定レジスタの設定値に基づいて、排他的に選択されてインピーダンス変換電圧を出力するようにしてもよい。
これにより、第1型の演算増幅器及び前記第2型の演算増幅器の選択・非選択の情報を自由に設定して保存することができる。例えば表示パネルに本実施形態を適用する場合、ユーザーは、適用するパネルの表示特性に最適な設定情報を初期設定レジスタに格納することができるため、電圧発生回路を該パネルに特化した設定で常に使用できる。
また、本発明では、前記第2〜第Pのインピーダンス変換回路及び前記第Q〜第M−1のインピーダンス変換回路の各々に設けられた前記第1及び第2型の演算増幅器のうち、選択された演算増幅器ではバイアス電流用トランジスタがオンに設定され、非選択された演算増幅器ではバイアス電流用トランジスタがオフに設定されるようにしてもよい。
これにより、非選択に設定されている演算増幅器よって消費される無駄な電流を抑制できる。
また、本発明では、前記第1型及び第2型の演算増幅器は、一端に第1の電源電圧(VDD)が供給された第1の電流源(CS1)の他端に各トランジスタのソースが接続されると共に、入力信号(Vin)及び出力信号(Vout)が各トランジスタのゲートに入力される第1の導電型の第1の差動トランジスタ対(PT1、PT2)と、前記第1の差動トランジスタ対の各トランジスタのドレイン電流を生成する第1のカレントミラー回路(CM1)とを有する第1の導電型差動増幅回路(100)と、一端に第2の電源電圧(VSS)が供給された第2の電流源(CS2)の他端に各トランジスタのソースが接続されると共に、前記入力信号及び前記出力信号が各トランジスタのゲートに入力される第2の導電型の第2の差動トランジスタ対(NT3、NT4)と、前記第2の差動トランジスタ対の各トランジスタのドレイン電流を生成する第2のカレントミラー回路(CM2)とを有する第2の導電型差動増幅回路(110)と、前記第1の差動トランジスタ対を構成する2つのトランジスタのドレインである第1の出力ノード(ND1)の電圧に基づいてそのゲート電圧が制御される第2の導電型の第1の駆動トランジスタ(NTO1)と、そのドレインが前記第1の駆動トランジスタのドレインに接続され前記第2の差動トランジスタ対を構成する2つのトランジスタのドレインである第2の出力ノード(ND2)の電圧に基づいてそのゲート電圧が制御される第1の導電型の第2の駆動トランジスタ(PTO1)とを有し、前記第1の駆動トランジスタ(NTO1)のドレインの電圧を前記出力信号(Vout)として出力する出力回路(120)とを含むようにしてもよい。
本発明では、演算増幅器が、第1の導電型差動増幅回路と第2の導電型差動増幅回路とを含み、入力信号及び出力信号が、それぞれ異なる導電型の差動トランジスタ対に入力される。各差動トランジスタ対を構成するトランジスタが電流源に接続されると共に、各トランジスタのドレイン電流がカレントミラー回路によって生成されることで、出力回路は、各差動増幅回路の出力ノードの電圧に基づいて出力信号を出力することができる。
また、本発明では、前記第1型及び第2型の演算増幅器は、前記入力信号(Vin)がゲートに入力されるトランジスタ(NT3)のゲートと、前記出力信号(Vout)がゲートに入力されるトランジスタ(NT4)のゲートとを電気的に接続する第1のスイッチをさらに含み、前記第1及び第2型の演算増幅器のうち、非選択に設定された演算増幅器の前記第1のスイッチはオンに設定され、選択された演算増幅器の前記第1のスイッチはオフに設定されるようにしてもよい。
これにより、インピーダンス変換回路の出力電圧値が、非選択に設定されている演算増幅器の出力に影響されないようにすることができる。
また、本発明では、前記第1型及び第2型の演算増幅器は、前記第1の出力ノード(ND1)と前記第2の電源とを電気的に接続する第2のスイッチと、前記第2の出力ノード(ND2)と前記第1の電源とを電気的に接続する第3のスイッチと、をさらに含み、前記第1及び第2型の演算増幅器のうち、非選択に設定された演算増幅器の前記第2及び第3のスイッチはオンに設定され、選択された演算増幅器の前記第2及び第3のスイッチはオフに設定されるようにしてもよい。
これにより、インピーダンス変換回路の出力電圧値が、非選択に設定されている演算増幅器の出力に影響されないようにすることができる。
また、本発明では、前記第1及び第2型の演算増幅器は、前記出力信号(Vout)がゲートに入力されるトランジスタ(NT4)のゲートと出力信号(Vout)が出力される出力部とを電気的に接続する第4のスイッチをさらに含み、前記第1及び第2型の演算増幅器のうち、非選択に設定された演算増幅器の前記第4のスイッチはオフに設定され、選択された演算増幅器の前記第4のスイッチはオンに設定されるようにしてもよい。
これにより、インピーダンス変換回路の出力電圧値が、非選択に設定されている演算増幅器の出力に影響されないようにすることができる。
また、本発明では、前記第1及び第2型の演算増幅器は、前記第2の駆動トランジスタ(PTO1)と前記第1の駆動トランジスタ(NTO1)との間の中間ノードと、前記第2の駆動トランジスタ(PTO1)のドレインとを電気的に接続する第5のスイッチと、前記第1の駆動トランジスタ(NTO1)のドレインと、前記中間ノードとを電気的に接続する第6のスイッチと、をさらに含み、前記第1及び第2型の演算増幅器のうち、非選択に設定された演算増幅器の前記第5及び第6のスイッチはオフに設定され、選択された演算増幅器の前記第第5及び第6のスイッチはオンに設定されるようにしてもよい。
これにより、インピーダンス変換回路の出力電圧値が、非選択に設定されている演算増幅器の出力に影響されないようにすることができる。
また、本発明では、前記第1及び第2型の演算増幅器は、前記第2の駆動トランジスタ(PTO1)と前記第1の駆動トランジスタ(NTO1)との間の中間ノードと、出力信号(Vout)が出力される出力部とを電気的に接続する出力イネーブルスイッチをさらに含み、前記第1及び第2型の演算増幅器のうち、非選択に設定された演算増幅器の前記出力イネーブルスイッチはオフに設定され、選択された演算増幅器の前記出力イネーブルスイッチはオンに設定されるようにしてもよい。
これにより、インピーダンス変換回路の出力電圧値が、非選択に設定されている演算増幅器の出力に影響されないようにすることができる。
また、本発明では、前記第1型の演算増幅器は、前記入力信号(Vin)及び前記出力信号(Vout)に基づいて、前記第1の差動トランジスタ対を構成する2つのトランジスタのドレインである前記第1の出力ノード(ND1)及び第1の反転出力ノード(NXD1)のうち少なくとも一方を駆動する第1の補助回路(130)と、前記入力信号(Vin)及び前記出力信号(Vout)に基づいて、前記第2の差動トランジスタ対を構成する2つのトランジスタのドレインである第2の出力ノード(ND2)及び第2の反転出力ノード(NXD2)のうち少なくとも一方を駆動する第2の補助回路(140)と、をさらに含むようにしてもよい。
これにより、出力回路を構成する第1及び第2の駆動トランジスタのゲート電圧が制御できる。
また、本発明では、前記第1の補助回路(130)は、前記第1の差動トランジスタ対(PT1、PT2)を構成するトランジスタのうち前記入力信号(Vin)がゲートに入力されるトランジスタ(PT1)のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、前記第1の出力ノード(ND1)及び前記第1の反転出力ノード(NXD1)の少なくとも一方を駆動することで、前記第1の駆動トランジスタ(NTO1)のゲート電圧を制御し、前記第2の補助回路(140)は、前記第2の差動トランジスタ対(NT3、NT4)を構成するトランジスタのうち前記入力信号(Vin)がゲートに入力されるトランジスタ(NT3)のゲート・ソース間電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、前記第2の出力ノード(ND2)及び前記第2の反転出力ノード(NXD2)の少なくとも一方を駆動することで、前記第2の駆動トランジスタ(PTO1)のゲート電圧を制御するようにしてもよい。
これにより、第1の差動トランジスタ対が動作し、かつ第2の差動トランジスタ対が動作しない範囲の入力信号が入力された場合には、第1の導電型差動増幅回路が入力信号及び出力信号の差動増幅を行って出力回路を構成する第1の駆動トランジスタのゲート電圧を制御することができる。一方、第2の導電型差動増幅回路の各ノードが不定となるため、第2の補助回路が、第2の導電型差動増幅回路の第2の出力ノード及び第2の反転出力ノードの少なくとも一方を駆動することで、第2の駆動トランジスタのゲート電圧を制御することができる。
また、第2の差動トランジスタ対が動作せず、かつ第1の差動トランジスタ対が動作する範囲の入力信号が入力された場合には、第2の導電型差動増幅回路が入力信号及び出力信号の差動増幅を行って出力回路を構成する第2の駆動トランジスタのゲート電圧を制御することができる。一方、第1の導電型差動増幅回路の各ノードが不定となるため、第1の補助回路が、第1の導電型差動増幅回路の第1の出力ノード及び第1の反転出力ノードの少なくとも一方を駆動することで、第1の駆動トランジスタのゲート電圧を制御することができる。
こうすることで、出力回路を構成する第1及び第2の駆動トランジスタのゲート電圧が制御できるようになり、入力信号が入力不感帯の範囲であることに起因する不要な貫通電流の発生を無くすことができる。そのため、高電位側の電源電圧と低電位側の電源電圧との間の電圧を振幅として、演算増幅器を形成できるようになるので、駆動能力を低下させることなく動作電圧を狭くでき、更に消費電力を削減できるようになる。これは、昇圧回路の実装や製造プロセスの低耐圧化を意味し、低コスト化を実現する。
また、本発明では、前記第1の補助回路が、各トランジスタのソースに前記第1の電源電圧(VDD)が供給され、各トランジスタのドレインがそれぞれ前記第1の出力ノード(ND1)及び前記第1の反転出力ノード(NXD1)に接続された第1の導電型の第1及び第2の電流駆動トランジスタ(PA1、PA2)と、前記入力信号(Vin)及び前記出力信号(Vout)に基づいて前記第1及び第2の電流駆動トランジスタ(PA1、PA2)のゲート電圧を制御する第1の電流制御回路(132)とを含み、前記第1の差動トランジスタ対(PT1、PT2)を構成するトランジスタのうち前記入力信号(Vin)がゲートに入力されるトランジスタ(PT1)のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、前記第1の電流制御回路(132)が、前記第1の出力ノード(ND1)及び前記第1の反転出力ノード(NXD1)の少なくとも一方を駆動するように前記第1及び第2の電流駆動トランジスタ(PA1、PA2)のゲート電圧を制御するようにしてもよい。
本発明によれば、第1及び第2の電流駆動トランジスタのゲート電圧を制御することで、簡素な構成で、第1の出力ノード又は第1の反転出力ノードを駆動できるようになる。その結果、簡素な構成で、第1の駆動トランジスタのゲート電圧を制御できるようになる。
なお第1又は第2の電流駆動トランジスタのドレインと第1の出力ノード又は第1の反転出力ノードとの間に、他の素子(例えばスイッチング素子等)を設けてもよい。
また、本発明では、前記第1の電流制御回路(132)が、一端に前記第2の電源電圧(VSS)が供給された第3の電流源(CS3)と、前記第3の電流源(CS3)の他端に各トランジスタのソースが接続され、前記入力信号(Vin)及び前記出力信号(Vout)が各トランジスタのゲートに入力される第2の導電型の第3の差動トランジスタ対(NS5、NS6)と、各トランジスタのソースに前記第1の電源電圧(VDD)が供給され、各トランジスタのドレインがそれぞれ前記第3の差動トランジスタ対(NS5、NS6)の各トランジスタのドレインに接続され、各トランジスタのゲート及びドレインが接続された第1の導電型の第5及び第6の電流駆動トランジスタ(PS5、PS6)とを含み、前記第3の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記入力信号(Vin)が入力されるトランジスタ(NS5)のドレインが前記第2の電流駆動トランジスタ(PA2)のゲートに接続され、前記第3の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記出力信号(Vout)が入力されるトランジスタ(NS6)のドレインが前記第1の電流駆動トランジスタ(PA1)のゲートに接続されるようにしてもよい。
本発明によれば、第1の差動トランジスタ対が動作しない範囲の入力信号が入力された場合に、第1の電流制御回路で制御される第1及び第2の電流駆動トランジスタにより、簡素な構成で、第1の出力ノード及び第1の反転出力ノードを補助的に駆動できるようになる。
なお、第3の差動トランジスタ対を構成する各トランジスタのソースと第3の電流源との間、第3の差動トランジスタ対を構成する各トランジスタのドレインと第5又は第6の電流駆動トランジスタのドレインとの間、又は第3の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号が入力されるトランジスタのドレインと第2の電流駆動トランジスタのゲートとの間、又は第3の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号が入力されるトランジスタのドレインと第1の電流駆動トランジスタのゲートとの間に、他の素子(例えばスイッチング素子等)を設けてもよい。
また、本発明では、前記第1型の演算増幅器は、前記第1の電流駆動トランジスタ(PA1)のゲートと、前記第1の電源とを電気的に接続する第1の補助スイッチと、前記第2の電流駆動トランジスタ(PA2)のゲートと、前記第1の電源とを電気的に接続する第2の補助スイッチと、をさらに含み、前記第1型の演算増幅器が非選択に設定された場合には、前記第1及び第2の補助スイッチはオンに設定され、前記第1型の演算増幅器が選択された場合には、前記第1及び第2の補助スイッチはオフに設定されるようにしてもよい。
これにより、インピーダンス変換回路の出力電圧値が、非選択に設定されている演算増幅器の出力に影響されないようにすることができる。
また、本発明では、前記第2の補助回路(140)は、各トランジスタのソースに前記第2の電源電圧(VSS)が供給され、各トランジスタのドレインがそれぞれ前記第2の出力ノード(ND2)及び前記第2の反転出力ノード(NXD2)に接続された第2の導電型の第3及び第4の電流駆動トランジスタ(NA3、NA4)と、前記入力信号(Vin)及び前記出力信号(Vout)に基づいて前記第3及び第4の電流駆動トランジスタ(NA3、NA4)のゲート電圧を制御する第2の電流制御回路(142)とを含み、前記第2の電流制御回路(142)は、前記第2の差動トランジスタ対(NT3、NT4)を構成するトランジスタのうち前記入力信号(Vin)がゲートに入力されるトランジスタ(NT3)のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、前記第2の出力ノード(ND2)及び前記第2の反転出力ノード(NXD2)の少なくとも一方を駆動するように前記第3及び第4の電流駆動トランジスタ(NA3、NA4)のゲート電圧を制御するようにしてもよい。
本発明によれば、第3及び第4の電流駆動トランジスタのゲート電圧を制御することで、簡素な構成で、第2の出力ノード又は第2の反転出力ノードを駆動できるようになる。その結果、簡素な構成で、第2の駆動トランジスタのゲート電圧を制御できるようになる。
なお第3又は第4の電流駆動トランジスタのドレインと第2の出力ノード又は第2の反転出力ノードとの間に、他の素子(例えばスイッチング素子等)を設けてもよい。
また、本発明では、前記第2の電流制御回路(142)は、一端に前記第1の電源電圧(VDD)が供給された第4の電流源(CS4)と、前記第4の電流源(CS4)の他端に各トランジスタのソースが接続され、前記入力信号(Vin)及び前記出力信号(Vout)が各トランジスタのゲートに入力される第1の導電型の第4の差動トランジスタ対(PS7、PS8)と、各トランジスタのソースに前記第2の電源電圧(VSS)が供給され、各トランジスタのドレインがそれぞれ前記第4の差動トランジスタ対(PS7、PS8)の各トランジスタのドレインに接続され、各トランジスタのゲート及びドレインが接続された第2の導電型の第7及び第8の電流駆動トランジスタ(NS7、NS8)とを含み、前記第4の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記入力信号(Vin)が入力されるトランジスタ(PS7)のドレインが前記第4の電流駆動トランジスタ(NA4)のゲートに接続され、前記第4の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記出力信号(Vout)が入力されるトランジスタ(PS8)のドレインが前記第3の電流駆動トランジスタ(NA3)のゲートに接続されるようにしてもよい。
本発明によれば、第2の差動トランジスタ対が動作しない範囲の入力信号が入力された場合に、第2の電流制御回路で制御される第3及び第4の電流駆動トランジスタにより、簡素な構成で、第2の出力ノード及び第2の反転出力ノードを補助的に駆動できるようになる。
なお、第4の差動トランジスタ対を構成する各トランジスタのソースと第4の電流源との間、第4の差動トランジスタ対を構成する各トランジスタのドレインと第7又は第8の電流駆動トランジスタのドレインとの間、又は第4の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号が入力されるトランジスタのドレインと第7の電流駆動トランジスタのゲートとの間、又は第4の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号が入力されるトランジスタのドレインと第8の電流駆動トランジスタのゲートとの間に、他の素子(例えばスイッチング素子等)を設けてもよい。
また、本発明では、前記第1型の演算増幅器は、前記第3の電流駆動トランジスタ(NA3)のゲートと、前記第2の電源とを電気的に接続する第3の補助スイッチと、前記第4の電流駆動トランジスタ(NA4)のゲートと、前記第2の電源とを電気的に接続する第4の補助スイッチと、をさらに含み、前記第1型の演算増幅器が非選択に設定された場合には、前記第3及び第4の補助スイッチはオンに設定され、前記第1型の演算増幅器が選択された場合には、前記第3及び第4の補助スイッチはオフに設定されるようにしてもよい。
これにより、インピーダンス変換回路の出力電圧値が、非選択に設定されている演算増幅器の出力に影響されないようにすることができる。
また、本発明では、前記第1型の演算増幅器は、入力信号(Vin)及び出力信号(Vout)の差分を増幅する第1の導電型差動増幅回路(100)と、前記入力信号(Vin)及び前記出力信号(Vout)の差分を増幅する第2の導電型差動増幅回路(110)と、前記入力信号(Vin)及び前記出力信号(Vout)に基づいて、前記第1の導電型差動増幅回路の第1の出力ノード(ND1)及び第1の反転出力ノード(NXD1)のうち少なくとも一方を駆動する第1の補助回路(130)と、前記入力信号(Vin)及び前記出力信号(Vout)に基づいて、前記第2の導電型差動増幅回路の第2の出力ノード(ND2)及び第2の反転出力ノード(NXD2)のうち少なくとも一方を駆動する第2の補助回路(140)と、前記第1及び第2の出力ノード(ND1、ND2)の電圧に基づいて前記出力信号(Vout)を生成する出力回路(120)とを含むようにしてもよい。
これにより、第1型の演算増幅器は、第1の電源電圧から第2の電源電圧の間で動作可能である。
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。
1.電気光学装置
図1に、本実施形態の電気光学装置(狭義には液晶装置)の構成例を示す。この電気光学装置は、携帯電話、携帯型情報機器(PDA等)、デジタルカメラ、プロジェクタ、携帯型オーディオプレーヤ、マスストレージデバイス、ビデオカメラ、電子手帳、或いはGPS(Global Positioning System)などの種々の電子機器に組み込むことができる。
図1に、本実施形態の電気光学装置(狭義には液晶装置)の構成例を示す。この電気光学装置は、携帯電話、携帯型情報機器(PDA等)、デジタルカメラ、プロジェクタ、携帯型オーディオプレーヤ、マスストレージデバイス、ビデオカメラ、電子手帳、或いはGPS(Global Positioning System)などの種々の電子機器に組み込むことができる。
図1の電気光学装置は、表示パネル512(狭義にはLCD(Liquid Crystal Display)パネル)、データ線駆動回路520(狭義にはソースドライバ)、走査線駆動回路530(狭義にはゲートドライバ)、コントローラ540、電源回路542を含む。なお、電気光学装置にこれらの全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
ここで表示パネル512(電気光学パネル)は、複数の走査線(狭義にはゲート線)と、複数のデータ線(狭義にはソース線と)と、走査線及びデータ線により特定される画素を含む。この場合、データ線に薄膜トランジスタTFT(Thin Film Transistor、広義には画素用スイッチング素子)を接続し、このTFTに画素電極を接続することで、アクティブマトリクス型の電気光学装置を構成できる。
より具体的には、表示パネル512はアクティブマトリクス基板(例えばガラス基板)により構成される。このアクティブマトリクス基板には、図1のY方向に複数配列されそれぞれX方向に伸びる走査線G1〜GI(Iは2以上の自然数)と、X方向に複数配列されそれぞれY方向に伸びるデータ線S1〜SJ(Jは2以上の自然数)とが配置されている。また、走査線GK(1≦K≦I、Kは自然数)とデータ線SL(1≦L≦J、Lは自然数)との交差点に対応する位置に画素が設けられ、各画素は、薄膜トランジスタTFT-KL(広義には画素用スイッチング素子)、画素電極PE−KLを含む。
TFT-KLのゲート電極は走査線GKに接続され、TFT-KLのソース電極はデータ線SLに接続され、TFT-KLのドレイン電極は画素電極PE-KLに接続されている。この画素電極PE-KLと、画素電極PE-KLと液晶素子(広義には電気光学物質)を挟んで対向する対向電極COM(コモン電極)との間には、液晶容量CL-KL(電気光学物質の容量)及び補助容量CS-KLが形成されている。そして、TFT-KL、画素電極PE-KL等が形成されるアクティブマトリクス基板と、対向電極COMが形成される対向基板との間に液晶が封入され、画素電極PEKLと対向電極COMの間の印加電圧に応じて液晶素子の透過率が変化するようになっている。
なお、対向電極COMに与えられる電圧VCOM(第1、第2のコモン電圧)は、電源回路542により生成される。また、対向電極COMを対向基板上にベタに形成せずに、各走査線に対応するように帯状に形成してもよい。
データ線駆動回路520は、画像データに基づいて表示パネル512のデータ線S1〜SJを駆動する。一方、走査線駆動回路530は、表示パネル512の走査線G1〜GIを順次走査駆動する。
コントローラ540は、図示しない中央処理装置(Central Processing Unit:以下、CPUと略す)等のホストにより設定された内容に従って、データ線駆動回路520、走査線駆動回路530及び電源回路542を制御する。
より具体的には、コントローラ540は、データ線駆動回路520及び走査線駆動回路530に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路542に対しては、対向電極COMの電圧VCOMの極性反転タイミングの制御を行う。
電源回路542は、外部から供給される基準電圧に基づいて、表示パネル512の駆動に必要な各種の電圧や、対向電極COMの電圧VCOMを生成する。
なお、図1では、電気光学装置がコントローラ540を含む構成になっているが、コントローラ540を電気光学装置の外部に設けてもよい。或いは、コントローラ540と共にホストを電気光学装置に含めるようにしてもよい。
また、走査線駆動回路530、コントローラ540、電源回路542の少なくとも1つをデータ線駆動回路520に内蔵させてもよい。また、データ線駆動回路520、走査線駆動回路530、コントローラ540、電源回路542の一部又は全部を表示パネル512上に形成してもよい。
なお、液晶素子には、直流電圧を長時間印加すると劣化するという性質がある。このため、液晶素子に印加する電圧の極性を所定期間毎に反転させる駆動方式が必要になる。このような駆動方式としては、フレーム反転駆動、走査(ゲート)ライン反転駆動、データ(ソース)ライン反転駆動、ドット反転駆動などがある。
ここで、走査ライン反転駆動では、液晶素子に印加される電圧が走査期間毎(1又は複数の走査線毎)に極性反転される。例えば、第Nの走査期間(第Nの走査線の選択期間)では正極性の電圧が液晶素子に印加され、第N+1の走査期間では負極性の電圧が印加され、第N+2の走査期間では正極性の電圧が印加される。一方、次のフレームにおいては、今度は、第Nの走査期間では負極性の電圧が液晶素子に印加され、第N+1の走査期間では正極性の電圧が印加され、第N+2の走査期間では負極性の電圧が印加されるようになる。
そして、この走査ライン反転駆動では、対向電極COMの電圧VCOM(以下、コモン電圧と呼ぶ)が走査期間毎に極性反転される。コモン電圧VCOMを極性反転することで、表示パネルの駆動に必要な電圧を低くすることができる。これにより、駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図れる。
2.データ線駆動回路
図2はデータ線駆動回路520の構成例を示すブロック図である。データ線駆動回路520は、データラッチ10、レベルシフタ12、バッファ14、基準電圧発生回路(広義には電圧発生回路)20、DAC(デジタル/アナログ変換回路、電圧選択回路)30、出力回路40及びスイッチング信号生成回路50を含むが、これに限定されない。データ線駆動回路520に、これらの全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
データ線駆動回路520は、例えば基準電圧発生回路20やスイッチング信号生成回路50等を省略するように構成されても良い。
図2はデータ線駆動回路520の構成例を示すブロック図である。データ線駆動回路520は、データラッチ10、レベルシフタ12、バッファ14、基準電圧発生回路(広義には電圧発生回路)20、DAC(デジタル/アナログ変換回路、電圧選択回路)30、出力回路40及びスイッチング信号生成回路50を含むが、これに限定されない。データ線駆動回路520に、これらの全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
データ線駆動回路520は、例えば基準電圧発生回路20やスイッチング信号生成回路50等を省略するように構成されても良い。
データラッチ10は、表示メモリであるRAMからのデータをラッチする。レベルシフタ12は、データラッチ10の出力の電圧レベルをシフトする。バッファ14は、レベルシフタ12からのデータをバッファリングして、デジタル階調データとしてDAC30に出力する。
基準電圧発生回路20は縺iガンマ)補正用のラダー抵抗を含むように構成されてもよく、階調電圧を生成するための複数の基準電圧を発生する。
DAC30は、基準電圧発生回路20からの複数の基準電圧を用いて、バッファ14からのデジタル階調データ(R、G、B用データ)をアナログ階調電圧に変換する。より具体的には、デジタル階調データをデコードし、デコード結果に基づいて、複数の基準電圧のいずれかを選択し、選択した基準電圧をアナログ階調電圧として出力回路40に出力する。このDAC30が有するデコーダはROMなどを用いて実現できる。
なお、出力回路40は、演算増幅器を含まず、DAC30の出力端子とデータ線との間の接続のオン・オフを行うスイッチング素子などを含む。そして、出力回路40に演算増幅器を含ませない代わりに、基準電圧発生回路20に、ボルテージフォロワ接続の演算増幅器(広義にはインピーダンス変換回路)を含ませている。
出力回路40は、DAC30からのアナログ階調電圧をデータ線に伝達する回路である。この出力回路40には、DAC30の出力端子とデータ線との間の接続のオン・オフ制御を行うスイッチング素子(コモン電圧の極性反転時にデータ線をハイインピーダンス状態に設定するためのスイッチング素子)を含ませることができる。
スイッチング信号生成回路50は、基準電圧発生回路20、DAC30、出力回路40が有する種々のスイッチング素子をオン・オフ制御するためのスイッチング信号を生成する。
3.基準電圧発生回路
3.1.構成
図3は、基準電圧発生回路20の構成例を示す図である。基準電圧発生回路20は、第1の電圧分割回路(広義には電圧分割回路)80と、第1の電圧分割回路80から供給される電圧のインピーダンス変換を行う複数のインピーダンス変換回路IP1〜IP10(広義には第1〜第Mのインピーダンス変換回路、Mは2以上の整数)と、第2の電圧分割回路90を含む。
3.1.構成
図3は、基準電圧発生回路20の構成例を示す図である。基準電圧発生回路20は、第1の電圧分割回路(広義には電圧分割回路)80と、第1の電圧分割回路80から供給される電圧のインピーダンス変換を行う複数のインピーダンス変換回路IP1〜IP10(広義には第1〜第Mのインピーダンス変換回路、Mは2以上の整数)と、第2の電圧分割回路90を含む。
インピーダンス変換回路IP1〜IP3(広義には第1〜第P(P<M)のインピーダンス変換回路)及びインピーダンス変換回路IP8〜IP10(広義には第Q(P<Q<M)〜第Mのインピーダンス変換回路)は、その動作範囲が例えば電圧VDD(広義には第1の電源電圧)と電圧VSS(広義には第2の電源電圧)との間の範囲に設定されたRail−to−Rail型であるオペアンプVOPR(広義には第1型の演算増幅器)を含む。
インピーダンス変換回路IP4〜IP7(広義には第P+1〜第P−1のインピーダンス変換回路)は、その動作範囲が電圧VDDよりも低い電圧V3(広義には第3の電圧)と、電圧V3よりも低く電圧VSSよりも高い電圧V4(広義には第4の電圧)との間の範囲に設定された通常型オペアンプVOP(広義には第2型の演算増幅器)を含む。なお、図4に通常型オペアンプVOPの動作範囲を示す。通常型オペアンプVOPでは、図4のR1、R2に示すように入力電圧と出力電圧を等しくすることのできない入力不感帯を有する。これは、入力電圧が供給されるトランジスタの閾値に起因する。即ち、通常型オペアンプVOPの動作範囲は、R3に示すように電圧V3から電圧V4の間である。これに対して、R4に示すように例えば電圧VDD〜電圧VSSの間で動作可能なオペアンプがRail−to−Rail型のオペアンプVOPRである。即ち、通常型オペアンプVOPとRail−to−Rail型オペアンプVOPRとでは、その動作範囲が異なる。オペアンプVOP及びVOPRの構成は後述する。
第1、第2の電圧分割回路80、90は、例えば複数の抵抗素子が直列接続されるラダー抵抗を含み、ラダー抵抗の各電圧分割端子に基準電圧を発生する。第1の電圧分割回路80は、例えばM種類(図3では例えば10種類)の電圧を出力する。
基準電圧発生回路20は、複数の電圧を発生し、例えば階調電圧GV0〜GV63の64種類の電圧を発生するが、これに限定されない。例えば上記のオペアンプVOP1〜VOP8の数を変更したり、第2の電圧分割回路90の抵抗分割数を変更することで、基準電圧発生回路20の発生する電圧の種類を増やしたり減らしたりすることができる。
第2の電圧分割回路90は、オペアンプVOP1〜VOP8、オペアンプVOPR1〜VOPR4等から供給された電圧をラダー抵抗で抵抗分割することで複数種類の電圧を発生する。第2の電圧分割回路90が出力する複数種類の電圧は例えば基準電圧発生回路20が出力する階調電圧GV1〜GV62に設定される。
なお、オペアンプVOPR5、VOPR6には、それぞれ電圧VDD(例えば電源電圧)、電圧VSS(例えば接地電圧)が供給され、オペアンプVOPR5の出力は例えば基準電圧発生回路20が出力する階調電圧GV0に設定され、オペアンプVOPR6の出力は例えば階調電圧GV63に設定される。
基準電圧発生回路20は、上記の構成に限定されず、例えば第2の電圧分割回路90を省略するようにしてもよい。また、基準電圧発生回路20のオペアンプVOP及びVOPRの数は一例であって、上記の構成に限定されない。例えば、オペアンプVOPを8個でなく、9個、10個、11個・・・としてもよいし、逆に7個、6個、・・・としてもよい。また、インピーダンス変換回路IP3、IP8のオペアンプVOPR2、VOPR3を省略するようにしても良いし、インピーダンス変換回路IP4〜IP7のオペアンプVOPの後段にRail−to−Rail型のオペアンプVOPRを設けるようにしても良い。
例えば、インピーダンス変換回路IP2、IP3、IP8、IP9は、通常型オペアンプVOP及びRail−to−Rail型オペアンプVOPRを含む。各インピーダンス変換回路IP2、IP3、IP8、IP9では、この2つのオペアンプVOP、VOPRのオン・オフを例えばレジスタ(広義には初期設定レジスタ)等の設定情報に基づいて排他的に制御する。例えば、インピーダンス変換回路IP2において、オペアンプVOPがオンに設定された場合には、オペアンプVOPRがオフに設定される。なお、使用されないオペアンプVOP、VOPRはオフに設定されるため、無駄な電力消費を抑制できる。
このように、フレキシブルに各インピーダンス変換回路IP2、IP3、IP8、IP9の各オペアンプVOP、VOPRのオン・オフを制御することができる。これにより、基準電圧発生回路20は、さまざまなパネルの表示特性(例えばγ(ガンマ)特性)に対して、柔軟に対応することができる。また、ユーザーは初期設定レジスタを適宜に設定することで、適用したいパネルの表示特性に最適な設定を保存できる。これにより、基準電圧発生回路20は常にパネルに対して最適な階調電圧GV0〜GV63を低消費電力で供給することができる。
また、図5に示すように、第2の電圧分割回路90を省略し、各階調電圧GV0〜GV63の出力にオペアンプを用いるような構成でも良い。図5の基準電圧発生回路21は、例えば64階調表示に対応するためにインピーダンス変換回路IP1’〜IP64’を含む。各インピーダンス変換回路IP1’〜IP64’の出力が階調電圧GV0〜GV63に設定される。また、第1の電圧分割回路80は64種類の電圧V0’〜V63’を出力する。
インピーダンス変換回路IP1’〜IP3’、IP62’〜IP64’にはRail−to−Rail型オペアンプVOPRが設けられ、インピーダンス変換回路IP2’〜IP63’には通常型オペアンプVOPが設けられている。この場合も同様に、インピーダンス変換回路IP2’、IP3’、IP62’、IP63’では、設定情報に基づいてRail−to−Rail型オペアンプVOPR及び通常型オペアンプVOPのオン・オフを排他的に制御する。
図6は、図3の基準電圧発生回路20の第1、第2の電圧分割回路80、90の詳細を示す。電圧発生回路95は振幅調整レジスタ24の設定情報に基づいて、第1の電圧分割回路80に供給する電圧を生成する。ここでは、第1の電圧分割回路80には例えば電圧VDD及び電圧VSSが供給されることとする。
第1の電圧分割回路80は、複数の可変抵抗VRと、複数のラダー抵抗DRを含む。傾き調整レジスタ26によって、階調電圧GV0〜GV63の変化の傾きを調整することができる。傾き調整レジスタ26には、可変抵抗VRの抵抗値を設定する情報が格納されている。各可変抵抗VRは、傾き調整レジスタ26の設定情報に基づいて、その抵抗値が設定される。なお、図6に記載されている“16to1”は、例えば16種類に抵抗値が可変である場合の、そのうちの1種類に選択することを意味する。
微調整レジスタ28は、階調電圧GV0〜GV63の電圧レベルの微調整を行うための設定情報が格納されている。セレクタSLは、ラダー抵抗DRから抵抗分割によって電圧分割された複数種類の電圧のうち、微調整レジスタの設定情報に基づいて、その複数種類の電圧から一つの電圧を選択する。図6に記載されている“8to1”は、例えば8種類に電圧分割された電圧値のうちの1種類を選択することを意味する。
なお、各レジスタ24、26、28は、ユーザーが適宜に設定可能な情報が格納される。
また、第2の電圧分割回路90は、複数の抵抗が直列に接続されたラダー抵抗を含む。階調電圧GV1〜GV62は、第2の電圧分割回路90によって電圧分割された電圧に基づく。ここで、例えば階調電圧GV2〜GV61に対応して“2to1”と記載されているのは、基準電圧VCOMの正極時と負極時とで階調電圧GV2〜GV61の電圧値を変更するためである。例えば階調電圧GV2として用意された2種類の電圧値のうち、基準電圧VCOMが正極である場合には一方の電圧を選択し、基準電圧VCOMが負極である場合には他方の電圧を選択する。
これは、一般的に、VCOMの正極期間と負極期間とでは縺iガンマ)補正特性(階調特性)が非対称になるためである。つまり、このように縺iガンマ)補正特性が非対称になる場合にも、図6のようにラダー抵抗の抵抗分割を正極性用、負極性用とで変更することで、VCOMの正極期間、負極期間の各期間に最適な縺iガンマ)補正を行うことが可能になる。なお、第1の電圧分割回路80においても、基準電圧VCOMの正極・負極に基づいて、微調整レジスタ28を設定することで、各インピーダンス変換回路IP3〜IP8に入力される電圧を変更可能である。
3.2.通常型オペアンプVOP
図7に通常型オペアンプVOPの回路例を示す。図7のオペアンプVOPは、p型トランジスタM7、M8、n型トランジスタM5、M6、及びトランジスタCSb(広義にはバイアス電流用トランジスタ)を含むp型差動入力回路によりn型駆動トランジスタM10を制御する。またp型トランジスタM1、M2、n型トランジスタM3、M4、及びトランジスタCSa(広義にはバイアス電流用トランジスタ)を含むn型差動入力回路によりp型駆動トランジスタM9を制御する。
図7に通常型オペアンプVOPの回路例を示す。図7のオペアンプVOPは、p型トランジスタM7、M8、n型トランジスタM5、M6、及びトランジスタCSb(広義にはバイアス電流用トランジスタ)を含むp型差動入力回路によりn型駆動トランジスタM10を制御する。またp型トランジスタM1、M2、n型トランジスタM3、M4、及びトランジスタCSa(広義にはバイアス電流用トランジスタ)を含むn型差動入力回路によりp型駆動トランジスタM9を制御する。
n型差動入力回路に着目して、入力信号Vinの電圧が出力信号Voutの電圧より大きい場合を考える。この場合、n型トランジスタM4のインピーダンスがn型トランジスタM3より大きくなるため、p型トランジスタM2、M1のゲート電圧が上昇し、p型トランジスタM1のインピーダンスが大きくなる。そのため、p型駆動トランジスタM9のゲート電圧が下降し、p型駆動トランジスタM9はオンする方向に向かう。
p型差動入力回路に着目すると、入力信号Vinの電圧が出力信号Voutの電圧より大きい場合、p型トランジスタM8のインピーダンスがp型トランジスタM7のインピーダンスより小さくなるため、n型トランジスタM5、M6のゲート電圧が上昇し、n型トランジスタM5のインピーダンスが小さくなる。そのため、n型駆動トランジスタM10のゲート電圧が下降し、n型駆動トランジスタM10がオフする方向に向かう。
このように、入力信号Vinの電圧が出力信号Voutの電圧より大きい場合は、出力信号Voutの電圧が大きくなる方向にp型駆動トランジスタM9、n型駆動トランジスタM10が動作する。なお、入力信号Vinの電圧が出力信号Voutの電圧より小さい場合は、上述と逆の動作を行う。以上のような動作の結果、演算増幅器では、入力信号Vinの電圧と出力信号Voutの電圧とがほぼ等しくなる平衡状態に移行していく。
しかしながら、p型差動入力回路では入力信号Vinがゲート電圧としてp型トランジスタM7に供給され、n型差動入力回路では入力信号Vinがゲート電圧としてn型トランジスタM3に供給される。そのため、図4に示すように、入力信号Vinが、高電位側の電源電圧VDD〜VDD−|Vthp|(Vthpは、p型トランジスタM7の閾値電圧)の範囲R1と、低電位側の電源電圧VSS〜VSS+Vthn(Vthnは、n型トランジスタM3の閾値電圧)の範囲R2では、入力信号Vinの電圧と出力信号Voutの電圧とを等しくできない入力不感帯となる。これは、低電位側の電源電圧VSS〜VSS+Vthnの範囲R2では、n型トランジスタM3がオフ状態のままであるためn型差動入力回路が動作せず、高電位側の電源電圧VDD〜VDD−|Vthp|の範囲R1では、p型トランジスタM7がオフ状態のままであるためp型差動入力回路が動作しないからである。
なお、トランジスタCSa、CSbの各ゲートに入力されるゲート電圧CSaG、CSbGを調整することで、n型差動入力回路及びp型差動入力回路の電流源を調整することができる。
また、通常型オペアンプVOPは、スイッチSW21(広義には第1のスイッチ)、スイッチSW22(広義には第2のスイッチ)、スイッチSW23(広義には第3のスイッチ)、スイッチSW24(広義には第4のスイッチ)、スイッチSW25(広義には第5のスイッチ)、スイッチSW26(広義には第6のスイッチ)及び出力イネーブルスイッチOE2(広義には出力イネーブルスイッチ)を含む。
スイッチSW21は、入力信号Vinが入力される入力ノードIND2と出力信号Voutが出力される出力ノードOND2(広義には出力部)との間に設けられている。スイッチSW22は、電圧VSSを発生する電源(広義には第2の電源)と出力ノードND21との間に設けられている。スイッチSW23は、電圧VDDを発生する電源(広義には第1の電源)と出力ノードND22との間に設けられている。スイッチSW24は、出力ノードOND2とトランジスタM4のゲートとの間に設けられている。スイッチSW25は、電圧VDDを発生する電源と中間ノードMND2との間に設けられている。スイッチSW26は、電圧VSSを発生する電源と中間ノードMND2との間に設けられている。出力イネーブルスイッチOE2は中間ノードMND2と出力ノードOND2との間に設けられている。
例えば図3のインピーダンス変換回路IP2、IP3、IP8、IP9等のいずれかにおいて、通常型オペアンプVOPがオンに設定された場合には、スイッチSW21、スイッチSW24、スイッチSW25、スイッチSW26、出力イネーブルスイッチOE2がオンに設定される。また、スイッチSW22、SW23はオフに設定される。即ち、図7に示すような状態になる。
一方、インピーダンス変換回路IP2等において、Rail−to−Rail型オペアンプVOPRがオンに設定され、通常型オペアンプVOPがオフに設定された場合には、スイッチSW21、スイッチSW24、スイッチSW25、スイッチSW26、出力イネーブルスイッチOE2がオフに設定される。また、スイッチSW22、SW23はオンに設定される。即ち、図8に示すような状態になる。これにより、トランジスタM9、M10は確実にオフにされ、出力ノードOND2はハイインピーダンス状態に設定される。さらに、トランジスタCSa、CSbのゲートに入力されるゲート電圧CSaG、CSbGを制御する(例えばトランジスタCSa、CSbをオフにする)ことで、n型差動入力回路及びp型差動入力回路の電流源の電流供給をオフにすることができる。これにより、通常型オペアンプVOPがオフに設定されている場合に、通常型オペアンプVOPによる無駄な電力消費を抑制できる。
3.3.Rail−to−Rail型オペアンプVOPR
図9に本実施形態に係るRail−to−Rail型オペアンプVOPRの構成例を示す。
図9に本実施形態に係るRail−to−Rail型オペアンプVOPRの構成例を示す。
このオペアンプVOPRは、p型(例えば第1の導電型)差動増幅回路100と、n型(例えば第2の導電型)差動増幅回路110と、出力回路120とを含む。p型差動増幅回路100、n型差動増幅回路110、及び出力回路120は、高電位側の電源電圧VDD(広義には第1の電源電圧)と低電位側の電源電圧VSS(広義には第2の電源電圧)との間の電圧を動作電圧とする。
p型差動増幅回路100は、入力信号Vin及び出力信号Voutの差分を増幅する。p型差動増幅回路100は、出力ノードND1(第1の出力ノード)及び反転出力ノードNXD1(第1の反転出力ノード)を有し、出力ノードND1及び反転出力ノードNXD1の間に入力信号Vin及び出力信号Voutの差分に対応した電圧を出力する。
このp型差動増幅回路100は、第1のカレントミラー回路CM1と、p型(第1の導電型)の第1の差動トランジスタ対を有する。第1の差動トランジスタ対は、p型金属酸化膜半導体(Metal Oxide Semiconductor:以下MOSと略す)トランジスタ(以下、M
OSトランジスタを単にトランジスタと略す)PT1、PT2を含む。p型トランジスタPT1、PT2の各トランジスタのソースが第1の電流源CS1に接続されると共に、入力信号Vin及び出力信号Voutが各トランジスタのゲートに入力される。p型トランジスタPT1、PT2のドレイン電流は、第1のカレントミラー回路CM1によって生成される。p型トランジスタPT1のゲートに入力信号Vinが入力される。p型トランジスタPT2のゲートに出力信号Voutが入力される。p型トランジスタPT1のドレインが、出力ノードND1(第1の出力ノード)になる。p型トランジスタPT2のドレインが、反転出力ノードNXD1(第1の反転出力ノード)になる。
OSトランジスタを単にトランジスタと略す)PT1、PT2を含む。p型トランジスタPT1、PT2の各トランジスタのソースが第1の電流源CS1に接続されると共に、入力信号Vin及び出力信号Voutが各トランジスタのゲートに入力される。p型トランジスタPT1、PT2のドレイン電流は、第1のカレントミラー回路CM1によって生成される。p型トランジスタPT1のゲートに入力信号Vinが入力される。p型トランジスタPT2のゲートに出力信号Voutが入力される。p型トランジスタPT1のドレインが、出力ノードND1(第1の出力ノード)になる。p型トランジスタPT2のドレインが、反転出力ノードNXD1(第1の反転出力ノード)になる。
n型差動増幅回路110は、入力信号Vin及び出力信号Voutの差分を増幅する。n型差動増幅回路110は、出力ノードND2(第2の出力ノード)及び反転出力ノードNXD2(第2の反転出力ノード)を有し、出力ノードND2及び反転出力ノードNXD2の間に入力信号Vin及び出力信号Voutの差分に対応した電圧を出力する。
このn型差動増幅回路110は、第2のカレントミラー回路CM2と、n型(第2の導電型)の第2の差動トランジスタ対を含む。第2の差動トランジスタ対は、n型トランジスタNT3、NT4を含む。n型トランジスタNT3、NT4の各トランジスタのソースが第2の電流源CS2に接続されると共に、入力信号Vin及び出力信号Voutが各トランジスタのゲートに入力される。n型トランジスタNT3、NT4のドレイン電流は、第2のカレントミラー回路CM2によって生成される。n型トランジスタNT3のゲートに入力信号Vinが入力される。n型トランジスタNT4のゲートに出力信号Voutが入力される。n型トランジスタNT3のドレインが、出力ノードND2(第2の出力ノード)になる。n型トランジスタNT4のドレインが、反転出力ノードNXD2(第2の反転出力ノード)になる。
出力回路120は、p型差動増幅回路100の出力ノードND1(第1の出力ノード)の電圧とn型差動増幅回路110の出力ノードND2(第2の出力ノード)の電圧とに基づいて、出力信号Voutを生成する。
この出力回路120は、n型(第2の導電型)の第1の駆動トランジスタNTO1とp型(第1の導電型)の第2の駆動トランジスタPTO1とを含む。第1の駆動トランジスタNTO1のゲート(電圧)は、p型差動増幅回路100の出力ノードND1(第1の出力ノード)の電圧に基づいて制御される。第2の駆動トランジスタPTO1のゲート(電圧)は、n型差動増幅回路110の出力ノード(ND2)(第2の出力ノード)の電圧に基づいて制御される。第2の駆動トランジスタPTO1のドレインは、第1の駆動トランジスタNTO1のドレインに接続される。そして出力回路120は、第1の駆動トランジスタNTO1のドレインの電圧(第2の駆動トランジスタPTO1のドレインの電圧)を、出力信号Voutとして出力する。
更に本実施形態における演算増幅器は、第1及び第2の補助回路130、140を含むことで、入力不感帯をなくし、かつ貫通電流を抑える。この結果、動作電圧の範囲を不要に広げることなく、貫通電流を抑えて低消費電力化を実現する。
ここで、第1の補助回路130は、入力信号Vin及び出力信号Voutに基づいて、p型差動増幅回路100の出力ノードND1(第1の出力ノード)及び反転出力ノードNXD1(第1の反転出力ノード)のうち少なくとも一方を駆動する。また第2の補助回路130は、入力信号Vin及び出力信号Voutに基づいて、n型差動増幅回路110の出力ノードND2(第2の出力ノード)及び第2の反転出力ノード(NXD2)のうち少なくとも一方を駆動する。
そして、p型トランジスタPT1(第1の差動トランジスタ対を構成するトランジスタのうち入力信号Vinがゲートに入力されるトランジスタ)のゲート・ソース間(ゲートとソースとの間)の電圧の絶対値がp型トランジスタPT1の閾値電圧の絶対値より小さいとき、第1の補助回路130が、出力ノードND1(第1の出力ノード)及び反転出力ノードNXD1(第1の反転出力ノード)の少なくとも一方を駆動することで、第1の駆動トランジスタNTO1のゲート電圧を制御する。
更に、n型トランジスタNT3(第2の差動トランジスタ対を構成するトランジスタのうち入力信号Vinがゲートに入力されるトランジスタ)のゲート・ソース間の電圧の絶対値がn型トランジスタNT3の閾値電圧の絶対値より小さいとき、第2の補助回路140が、出力ノードND2(第2の出力ノード)及び反転出力ノードNXD2(第2の反転出力ノード)の少なくとも一方を駆動することで、第2の駆動トランジスタPTO1のゲート電圧を制御する。
図10に、図5に示すオペアンプVOPRの動作説明図を示す。
ここで、高電位側の電源電圧をVDD、低電位側の電源電圧をVSS、入力信号の電圧をVin、p型トランジスタPT1の閾値電圧をVthp、n型トランジスタNT3の閾値電圧Vthnとする。
VDD≧Vin>VDD−|Vthp|では、p型トランジスタがオフ、n型トランジスタがオンとなる。ここでp型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、p型トランジスタがオフとは、カットオフ領域であることを意味する。同様にn型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、n型トランジスタがオンとは、線形領域又は飽和領域であることを意味する。従って、VDD≧Vin>VDD−|Vthp|では、p型差動増幅回路100は動作せず(オフ)、n型差動増幅回路110は動作する(オン)。そこで第1の補助回路130の動作をオン(出力ノードND1(第1の出力ノード)及び反転出力ノードNXD1(第1の反転出力ノード)の少なくとも一方を駆動させ)し、第2の補助回路140の動作をオフ(出力ノードND2(第2の出力ノード)及び反転出力ノードNXD1(第2の反転出力ノード)を駆動させない)する。このように、p型差動増幅回路100が動作しない範囲で、第1の補助回路130によりp型差動増幅回路100の出力ノードND1(反転出力ノードNXD1)を駆動することで、p型差動増幅回路100の第1の差動トランジスタ対の入力不感帯の範囲の入力信号Vinに対しても、出力ノードND1の電圧を不定状態にすることがなくなる。
VDD−|Vthp|≧Vin≧Vthn+VSSでは、p型トランジスタがオン、n型トランジスタがオンとなる。ここでp型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、p型トランジスタがオンとは、線形領域又は飽和領域であることを意味する。従って、p型差動増幅回路100は動作し(オン)、n型差動増幅回路110も動作する(オン)。この場合、第1の補助回路130の動作をオン又はオフし、第2の補助回路140の動作をオン又はオフする。即ち、p型差動増幅回路100及びn型差動増幅回路110が動作するため、出力ノードND1、ND2が不定状態にならず、図13に示す構成の差動増幅器と同様に、出力回路120により出力信号Voutを出力する。従って、第1及び第2補助回路130、140を動作させてもよいし、動作させなくてもよい。図5では、動作をオンさせている。
Vthn+VSS>Vin≧VSSでは、p型トランジスタがオン、n型トランジスタがオフとなる。ここでn型トランジスタがゲート電圧に応じてカットオフ領域、線形領域、又は飽和領域で動作する場合、n型トランジスタがオフとは、カットオフ領域であることを意味する。従って、n型差動増幅回路110は動作せず(オフ)、p型差動増幅回路100は動作する(オン)。そこで第2の補助回路140の動作をオン(出力ノードND2(第2の出力ノード)及び反転出力ノードNXD2(第2の反転出力ノード)の少なくとも一方を駆動させ)し、第1の補助回路130の動作をオフする。このように、n型差動増幅回路110が動作しない範囲で、第2の補助回路140によりn型差動増幅回路110の出力ノードND2(反転出力ノードNXD2)を駆動することで、n型差動増幅回路110の第2の差動トランジスタ対の入力不感帯の範囲の入力信号Vinに対しても、出力ノードND2の電圧を不定状態にすることがなくなる。
以上のように第1及び第2の補助回路130、140により、出力回路120を構成する第1及び第2の駆動トランジスタNTO1、PTO1のゲート電圧が制御できるようになり、入力信号Vinが入力不感帯の範囲であることに起因する不要な貫通電流の発生を無くすことができる。しかも、入力信号Vinの入力不感帯を無くすことで、p型トランジスタの閾値電圧Vthp及びn型トランジスタの閾値電圧Vthnのばらつきを考慮して約1.9ボルトのオフセットを設ける必要がなくなる。そのため、高電位側の電源電圧VDDと低電位側の電源電圧VSSとの間の電圧を振幅として、演算増幅器を形成できるようになるので、駆動能力を低下させることなく動作電圧を狭くでき、更に消費電力を削減できるようになる。これは、昇圧回路の実装や製造プロセスの低耐圧化を意味し、低コスト化を実現する。
以下では、本実施形態におけるオペアンプVOPRの詳細な構成例について説明する。
図9において、p型差動増幅回路100は、第1の電流源CS1と、上述の第1の差動トランジスタ対と、第1のカレントミラー回路CM1とを含む。第1の電流源CS1の一端に、高電位側の電源電圧VDD(第1の電源電圧)が供給される。第1の電流源CS1の他端に、上述の第1の差動トランジスタ対を構成するp型トランジスタPT1、PT2のソースが接続される。
第1のカレントミラー回路CM1は、ゲート同士が互いに接続されたn型(第2の導電型)の第1のトランジスタ対を含む。この第1のトランジスタ対は、n型トランジスタNT1、NT2を含む。n型トランジスタNT1、NT2の各トランジスタのソースに低電位側の電源電圧VSS(第2の電源電圧)が供給される。n型トランジスタNT1のドレインが出力ノードND1(第1の出力ノード)に接続される。n型トランジスタNT2のドレインが反転出力ノードNXD1(第1の反転出力ノード)に接続される。n型トランジスタNT2(第1の差動トランジスタ対を構成するトランジスタのうち反転出力ノードNXD1に接続されるトランジスタ)のドレイン及びゲートが接続される。
またn型差動増幅回路110は、第2の電流源CS2と、上述の第2の差動トランジスタ対と、第2のカレントミラー回路CM2とを含む。第2の電流源CS2の一端に、低電位側の電源電圧VSS(第2の電源電圧)が供給される。第2の電流源CS2の他端に、上述の第2の差動トランジスタ対を構成するn型トランジスタNT3、NT4のソースが接続される。
第2のカレントミラー回路CM2は、ゲート同士が互いに接続されたp型(第1の導電型)の第2のトランジスタ対を含む。この第2のトランジスタ対は、p型トランジスタPT3、PT4を含む。p型トランジスタPT3、PT4の各トランジスタのソースに高電位側の電源電圧VDD(第1の電源電圧)が供給される。p型トランジスタPT3のドレインが出力ノードND2(第2の出力ノード)に接続される。p型トランジスタPT4のドレインが反転出力ノードNXD2(第2の反転出力ノード)に接続される。p型トランジスタPT4(第2のトランジスタ対を構成するトランジスタのうち反転出力ノードNXD2に接続されるトランジスタ)のドレイン及びゲートが接続される。
また第1の補助回路130は、p型(第1の導電型)の第1及び第2の電流駆動トランジスタPA1、PA2と、第1の電流制御回路132とを含むことができる。第1及び第2の電流駆動トランジスタPA1、PA2の各トランジスタのソースに、高電位側の電源電圧VDD(第1の電源電圧)が供給される。第1の電流駆動トランジスタPA1のドレインは、出力ノードND1(第1の出力ノード)に接続される。第2の電流駆動トランジスタPA2のドレインは、反転出力ノードNXD1(第1の反転出力ノード)に接続される。
そして、第1の電流制御回路132が、入力信号Vin及び出力信号Voutに基づいて第1及び第2の電流駆動トランジスタPA1、PA2のゲート電圧を制御する。より具体的には、第1の差動トランジスタ対を構成するトランジスタのうち入力信号Vinがゲートに入力されるp型トランジスタPT1のゲート・ソース間の電圧(の絶対値)が該トランジスタの閾値電圧(の絶対値)より小さいとき、第1の電流制御回路132が、出力ノードND1(第1の出力ノード)及び反転出力ノードNXD1(第1の反転出力ノード)の少なくとも一方を駆動するように第1及び第2の電流駆動トランジスタPA1、PA2のゲート電圧を制御する。
また第2の補助回路140は、n型(第2の導電型)の第3及び第4の電流駆動トランジスタNA3、NA4と、第2の電流制御回路142とを含むことができる。第3及び第4の電流駆動トランジスタNA3、NA4の各トランジスタのソースに、低電位側の電源電圧VSS(第2の電源電圧)が供給される。第3の電流駆動トランジスタNA3のドレインは、出力ノードND2(第2の出力ノード)に接続される。第4の電流駆動トランジスタNA4のドレインは、反転出力ノードNXD2(第2の反転出力ノード)に接続される。
そして、第2の電流制御回路142が、入力信号Vin及び出力信号Voutに基づいて第3及び第4の電流駆動トランジスタNA3、NA4のゲート電圧を制御する。より具体的には、第2の差動トランジスタ対を構成するトランジスタのうち入力信号Vinがゲートに入力されるn型トランジスタNT3のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、第2の電流制御回路142が、出力ノードND2(第2の出力ノード)及び反転出力ノードNXD2(第2の反転出力ノード)の少なくとも一方を駆動するように第3及び第4の電流駆動トランジスタNA3、NA4のゲート電圧を制御する。
図11に、第1の電流制御回路132の構成例を示す。
第1の電流制御回路132は、第3の電流源CS3と、n型(第2の導電型)の第3の差動トランジスタ対と、p型(第1の導電型)の第5及び第6の電流駆動トランジスタPS5、PS6とを含む。
第3の電流源CS3の一端に、低電位側の電源電圧VSS(第2の電源電圧)が供給される。
第3の差動トランジスタ対は、n型トランジスタNS5、NS6を含む。n型トランジスタNS5、NS6の各トランジスタのソースが、第3の電流源CS3の他端に接続される。n型トランジスタNS5のゲートに、入力信号Vinが入力される。n型トランジスタNS6のゲートに、出力信号Voutが入力される。
第5及び第6の電流駆動トランジスタPS5、PS6の各トランジスタのソースに、高電位側の電源電圧VDD(第1の電源電圧)が供給される。第5の電流駆動トランジスタPS5のドレインが、第3の差動トランジスタ対を構成するn型トランジスタNS5のドレインに接続される。第6の電流駆動トランジスタPS6のドレインが、第3の差動トランジスタ対を構成するn型トランジスタNS6のドレインに接続される。第5の電流駆動トランジスタPS5のゲート及びドレインが接続される。第6の電流駆動トランジスタPS6のゲート及びドレインが接続される。
そして、第3の差動トランジスタ対を構成するn型トランジスタNS5(第3の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号Vinが入力されるトランジスタ)のドレイン(或いは第5の電流駆動トランジスタPS5のドレイン)が、第2の電流駆動トランジスタPA2のゲートに接続される。また、第3の差動トランジスタ対を構成するn型トランジスタNS6(第3の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号Voutが入力されるトランジスタ)のドレイン(或いは第6の電流駆動トランジスタPS6のドレイン)が、第1の電流駆動トランジスタPA1のゲートに接続される。
即ち、第1及び第6の電流駆動トランジスタPA1、PS6は、カレントミラー回路を構成する。同様に、第2及び第5の電流駆動トランジスタPA2、PS5は、カレントミラー回路を構成する。
図12に、第2の電流制御回路142の構成例を示す。
第2の電流制御回路142は、第4の電流源CS4と、p型(第1の導電型)の第4の差動トランジスタ対と、n型(第2の導電型)の第7及び第8の電流駆動トランジスタNS7、NS8とを含む。
第4の電流源CS4の一端に、高電位側の電源電圧VDD(第1の電源電圧)が供給される。
第4の差動トランジスタ対は、p型トランジスタPS7、PS8を含む。p型トランジスタPS7、PS8の各トランジスタのソースが、第4の電流源CS4の他端に接続される。p型トランジスタPS7のゲートに、入力信号Vinが入力される。p型トランジスタPS8のゲートに、出力信号Voutが入力される。
第7及び第8の電流駆動トランジスタNS7、NS8の各トランジスタのソースに、低電位側の電源電圧VSS(第2の電源電圧)が供給される。第7の電流駆動トランジスタNS7のドレインが、第4の差動トランジスタ対を構成するp型トランジスタPS7のドレインに接続される。第8の電流駆動トランジスタNS8のドレインが、第4の差動トランジスタ対を構成するp型トランジスタPS8のドレインに接続される。第7の電流駆動トランジスタNS7のゲート及びドレインが接続される。第8の電流駆動トランジスタNS8のゲート及びドレインが接続される。
そして、第4の差動トランジスタ対を構成するp型トランジスタPS7(第4の差動トランジスタ対を構成するトランジスタのうちそのゲートに入力信号Vinが入力されるトランジスタ)のドレイン(或いは第7の電流駆動トランジスタNS7のドレイン)が、第4の電流駆動トランジスタNA4のゲートに接続される。また、第4の差動トランジスタ対を構成するp型トランジスタPS8(第4の差動トランジスタ対を構成するトランジスタのうちそのゲートに出力信号Voutが入力されるトランジスタ)のドレイン(或いは第8の電流駆動トランジスタNS8のドレイン)が、第3の電流駆動トランジスタNA3のゲートに接続される。
即ち、第3及び第8の電流駆動トランジスタNA3、NS8は、カレントミラー回路を構成する。同様に、第4及び第7の電流駆動トランジスタNA4、NS7は、カレントミラー回路を構成する。
次に、第1の補助回路130が図11に示す第1の電流制御回路132を有し、第2の補助回路140が図12に示す構成の第2の電流制御回路142を有するものとして、図9に示す構成の演算増幅器の動作について説明する。
まず、Vthn+VSS≧Vin>VSSのとき、p型差動増幅回路100は、p型トランジスタPT1がオンとなって適正な動作を行うが、n型差動増幅回路110は、n型トランジスタNT3が動作しないため、n型差動増幅回路110の各ノードの電圧は不定となる。
ここで第2の補助回路140に着目すると、p型トランジスタPS7がオンしてインピーダンスが小さくなるため、第4の電流駆動トランジスタNA4のゲート電圧が上がる。この結果、第4の電流駆動トランジスタNA4のインピーダンスが小さくなる。即ち、第4の電流駆動トランジスタNA4が反転出力ノードNXD2を駆動して電流を引き込み、反転出力ノードNXD2の電位が低くなる。この結果、p型トランジスタPT3のインピーダンスが小さくなって、出力ノードND2の電位が上がる。そして、出力回路120の第2の駆動トランジスタPTO1のインピーダンスが大きくなって、出力信号Voutの電位が下がる。これにより、p型トランジスタPS8のインピーダンスが小さくなって、第3の電流駆動トランジスタNA3のゲート電圧が上昇する。従って、第3の電流駆動トランジスタNA3のインピーダンスが小さくなり、出力ノードND2の電位が下がる。
こうして、p型トランジスタPT3のインピーダンスを小さくして出力ノードND2の電位を上げた結果がフィードバックされ、第3の電流駆動トランジスタNA3のインピーダンスを小さくして出力ノードND2の電位を下げる。この結果、入力信号Vinの電圧と出力信号Voutの電圧がほぼ等しくなる平衡状態になり、第2の駆動トランジスタPTO1のゲート電圧が最適なところに確定する。
次に、VDD≧Vin>VDD−|Vthp|のとき、上述の場合と逆に動作する。即ち、n型差動増幅回路110は、n型トランジスタNT3がオンとなって適正な動作を行うが、p型差動増幅回路100は、p型トランジスタPT1が動作しないため、p型差動増幅回路100の各ノードの電圧は不定となる。
ここで第1の補助回路130に着目すると、n型トランジスタNS5がオンしてインピーダンスが小さくなるため、第2の電流駆動トランジスタPA2のゲート電圧が下がる。この結果、第2の電流駆動トランジスタPA2のインピーダンスが小さくなる。即ち、第2の電流駆動トランジスタPA2が反転出力ノードNXD1を駆動して電流を供給し、反転出力ノードNXD1の電位が高くなる。この結果、n型トランジスタNT2のインピーダンスが小さくなって、出力ノードND1の電位が下がる。そして、出力回路120の第1の駆動トランジスタNTO1のインピーダンスが大きくなって、出力信号Voutの電位が上がる。これにより、n型トランジスタNS6のインピーダンスが小さくなって、第1の電流駆動トランジスタPA1のゲート電圧が下がる。従って、第1の電流駆動トランジスタPA1のインピーダンスが小さくなり、出力ノードND1の電位が上がる。
こうして、n型トランジスタNT2のインピーダンスを小さくして出力ノードND1の電位を下げた結果がフィードバックされ、第1の電流駆動トランジスタPA1のインピーダンスを小さくして出力ノードND1の電位を上げる。この結果、入力信号Vinの電圧と出力信号Voutの電圧がほぼ等しくなる平衡状態になり、第1の駆動トランジスタNTO1のゲート電圧が最適なところに確定する。
なおVDD−|Vthp|≧Vin≧Vthn+VSSでは、p型差動増幅回路100及びn型差動増幅回路110が動作し、出力ノードND1、ND2の電位が確定するため、第1及び第2の補助回路130、140を動作させなくても、入力信号Vinの電圧と出力信号Voutの電圧がほぼ等しくなる平衡状態になる。
図13に、p型差動増幅回路100及び第1の補助回路130のノードの電圧変化についてのシミュレーション結果を示す。図14に、n型差動増幅回路110及び第2の補助回路140のノードの電圧変化についてのシミュレーション結果を示す。更に図15に、出力ノードND1、ND2の電圧変化についてのシミュレーション結果を示す。
図13において、ノードSG1は、第1の電流駆動トランジスタPA1のゲートである。ノードSG2は、第2の電流駆動トランジスタPA2のゲートである。ノードSG3は、第1の差動トランジスタ対を構成するp型トランジスタPT1、PT2のソースである。
図14において、ノードSG4は、第4の電流駆動トランジスタNA4のゲートである。ノードSG5は、第3の電流駆動トランジスタNA3のゲートである。ノードSG6は、第2の差動トランジスタ対を構成するn型トランジスタNT3、NT4のソースである。
図13〜図15に示すように、0.5ボルト付近の入力信号Vinが入力された場合であっても、出力ノードND1が不定状態とならず、出力回路120を構成する第1の駆動トランジスタNTO1のゲート電圧を制御している。
以上説明したように、本実施形態によれば、入力不感帯をなくし、いわゆるrail-to-railで動作し、かつ出力回路120の貫通電流を確実に抑える制御が可能となる。これにより、大幅に低消費電力化を実現する演算増幅器を提供できる。更にAB級動作が可能となるため、液晶の印加電圧を反転させる極性反転駆動において、極性に関わらずデータ線を安定して駆動できるようになる。
3.3.1 電流値の調整
本実施形態における演算増幅器では、p型差動増幅回路100、n型差動増幅回路110、第1の補助回路130、及び第2の補助回路140の電流源の動作時の電流値を工夫することで、更に発振しにくくして回路の安定性を向上させることができる。
本実施形態における演算増幅器では、p型差動増幅回路100、n型差動増幅回路110、第1の補助回路130、及び第2の補助回路140の電流源の動作時の電流値を工夫することで、更に発振しにくくして回路の安定性を向上させることができる。
図16に、本実施形態におけるオペアンプVOPRの回路図を示す。図16では、各電流源CS1〜CS4をトランジスタ(広義にはバイアス電流用トランジスタ)で構成している。この場合、各トランジスタのゲート電圧CS1G、CS2G、CS3G、CS4Gを制御することで、電流源の無駄な電流消費を削減できる。
本実施形態における演算増幅器の発振を防止するためには、出力回路120を構成する第1及び第2の駆動トランジスタNTO1、PTO1のドレイン電流を等しくすることが有効である。第1の駆動トランジスタNTO1のドレイン電流は、p型差動増幅回路100の第1の電流源CS1の動作時の電流値I1と、第1の補助回路130の第3の電流源CS3の動作時の電流値I3とにより定まる。第2の駆動トランジスタPTO1のドレイン電流は、n型差動増幅回路110の第2の電流源CS2の動作時の電流値I2と、第2の補助回路140の第4の電流源CS4の動作時の電流値I4とにより定まる。
ここで、電流値I1と電流値I3とが等しくないものとする。例えば電流値I1を10、電流値I3を5とする。同様に、電流値I2と電流値I4とが等しくないものとする。例えば電流値I2を10、電流値I4を5とする。
入力信号Vinの電圧が、p型差動増幅回路100と第1の補助回路130が動作する範囲の場合、第1の駆動トランジスタNTO1のドレイン電流は例えば15(=I1+I3=10+5)に相当する分が流れる。同様に、入力信号Vinの電圧が、n型差動増幅回路110と第2の補助回路140が動作する範囲の場合、第2の駆動トランジスタPTO1のドレイン電流は例えば15(=I2+I4=10+5)に相当する分が流れる。
これに対して、例えば入力信号Vinの電圧が低くなってn型トランジスタが動作しなくなると、n型差動増幅回路110と第1の補助回路130が動作しなくなる。従って、第2及び第3の電流源CS2、CS3が流れなくなる(I2=0、I3=0)。そのため、第1の駆動トランジスタNTO1のドレイン電流は例えば10(=I1)に相当する分が流れ、第2の駆動トランジスタPTO1のドレイン電流は例えば5(=I4)に相当する分が流れる。例えば入力信号Vinの電圧が高くなってp型トランジスタが動作しなくなる場合も同様である。
このように、出力回路120を構成する第1及び第2の駆動トランジスタNTO1、PTO1のドレイン電流が異なり、出力信号Voutの立ち上がり又は立ち下がりが異なると、出力が安定する時間が異なることとなり、発振し易くなる。
そこで、本実施形態における演算増幅器では、第1及び第3の電流源CS1、CS3の動作時の電流値が等しく(I1=I3)、かつ第2及び第4の電流源CS2、CS4の動作時の電流値が等しい(I2=I4)ことが望ましい。これは、第1〜第4の電流源CS1〜CS4を構成するトランジスタのチャネル長Lを共通にし、第1及び第3の電流源CS1、CS3を構成するトランジスタのチャネル幅を等しくし、かつ第2及び第4の電流源CS2、CS4を構成するトランジスタのチャネル幅を等しくすることで実現できる。
更に、第1〜第4の電流源CS1〜CS4の各電流源の動作時の電流値が等しいこと(I1=I2=I3=I4)が望ましい。この場合、設計が容易になるからである。
また第3及び第4の電流源CS3、CS4の動作時の電流値の少なくとも一方を削減することで、より低消費電力化を図ることができる。この場合、第1〜第4の電流駆動トランジスタPA1、PA2、NA3、NA4の各トランジスタの電流駆動能力を低下させることなく、第3及び第4の電流源CS3、CS4の動作時の電流値の少なくとも一方を削減する必要がある。
3.3.2.電流値の削減
図18に、第4の電流源CS4の動作時の電流値を削減する構成例の説明図を示す。
図18に、第4の電流源CS4の動作時の電流値を削減する構成例の説明図を示す。
図18では、第4の電流源CS4の動作時の電流値を削減するために、第3及び第8の電流駆動トランジスタNA3、NS8がカレントミラー回路を構成することを利用する。第3の電流駆動トランジスタNA3のチャネル長をL、チャネル幅をWA3、第3の電流駆動トランジスタNA3のドレイン電流をINA3とし、第8の電流駆動トランジスタNS8のチャネル長をL、チャネル幅をWS8、第8の電流駆動トランジスタNS8のドレイン電流をINS8とする。このとき、INA3=(WA3/WS8)×INS8と表わすことができる。ここで、(WA3/WS8)は、第8の電流駆動トランジスタNS8の電流駆動能力に対する第3の電流駆動トランジスタNA3の電流駆動能力の比を意味する。従って、(WA3/WS8)を1より大きくすることで、第3の電流駆動トランジスタNA3の電流駆動能力を低下させることなくドレイン電流INS8を小さくでき、第4の電流源CS4の動作時の電流値I4も小さくできる。
なお図12において、第4及び第7の電流駆動トランジスタNA4、NS7がカレントミラー回路を構成することを利用してもよい。
また同様に、第3の電流源CS3の動作時の電流値を削減することが望ましい。この場合、第1及び第6の電流駆動トランジスタPA1、PS6がカレントミラー回路を構成することを利用したり、第2及び第5の電流駆動トランジスタPA2、PS5がカレントミラー回路を構成することを利用したりする。
以上のように、第6の電流駆動トランジスタPS6の電流駆動能力に対する第1の電流駆動トランジスタPA1の電流駆動能力の比、第5の電流駆動トランジスタPS5の電流駆動能力に対する第2の電流駆動トランジスタPA2の電流駆動能力の比、第8の電流駆動トランジスタNS8の電流駆動能力に対する第3の電流駆動トランジスタNA3の電流駆動能力の比、及び第7の電流駆動トランジスタNS7の電流駆動能力に対する第4の電流駆動トランジスタNA4の電流駆動能力の比のうち少なくとも1つを、1より大きくする。こうすることで、第3及び第4の電流源CS3、CS4のうち少なくとも1つの動作時の電流値を削減できる。
3.3.3.オペアンプVOPRのオン・オフ制御
図16に示すように、Rail−to−Rail型オペアンプVOPRは、スイッチSW11(広義には第1のスイッチ)、スイッチSW12(広義には第2のスイッチ)、スイッチSW13(広義には第3のスイッチ)、スイッチSW14(広義には第4のスイッチ)、スイッチSW15(広義には第5のスイッチ)、スイッチSW16(広義には第6のスイッチ)及び出力イネーブルスイッチOE1(広義には出力イネーブルスイッチ)を含む。
図16に示すように、Rail−to−Rail型オペアンプVOPRは、スイッチSW11(広義には第1のスイッチ)、スイッチSW12(広義には第2のスイッチ)、スイッチSW13(広義には第3のスイッチ)、スイッチSW14(広義には第4のスイッチ)、スイッチSW15(広義には第5のスイッチ)、スイッチSW16(広義には第6のスイッチ)及び出力イネーブルスイッチOE1(広義には出力イネーブルスイッチ)を含む。
スイッチSW11は、入力信号Vinが入力される入力ノードIND1と出力信号Voutが出力される出力ノードOND1(広義には出力部)との間に設けられている。スイッチSW12は、電圧VSSを発生する電源と出力ノードND1との間に設けられている。スイッチSW13は、電圧VDDを発生する電源)と出力ノードND2との間に設けられている。スイッチSW14は、出力ノードOND1とトランジスタNT4のゲートの間に設けられている。スイッチSW15は、電圧VDDを発生する電源と中間ノードMND1との間に設けられている。スイッチSW16は、電圧VSSを発生する電源と中間ノードMNDとの間に設けられている。出力イネーブルスイッチOE1は中間ノードMND1と出力ノードOND1との間に設けられている。
さらに、Rail−to−Rail型オペアンプVOPRは、スイッチSW17〜SW20を含む。
スイッチSW17(広義には第3の補助スイッチ)は、第2の補助回路140のトランジスタNA3のゲートと、電圧VSSを発生する電源の間に設けられている。スイッチSW18(広義には第4の補助スイッチ)は、第2の補助回路140のトランジスタNA4のゲートと電圧VSSを発生する電源の間に設けられている。スイッチSW19(広義には第1の補助スイッチ)は、第1の補助回路130のトランジスタPA1のゲートと、電圧VDDを発生する電源の間に設けられている。スイッチSW20(広義には第2の補助スイッチ)は、第1の補助回路130のトランジスタPA2のゲートと電圧VDDを発生する電源の間に設けられている。
例えば図3のインピーダンス変換回路IP2、IP3、IP8、IP9等のいずれかにおいて、Rail−to−Rail型オペアンプVOPRがオンに設定された場合には、スイッチSW11、スイッチSW14、スイッチSW15、スイッチSW16、出力イネーブルスイッチOE1がオンに設定される。また、スイッチSW12、SW13はオフに設定される。即ち、図16に示すような状態になる。
一方、インピーダンス変換回路IP2等において、Rail−to−Rail型オペアンプVOPRがオフに設定され、通常型オペアンプVOPがオンに設定された場合には、スイッチSW11、スイッチSW14、スイッチSW15、スイッチSW16、出力イネーブルスイッチOE1がオフに設定される。また、スイッチSW12、SW13はオンに設定される。即ち、図17に示すような状態になる。これにより、トランジスタPT01、NT01は確実にオフにされ、出力ノードOND1はハイインピーダンス状態に設定される。さらに、各電流源CS1〜CS4を構成するトランジスタのゲートに入力されるゲート電圧CS1G、CS2G、CS3G、CS4Gを制御する(例えば各電流源CS1〜CS4を構成する各トランジスタをオフにする)ことで、各電流源の電流供給をオフにすることができる。これにより、Rail−to−Rail型オペアンプVOPRがオフに設定されている場合に、Rail−to−Rail型オペアンプVOPRによる無駄な電力消費を抑制できる。
3.4.基準電圧発生回路の動作
一例として、0V〜5Vの電圧範囲で駆動されるパネルのγ(ガンマ)曲線を図19に示す。曲線C1は基準電圧VCOMが盛況である場合のγ(ガンマ)曲線であり、曲線C2は基準電圧VCOMが負極である場合のγ(ガンマ)曲線である。
一例として、0V〜5Vの電圧範囲で駆動されるパネルのγ(ガンマ)曲線を図19に示す。曲線C1は基準電圧VCOMが盛況である場合のγ(ガンマ)曲線であり、曲線C2は基準電圧VCOMが負極である場合のγ(ガンマ)曲線である。
Rail−to−Rail型オペアンプVOPRは電圧VDD〜電圧VSSの間で動作可能なため、図19に示すような場合であっても0V〜5Vの電圧範囲で動作可能である。しかしながら、通常型オペアンプVOPの動作範囲はオペアンプVOPRの動作範囲よりも狭い。図19に示すように電圧VDD〜電圧VSSが5V〜0Vである場合、通常型オペアンプVOPの動作範囲は例えば約1V〜約4Vである。
これに対して、本実施形態の基準電圧発生回路20は、階調電圧に応じて、動作させるオペアンプの種類を切り替えることができるため、このようなパネルに対しても適用できる。
例えばA1に示すようにVCOMが正極である場合には、階調電圧GV0は5Vである。図3や図6に示すように基準電圧発生回路20では、階調電圧GV0はRail−to−Rail型オペアンプVOPRの出力に設定されている。Rail−to−Rail型オペアンプVOPRは上記のように入力信号Vinの電圧が5Vであっても動作する。即ち、基準電圧発生回路20は、A1に示すように階調電圧GV0として5Vを出力することができる。
また、A2に示すようにVCOMが正極である場合には、階調電圧GV1は4.5Vである。図3や図6に示すように基準電圧発生回路20では、階調電圧GV1はインピーダンス変換回路IP2の出力に設定されている。このとき、インピーダンス変換回路IP2では、通常型オペアンプVOPがオフに設定され、Rail−to−Rail型オペアンプVOPRがオンに設定される。Rail−to−Rail型オペアンプVOPRは上記のように入力信号Vinの電圧が4.5Vであっても動作する。即ち、基準電圧発生回路20は、A2に示すように階調電圧GV1として4.5Vを出力することができる。
また、A3に示すようにVCOMが正極である場合には、階調電圧GV62は0.5Vである。図3や図6に示すように基準電圧発生回路20では、階調電圧GV1はインピーダンス変換回路IP9の出力に設定されている。このとき、インピーダンス変換回路IP9では、通常型オペアンプVOPがオフに設定され、Rail−to−Rail型オペアンプVOPRがオンに設定される。Rail−to−Rail型オペアンプVOPRは上記のように入力信号Vinの電圧が0.5Vであっても動作する。即ち、基準電圧発生回路20は、A3に示すように階調電圧GV62として0.5Vを出力することができる。
また、A4に示すようにVCOMが正極である場合には、階調電圧GV63は0Vである。図3や図6に示すように基準電圧発生回路20では、階調電圧GV63はRail−to−Rail型オペアンプVOPRの出力に設定されている。Rail−to−Rail型オペアンプVOPRは上記のように入力信号Vinの電圧が0Vであっても動作する。即ち、基準電圧発生回路20は、A4に示すように階調電圧GV63として0Vを出力することができる。
曲線C2についても、上記と同様である。
上記のように、パネルのγ(ガンマ)曲線にあわせて、インピーダンス変換回路IP2、IP3、IP8、IP9のオペアンプVOP、VOPRのオン・オフ設定を切り替えることで、様々なパネルに対するγ(ガンマ)補正が可能である。
4.基準電圧発生回路の効果
例えば、図20に示すように、階調電圧GV0〜GV63に対応するオペアンプを全てRail−to−Rail型オペアンプVOPRにする構成(以下、比較例とする)も考えられる。このような構成であれば、本実施形態の基準電圧発生回路20と同様に様々なパネルに対してγ(ガンマ)補正が可能である。
例えば、図20に示すように、階調電圧GV0〜GV63に対応するオペアンプを全てRail−to−Rail型オペアンプVOPRにする構成(以下、比較例とする)も考えられる。このような構成であれば、本実施形態の基準電圧発生回路20と同様に様々なパネルに対してγ(ガンマ)補正が可能である。
しかしながら、Rail−to−Rail型オペアンプVOPRは通常型オペアンプVOPに比べて、消費電力が大きい。図7に示すように通常型オペアンプVOPでは、その電流源が例えば電流源CSa、CSbの2つである。これに対して、Rail−to−Rail型オペアンプVOPRは、例えば図11、図12に示すようにその電流源が電流源CS1〜CS4の4つである。さらに、Rail−to−Rail型オペアンプVOPRの回路は通常型オペアンプVOPの回路に比べて回路規模が大きい。従って、Rail−to−Rail型オペアンプVOPRは、通常型オペアンプVOPよりもその消費電力が大きく、オペアンプVOPRの消費電力は例えば30mAであるのに対し、オペアンプVOPの消費電力は15mAである。
つまり、比較例では、消費電力の大きなオペアンプVOPRをたくさん使用するため、消費電力の低減が難しい。特に、階調数が増加するたびに、オペアンプVOPRの数を増やす必要がある場合があり、そのときにはさらに消費電力が増大する。
これらに対して、本実施形態の基準電圧発生回路20では、一部のインピーダンス変換回路にて通常型オペアンプVOPとRail−to−Rail型オペアンプVOPRを排他的に用いているため、比較例に比べて消費電力の低減が可能である。
また、パネルによっては、図21のγ(ガンマ)曲線で示すような表示特性を持つパネルもある。このようなパネルの場合、階調電圧が1V〜4Vであるため、比較例のように全てのオペアンプをRail−to−Rail型オペアンプVOPRにしなくても良い。つまり、比較例の基準電圧発生回路をこのパネルに適用した場合、無駄に電力を消費することになる。
これに対して、本実施形態の基準電圧発生回路20は図21のγ(ガンマ)曲線に対応する場合にインピーダンス変換回路IP2、IP3、IP8、IP9にてRail−to−Rail型オペアンプVOPRをオフに設定可能である。そのため、消費電力の低減が可能となる。
また、上記のように図21のγ(ガンマ)曲線に対応するために、オペアンプの組み合わせを変更して、消費電力の低減を図ることも可能であるが、パネルに特化した設計は、設計コストの削減を妨げる。
これに対して、本実施形態の基準電圧発生回路20は図21のγ(ガンマ)曲線に対応可能であり、その場合には、インピーダンス変換回路IP2、IP3、IP8、IP9にてRail−to−Rail型オペアンプVOPRをオフに設定可能である。そのため、消費電力の低減を実現しながら、図21のγ(ガンマ)曲線にも対応できる。つまり、パネルに特化した設計を行わずに、様々なパネルに適応できるため、設計コストの削減が可能となる。
つまり、γ(ガンマ)曲線で求められた階調電圧に対して、その階調電圧を通常型オペアンプVOPで補うことができれば、通常型オペアンプVOPをオンに設定し、補うことができない場合にはRail−to−Rail型オペアンプVOPRをオンに設定することができる。
以上のように、本実施形態は、低設計コスト、低消費電力を備えながら、そのパネルの表示特性に最適な階調電圧を供給することができる。
例えば、本実施形態では、TFTを用いたアクティブマトリクス型液晶装置に本発明の駆動回路を適用する場合について説明したが、本発明はこれに限定されない。例えば、アクティブマトリクス型液晶装置以外の液晶装置に本発明の駆動回路を適用したり、エレクトロルミネッセンス(EL)装置、有機EL装置、プラズマディスプレイ装置などの電気光学装置に本発明の駆動回路を適用することも可能である。
また、駆動回路の構成も図5〜図19で説明した構成に限定されず、これらと均等な種々の構成を採用できる。
また、本発明は、走査ライン反転駆動に限らず、他の反転駆動方式を採用する場合にも適用可能である。
上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
20 基準電圧発生回路、80 電圧分割回路、
100 p型差動増幅回路(第1の導電型差動増幅回路)、
110 n型差動増幅回路(第2の導電型差動増幅回路)、
120 出力回路、130 第1の補助回路、132 第1の電流制御回路、
140 第2の補助回路、142 第2の電流制御回路、
IP1〜IP10 インピーダンス変換回路、
VDD 高電位側の電源電圧(第1の電源電圧)、Vin 入力信号、
Vout 出力信号、VSS 低電位側の電源電圧(第2の電源電圧)、
V3 第3の電源電圧、V4 第4の電源電圧、
VOP 通常型オペアンプ(第2型のオペアンプ)、
VOPR Rail−to−Rail型オペアンプ(第1型のオペアンプ)
PA1 第1の電流駆動トランジスタ、PA2 第2の電流駆動トランジスタ、
PS7、PS8、PT1、PT2、PT3、PT4 p型トランジスタ、
PS5 第5の電流駆動トランジスタ、PS6 第6の電流駆動トランジスタ、
PTO1 第2の駆動トランジスタ、
NA3 第3の電流駆動トランジスタ、NA4 第4の電流駆動トランジスタ、
NS5、NS6、NT1、NT2、NT3、NT4 n型トランジスタ、
NS7 第7の電流駆動トランジスタ、NS8 第8の電流駆動トランジスタ、
NTO1 第1の駆動トランジスタ、
CSa、CSb バイアス電流用トランジスタ
100 p型差動増幅回路(第1の導電型差動増幅回路)、
110 n型差動増幅回路(第2の導電型差動増幅回路)、
120 出力回路、130 第1の補助回路、132 第1の電流制御回路、
140 第2の補助回路、142 第2の電流制御回路、
IP1〜IP10 インピーダンス変換回路、
VDD 高電位側の電源電圧(第1の電源電圧)、Vin 入力信号、
Vout 出力信号、VSS 低電位側の電源電圧(第2の電源電圧)、
V3 第3の電源電圧、V4 第4の電源電圧、
VOP 通常型オペアンプ(第2型のオペアンプ)、
VOPR Rail−to−Rail型オペアンプ(第1型のオペアンプ)
PA1 第1の電流駆動トランジスタ、PA2 第2の電流駆動トランジスタ、
PS7、PS8、PT1、PT2、PT3、PT4 p型トランジスタ、
PS5 第5の電流駆動トランジスタ、PS6 第6の電流駆動トランジスタ、
PTO1 第2の駆動トランジスタ、
NA3 第3の電流駆動トランジスタ、NA4 第4の電流駆動トランジスタ、
NS5、NS6、NT1、NT2、NT3、NT4 n型トランジスタ、
NS7 第7の電流駆動トランジスタ、NS8 第8の電流駆動トランジスタ、
NTO1 第1の駆動トランジスタ、
CSa、CSb バイアス電流用トランジスタ
Claims (19)
- 第1の電源電圧を供給する第1の電源と、前記第1の電源電圧よりも電源電圧の低い第2の電源電圧を供給する第2の電源とを用いて第1〜第M(Mは2以上の整数)の分割電圧を生成して出力する電圧分割回路と、
前記第1〜第Mの分割電圧のインピーダンス変換を行う第1〜第Mのインピーダンス変換回路と、
を含み、
前記第1〜第P(1<P<M、Pは整数)のインピーダンス変換回路及び前記第Q(P<Q<M、Qは整数)〜第Mのインピーダンス変換回路は、その動作範囲が前記第1の電源電圧と前記第2の電源電圧との間の範囲に設定されたRail−to−Rail型である第1型の演算増幅器を含み、
前記第P+1〜第Q−1のインピーダンス変換回路は、その動作範囲が前記第1の電源電圧よりも低い第3の電圧と、前記第1の電源電圧よりも低く前記第2の電源電圧よりも高い第4の電圧との間の範囲に設定された第2型の演算増幅器を含むことを特徴とする電圧発生回路。 - 請求項1において、
第2〜第Pのインピーダンス変換回路及び第Q〜第M−1のインピーダンス変換回路は、前記第2型の演算増幅器をさらに含み、
前記第2〜第Pのインピーダンス変換回路及び前記第Q〜第M−1のインピーダンス変換回路の各々に設けられた前記第1型の演算増幅器及び前記第2型の演算増幅器は、排他的に選択され、インピーダンス変換電圧を出力することを特徴とする電圧発生回路。 - 請求項2において、
前記第2〜第Pのインピーダンス変換回路及び前記第Q〜第M−1のインピーダンス変換回路の各々に設けられた前記第1及び第2型の演算増幅器は、
前記第1型の演算増幅器及び前記第2型の演算増幅器の選択・非選択を設定する初期設定レジスタの設定値に基づいて、排他的に選択されてインピーダンス変換電圧を出力することを特徴とする電圧発生回路。 - 請求項3において、
前記第2〜第Pのインピーダンス変換回路及び前記第Q〜第M−1のインピーダンス変換回路の各々に設けられた前記第1及び第2型の演算増幅器のうち、選択された演算増幅器ではバイアス電流用トランジスタがオンに設定され、非選択された演算増幅器ではバイアス電流用トランジスタがオフに設定されることを特徴とする電圧発生回路。 - 請求項3又は4において、
前記第1型及び第2型の演算増幅器は、
一端に第1の電源電圧(VDD)が供給された第1の電流源(CS1)の他端に各トランジスタのソースが接続されると共に、入力信号(Vin)及び出力信号(Vout)が各トランジスタのゲートに入力される第1の導電型の第1の差動トランジスタ対(PT1、PT2)と、前記第1の差動トランジスタ対の各トランジスタのドレイン電流を生成する第1のカレントミラー回路(CM1)とを有する第1の導電型差動増幅回路(100)と、
一端に第2の電源電圧(VSS)が供給された第2の電流源(CS2)の他端に各トランジスタのソースが接続されると共に、前記入力信号及び前記出力信号が各トランジスタのゲートに入力される第2の導電型の第2の差動トランジスタ対(NT3、NT4)と、前記第2の差動トランジスタ対の各トランジスタのドレイン電流を生成する第2のカレントミラー回路(CM2)とを有する第2の導電型差動増幅回路(110)と、
前記第1の差動トランジスタ対を構成する2つのトランジスタのドレインである第1の出力ノード(ND1)の電圧に基づいてそのゲート電圧が制御される第2の導電型の第1の駆動トランジスタ(NTO1)と、そのドレインが前記第1の駆動トランジスタのドレインに接続され前記第2の差動トランジスタ対を構成する2つのトランジスタのドレインである第2の出力ノード(ND2)の電圧に基づいてそのゲート電圧が制御される第1の導電型の第2の駆動トランジスタ(PTO1)とを有し、前記第1の駆動トランジスタ(NTO1)のドレインの電圧を前記出力信号(Vout)として出力する出力回路(120)とを含むことを特徴とする電圧発生回路。 - 請求項5において、
前記第1型及び第2型の演算増幅器は、
前記入力信号(Vin)がゲートに入力されるトランジスタ(NT3)のゲートと、前記出力信号(Vout)がゲートに入力されるトランジスタ(NT4)のゲートとを電気的に接続する第1のスイッチをさらに含み、
前記第1及び第2型の演算増幅器のうち、
非選択に設定された演算増幅器の前記第1のスイッチはオンに設定され、
選択された演算増幅器の前記第1のスイッチはオフに設定されることを特徴とする電圧発生回路。 - 請求項5又は6において、
前記第1型及び第2型の演算増幅器は、
前記第1の出力ノード(ND1)と前記第2の電源とを電気的に接続する第2のスイッチと、
前記第2の出力ノード(ND2)と前記第1の電源とを電気的に接続する第3のスイッチと、
をさらに含み、
前記第1及び第2型の演算増幅器のうち、
非選択に設定された演算増幅器の前記第2及び第3のスイッチはオンに設定され、
選択された演算増幅器の前記第2及び第3のスイッチはオフに設定されることを特徴とする電圧発生回路。 - 請求項5乃至7のいずれかにおいて、
前記第1及び第2型の演算増幅器は、
前記出力信号(Vout)がゲートに入力されるトランジスタ(NT4)のゲートと出力信号(Vout)が出力される出力部とを電気的に接続する第4のスイッチをさらに含み、
前記第1及び第2型の演算増幅器のうち、
非選択に設定された演算増幅器の前記第4のスイッチはオフに設定され、
選択された演算増幅器の前記第4のスイッチはオンに設定されることを特徴とする電圧発生回路。 - 請求項5乃至8のいずれかにおいて、
前記第1及び第2型の演算増幅器は、
前記第2の駆動トランジスタ(PTO1)と前記第1の駆動トランジスタ(NTO1)との間の中間ノードと、前記第2の駆動トランジスタ(PTO1)のドレインとを電気的に接続する第5のスイッチと、
前記第1の駆動トランジスタ(NTO1)のドレインと、前記中間ノードとを電気的に接続する第6のスイッチと、
をさらに含み、
前記第1及び第2型の演算増幅器のうち、
非選択に設定された演算増幅器の前記第5及び第6のスイッチはオフに設定され、
選択された演算増幅器の前記第第5及び第6のスイッチはオンに設定されることを特徴とする電圧発生回路。 - 請求項5乃至9のいずれかにおいて、
前記第1及び第2型の演算増幅器は、
前記第2の駆動トランジスタ(PTO1)と前記第1の駆動トランジスタ(NTO1)との間の中間ノードと、出力信号(Vout)が出力される出力部とを電気的に接続する出力イネーブルスイッチをさらに含み、
前記第1及び第2型の演算増幅器のうち、
非選択に設定された演算増幅器の前記出力イネーブルスイッチはオフに設定され、
選択された演算増幅器の前記出力イネーブルスイッチはオンに設定されることを特徴とする電圧発生回路。 - 請求項5乃至10のいずれかにおいて、
前記第1型の演算増幅器は、
前記入力信号(Vin)及び前記出力信号(Vout)に基づいて、前記第1の差動トランジスタ対を構成する2つのトランジスタのドレインである前記第1の出力ノード(ND1)及び第1の反転出力ノード(NXD1)のうち少なくとも一方を駆動する第1の補助回路(130)と、
前記入力信号(Vin)及び前記出力信号(Vout)に基づいて、前記第2の差動トランジスタ対を構成する2つのトランジスタのドレインである第2の出力ノード(ND2)及び第2の反転出力ノード(NXD2)のうち少なくとも一方を駆動する第2の補助回路(140)と、
をさらに含むことを特徴とする電圧発生回路。 - 請求項11において、
前記第1の補助回路(130)は、
前記第1の差動トランジスタ対(PT1、PT2)を構成するトランジスタのうち前記入力信号(Vin)がゲートに入力されるトランジスタ(PT1)のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
前記第1の出力ノード(ND1)及び前記第1の反転出力ノード(NXD1)の少なくとも一方を駆動することで、前記第1の駆動トランジスタ(NTO1)のゲート電圧を制御し、
前記第2の補助回路(140)は、
前記第2の差動トランジスタ対(NT3、NT4)を構成するトランジスタのうち前記入力信号(Vin)がゲートに入力されるトランジスタ(NT3)のゲート・ソース間電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
前記第2の出力ノード(ND2)及び前記第2の反転出力ノード(NXD2)の少なくとも一方を駆動することで、前記第2の駆動トランジスタ(PTO1)のゲート電圧を制御することを特徴とする電圧発生回路。 - 請求項11又は12において、
前記第1の補助回路が、
各トランジスタのソースに前記第1の電源電圧(VDD)が供給され、各トランジスタのドレインがそれぞれ前記第1の出力ノード(ND1)及び前記第1の反転出力ノード(NXD1)に接続された第1の導電型の第1及び第2の電流駆動トランジスタ(PA1、PA2)と、
前記入力信号(Vin)及び前記出力信号(Vout)に基づいて前記第1及び第2の電流駆動トランジスタ(PA1、PA2)のゲート電圧を制御する第1の電流制御回路(132)とを含み、
前記第1の差動トランジスタ対(PT1、PT2)を構成するトランジスタのうち前記入力信号(Vin)がゲートに入力されるトランジスタ(PT1)のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
前記第1の電流制御回路(132)が、
前記第1の出力ノード(ND1)及び前記第1の反転出力ノード(NXD1)の少なくとも一方を駆動するように前記第1及び第2の電流駆動トランジスタ(PA1、PA2)のゲート電圧を制御することを特徴とする電圧発生回路。 - 請求項13において、
前記第1の電流制御回路(132)が、
一端に前記第2の電源電圧(VSS)が供給された第3の電流源(CS3)と、
前記第3の電流源(CS3)の他端に各トランジスタのソースが接続され、前記入力信号(Vin)及び前記出力信号(Vout)が各トランジスタのゲートに入力される第2の導電型の第3の差動トランジスタ対(NS5、NS6)と、
各トランジスタのソースに前記第1の電源電圧(VDD)が供給され、各トランジスタのドレインがそれぞれ前記第3の差動トランジスタ対(NS5、NS6)の各トランジスタのドレインに接続され、各トランジスタのゲート及びドレインが接続された第1の導電型の第5及び第6の電流駆動トランジスタ(PS5、PS6)とを含み、
前記第3の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記入力信号(Vin)が入力されるトランジスタ(NS5)のドレインが前記第2の電流駆動トランジスタ(PA2)のゲートに接続され、
前記第3の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記出力信号(Vout)が入力されるトランジスタ(NS6)のドレインが前記第1の電流駆動トランジスタ(PA1)のゲートに接続されることを特徴とする演算増幅器。 - 請求項13又は14において、
前記第1型の演算増幅器は、
前記第1の電流駆動トランジスタ(PA1)のゲートと、前記第1の電源とを電気的に接続する第1の補助スイッチと、
前記第2の電流駆動トランジスタ(PA2)のゲートと、前記第1の電源とを電気的に接続する第2の補助スイッチと、
をさらに含み、
前記第1型の演算増幅器が非選択に設定された場合には、前記第1及び第2の補助スイッチはオンに設定され、
前記第1型の演算増幅器が選択された場合には、前記第1及び第2の補助スイッチはオフに設定されることを特徴とする電圧発生回路。 - 請求項11乃至15のいずれかにおいて、
前記第2の補助回路(140)は、
各トランジスタのソースに前記第2の電源電圧(VSS)が供給され、各トランジスタのドレインがそれぞれ前記第2の出力ノード(ND2)及び前記第2の反転出力ノード(NXD2)に接続された第2の導電型の第3及び第4の電流駆動トランジスタ(NA3、NA4)と、
前記入力信号(Vin)及び前記出力信号(Vout)に基づいて前記第3及び第4の電流駆動トランジスタ(NA3、NA4)のゲート電圧を制御する第2の電流制御回路(142)とを含み、
前記第2の電流制御回路(142)は、
前記第2の差動トランジスタ対(NT3、NT4)を構成するトランジスタのうち前記入力信号(Vin)がゲートに入力されるトランジスタ(NT3)のゲート・ソース間の電圧の絶対値が該トランジスタの閾値電圧の絶対値より小さいとき、
前記第2の出力ノード(ND2)及び前記第2の反転出力ノード(NXD2)の少なくとも一方を駆動するように前記第3及び第4の電流駆動トランジスタ(NA3、NA4)のゲート電圧を制御することを特徴とする電圧発生回路。 - 請求項16において、
前記第2の電流制御回路(142)は、
一端に前記第1の電源電圧(VDD)が供給された第4の電流源(CS4)と、
前記第4の電流源(CS4)の他端に各トランジスタのソースが接続され、前記入力信号(Vin)及び前記出力信号(Vout)が各トランジスタのゲートに入力される第1の導電型の第4の差動トランジスタ対(PS7、PS8)と、
各トランジスタのソースに前記第2の電源電圧(VSS)が供給され、各トランジスタのドレインがそれぞれ前記第4の差動トランジスタ対(PS7、PS8)の各トランジスタのドレインに接続され、各トランジスタのゲート及びドレインが接続された第2の導電型の第7及び第8の電流駆動トランジスタ(NS7、NS8)とを含み、
前記第4の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記入力信号(Vin)が入力されるトランジスタ(PS7)のドレインが前記第4の電流駆動トランジスタ(NA4)のゲートに接続され、
前記第4の差動トランジスタ対を構成するトランジスタのうちそのゲートに前記出力信号(Vout)が入力されるトランジスタ(PS8)のドレインが前記第3の電流駆動トランジスタ(NA3)のゲートに接続されることを特徴とする演算増幅器。 - 請求項16又は17において、
前記第1型の演算増幅器は、
前記第3の電流駆動トランジスタ(NA3)のゲートと、前記第2の電源とを電気的に接続する第3の補助スイッチと、
前記第4の電流駆動トランジスタ(NA4)のゲートと、前記第2の電源とを電気的に接続する第4の補助スイッチと、
をさらに含み、
前記第1型の演算増幅器が非選択に設定された場合には、前記第3及び第4の補助スイッチはオンに設定され、
前記第1型の演算増幅器が選択された場合には、前記第3及び第4の補助スイッチはオフに設定されることを特徴とする電圧発生回路。 - 請求項1乃至4のいずれかにおいて、
前記第1型の演算増幅器は、
入力信号(Vin)及び出力信号(Vout)の差分を増幅する第1の導電型差動増幅回路(100)と、
前記入力信号(Vin)及び前記出力信号(Vout)の差分を増幅する第2の導電型差動増幅回路(110)と、
前記入力信号(Vin)及び前記出力信号(Vout)に基づいて、前記第1の導電型差動増幅回路の第1の出力ノード(ND1)及び第1の反転出力ノード(NXD1)のうち少なくとも一方を駆動する第1の補助回路(130)と、
前記入力信号(Vin)及び前記出力信号(Vout)に基づいて、前記第2の導電型差動増幅回路の第2の出力ノード(ND2)及び第2の反転出力ノード(NXD2)のうち少なくとも一方を駆動する第2の補助回路(140)と、
前記第1及び第2の出力ノード(ND1、ND2)の電圧に基づいて前記出力信号(Vout)を生成する出力回路(120)とを含むことを特徴とする電圧発生回路。
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---|---|---|---|---|
JP2008107516A (ja) * | 2006-10-25 | 2008-05-08 | Nec Electronics Corp | 表示装置、及び表示パネルドライバ |
JP2008134496A (ja) * | 2006-11-29 | 2008-06-12 | Nec Electronics Corp | 階調電位発生回路、表示装置のデータドライバ、及びその表示装置 |
JP2009015166A (ja) * | 2007-07-06 | 2009-01-22 | Nec Electronics Corp | 表示装置、及び表示パネルドライバ |
JP2009070211A (ja) * | 2007-09-14 | 2009-04-02 | Panasonic Corp | 電圧発生回路 |
JP2009146088A (ja) * | 2007-12-13 | 2009-07-02 | Hitachi Displays Ltd | 静電結合型信号送受信回路 |
WO2010067644A1 (ja) * | 2008-12-09 | 2010-06-17 | 日本電信電話株式会社 | 電圧発生器、制御回路、ベクトル合成型移相器および光トランシーバ |
WO2012123996A1 (ja) * | 2011-03-15 | 2012-09-20 | パナソニック株式会社 | 階調電圧発生回路及び表示装置 |
WO2012123995A1 (ja) * | 2011-03-15 | 2012-09-20 | パナソニック株式会社 | 階調電圧発生回路及び表示装置 |
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Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4172471B2 (ja) * | 2005-06-17 | 2008-10-29 | セイコーエプソン株式会社 | 駆動回路、電気光学装置及び電子機器 |
CN101460989B (zh) * | 2006-08-30 | 2011-04-27 | 夏普株式会社 | 显示装置 |
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JP2008286953A (ja) * | 2007-05-16 | 2008-11-27 | Sony Corp | 表示装置及びその駆動方法と電子機器 |
JP2009211053A (ja) * | 2008-02-06 | 2009-09-17 | Canon Inc | 表示パネルの駆動回路および表示装置 |
JP2009193042A (ja) * | 2008-02-13 | 2009-08-27 | Samsung Mobile Display Co Ltd | ガンマ電圧生成部及びガンマ電圧生成方法とこれを利用した有機電界発光表示装置 |
CN101308271B (zh) * | 2008-06-30 | 2011-10-26 | 昆山龙腾光电有限公司 | 液晶面板、液晶显示装置及其驱动方法 |
US8970460B2 (en) * | 2009-04-01 | 2015-03-03 | Rohm Co., Ltd. | Liquid crystal driving apparatus |
US7884747B2 (en) * | 2009-06-12 | 2011-02-08 | Analog Devices, Inc. | Digital to analog converters having circuit architectures to overcome switch losses |
TWI489430B (zh) * | 2010-01-11 | 2015-06-21 | Novatek Microelectronics Corp | 顯示器的驅動裝置 |
KR20150090945A (ko) * | 2014-01-29 | 2015-08-07 | 삼성전기주식회사 | 레벨쉬프터를 포함한 게이트드라이버 및 그의 구동방법 |
TWI519064B (zh) * | 2014-06-09 | 2016-01-21 | 奕力科技股份有限公司 | 緩衝電路 |
US9882552B2 (en) | 2015-09-25 | 2018-01-30 | International Business Machines Corporation | Low power amplifier |
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WO2018078748A1 (ja) * | 2016-10-26 | 2018-05-03 | 堺ディスプレイプロダクト株式会社 | 液晶表示装置及び液晶表示装置の駆動方法 |
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---|---|---|---|---|
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JP4437378B2 (ja) * | 2001-06-07 | 2010-03-24 | 株式会社日立製作所 | 液晶駆動装置 |
US6970152B1 (en) * | 2002-11-05 | 2005-11-29 | National Semiconductor Corporation | Stacked amplifier arrangement for graphics displays |
KR100515069B1 (ko) * | 2003-12-01 | 2005-09-16 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 차동증폭형 어드레스 입력 버퍼 |
-
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Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008107516A (ja) * | 2006-10-25 | 2008-05-08 | Nec Electronics Corp | 表示装置、及び表示パネルドライバ |
JP2008134496A (ja) * | 2006-11-29 | 2008-06-12 | Nec Electronics Corp | 階調電位発生回路、表示装置のデータドライバ、及びその表示装置 |
JP2009015166A (ja) * | 2007-07-06 | 2009-01-22 | Nec Electronics Corp | 表示装置、及び表示パネルドライバ |
JP2009070211A (ja) * | 2007-09-14 | 2009-04-02 | Panasonic Corp | 電圧発生回路 |
US8212540B2 (en) | 2007-09-14 | 2012-07-03 | Panasonic Corporation | Voltage generating circuit |
JP2009146088A (ja) * | 2007-12-13 | 2009-07-02 | Hitachi Displays Ltd | 静電結合型信号送受信回路 |
WO2010067644A1 (ja) * | 2008-12-09 | 2010-06-17 | 日本電信電話株式会社 | 電圧発生器、制御回路、ベクトル合成型移相器および光トランシーバ |
JP5260680B2 (ja) * | 2008-12-09 | 2013-08-14 | 日本電信電話株式会社 | 電圧発生器、制御回路、ベクトル合成型移相器および光トランシーバ |
US8687973B2 (en) | 2008-12-09 | 2014-04-01 | Nippon Telegraph And Telephone Corporation | Voltage generator, control circuit, vector sum phase shifter, and optical transceiver |
WO2012123996A1 (ja) * | 2011-03-15 | 2012-09-20 | パナソニック株式会社 | 階調電圧発生回路及び表示装置 |
WO2012123995A1 (ja) * | 2011-03-15 | 2012-09-20 | パナソニック株式会社 | 階調電圧発生回路及び表示装置 |
JP2018124550A (ja) * | 2017-02-03 | 2018-08-09 | 株式会社半導体エネルギー研究所 | 半導体装置、表示パネル、表示装置、入出力装置、情報処理装置 |
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