JP2008109042A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】セルアレイ部の占有率が異なっても素子分離絶縁膜のエッチング時間を統一できる半導体記憶装置及びその製造方法を提供する。
【解決手段】メモリセルアレイ領域の面積が占めるセルアレイ比率が異なる複数種類の半導体装置について、メモリセルアレイ領域の比率が大きな半導体装置用のエッチングマスクのメモリセルアレイ領域の開口率に合わせて、メモリセルアレイ領域の比率が小さな半導体装置用のエッチングマスクの開口をメモリセルアレイ領域に加えて周辺回路領域にも形成し、素子分離絶縁膜を複数種類の半導体装置について同じ条件でＲＩＥ法によりエッチング処理する。
【選択図】図１０

Description

本発明は、半導体記憶装置及びその製造方法に関するものである。
不揮発性半導体記憶装置において、例えばフラッシュメモリは、半導体基板上にゲート酸化膜が形成され、その上にフローティングゲート電極として多結晶シリコン膜が形成された構造を有する。半導体基板には素子分離用の溝（トレンチ）が形成されており、メモリセルのフローティングゲート電極を分離している。溝には素子分離絶縁膜が埋め込まれており、半導体基板の表面より高くかつフローティングゲート電極の上面より低くなるようエッチングされる。フローティングゲート電極及び素子分離絶縁膜を被覆する絶縁膜が形成され、さらにその上にコントロールゲート電極を構成する多結晶シリコン膜が形成される。素子分離絶縁膜の上面はフローティングゲート電極の上面より低いため、絶縁膜は下層のフローティングゲート電極及び素子分離絶縁膜の表面形状に応じた凹凸のある形状になっている。また、コントロール電極の下面は下層の絶縁膜の表面形状に応じた凹凸のある形状になっている。
このような構造にすることにより、フローティングゲート電極の側部にもコントロールゲート電極との間に形成される絶縁膜との表面積を確保することができ、カップリング容量やカップリング比を増大させることができる（例えば特許文献１参照）。
半導体記憶装置のチップはメモリセルアレイ部と周辺部を有する。上記の素子分離絶縁膜のエッチングはカップリング容量やカップリング比を増大させるために行うものであるため、メモリセルアレイ部内のみエッチングを行い、カップリング容量を増大させる必要のない周辺部にはエッチングを行っていない。つまり、素子分離絶縁膜のエッチング時は、周辺部はレジストによりマスクされている。
しかし、チップにおけるメモリセルアレイ部の占有率が異なる製品を製造する場合、同じ条件（時間）で素子分離絶縁膜のエッチングを行うと、製品毎にエッチングマスクの開口率が異なるため、製品毎に素子分離絶縁膜の除去される量が異なる。従って、素子分離絶縁膜の半導体基板表面からの高さが異なってしまう。この高さが異なるとカップリング比が変わるため、書き込み電圧が異なるものになる。そのため、メモリセルアレイ部の占有率が異なる製品毎に書き込み電圧にばらつきが生じ、製品の信頼性を低下させる虞がある。
特開２００５−２３６０３７号公報
本発明はメモリセルアレイ部の占有率が異なっても素子分離絶縁膜の半導体基板表面からの高さが変わらず、書き込み電圧にばらつきが生じることを抑制することができる半導体記憶装置及びその製造方法を提供することを目的とする。
本発明の一態様による半導体記憶装置は、メモリセル領域および周辺回路領域を有する半導体基板と、前記メモリセル領域に形成された第１の溝部であって、前記半導体基板の表面部分においてそれぞれ所定の間隔を空けて第１の方向に沿って帯状に形成された複数の第１の溝部と、前記第１の溝部にそれぞれ埋め込まれ、上面が前記半導体基板の上面より高く形成された第１の素子分離絶縁膜と、前記第１の溝部間の前記半導体基板の表面上にゲート絶縁膜を介して、上面が前記第１の素子分離絶縁膜の上面より高く、前記第１の方向に沿って所定間隔を空けて形成された複数のフローティングゲート電極と、前記フローティングゲート電極上方に電極間絶縁膜を介して、前記第１の方向に直交する第２の方向に沿って所定間隔を空けて帯状に複数形成されたコントロールゲート電極と、前記周辺回路領域の前記半導体基板の表面部分に形成された第２の溝部と、前記第２の溝部に埋め込まれ、上面が前記第１の素子分離絶縁膜の高さと同じ高さに形成された第２の素子分離領絶縁膜と、上面の高さが前記第１のフローティングゲート電極の高さと同じ高さに形成され、前記第２の溝部により区画された前記半導体基板の表面上にゲート絶縁膜を介して形成された第１の下層導電層と、前記第１の下層導電層の上方に形成された第１の上層導電層と、前記周辺回路領域の前記半導体基板の表面部分に形成された第３の溝部と、上面の高さが前記フローティングゲート電極の高さと同じ高さに形成され、前記第３の溝部により区画された前記半導体基板の表面上にゲート絶縁膜を介して形成された第２の下層導電層と、前記第３の溝部に埋め込まれ、上面が前記第２の下層導電層の高さと同じ高さに形成された第３の素子分離絶縁膜と、前記第１の下層導電層と導通するように前記第２の下層導電層の上方に形成された第２の上層導電層と、を備えるものである。
本発明の一態様による半導体記憶装置の製造方法は、半導体基板全体の表面積に対してメモリセルアレイ領域の面積が占めるセルアレイ比率が所定の比率である第１の半導体装置と、前記セルアレイ比率が前記所定の比率より小さな比率である第２の半導体装置とを製造する半導体記憶装置の製造方法であって、半導体基板からの高さが第１の高さである第１の電極層および第１の素子分離絶縁膜がそれぞれ形成された前記半導体装置の第１のメモリセルアレイ領域全体に対して、前記第１のメモリセルアレイ領域全体を露出する第１の開口を有し、半導体基板全体の表面積に対する前記第１の開口の面積が占める比率が所定の開口率である第１のエッチングマスクを用い、所定の条件で反応性イオンエッチング法によりエッチング処理を行い、前記第１の素子分離絶縁膜の高さを前記所定の高さより低い第２の高さに形成し、半導体基板からの高さが前記第１の高さと同じ高さである第２の電極層および第２の素子分離絶縁膜がそれぞれ形成された前記第２の半導体装置の第２のメモリセルアレイ領域および周辺回路領域に対して、前記第２のメモリセルアレイ領域全体を露出する第２の開口と前記周辺回路領域の一部を露出する第３の開口を有し、前記第２の半導体基板全体の表面積に対する前記第２の開口と第３の開口の合計の面積が占める比率が前記所定の開口率と同じ開口率である第２エッチングマスクを用い、前記所定の条件と同じ条件で反応性イオンエッチング法によりエッチング処理を行い、前記第２のメモリセルアレイ領域および前記周辺回路領域の前記第２の素子分離絶縁膜の高さを前記第２の高さと同じ高さに形成するものである。
本発明によれば、メモリセルアレイ部の占有率が異なっても素子分離絶縁膜のエッチング時間を統一できる。
以下、本発明にかかる半導体記憶装置の実施の形態を図面に基づいて説明する。
図１に本発明の実施形態に係る半導体記憶装置のチップ概略構成を示す。チップ１はメモリセルトランジスタが形成されたメモリセルアレイ領域であるセルアレイ部２及びメモリセルトランジスタを駆動するための高耐圧トランジスタや低耐圧トランジスタが形成された周辺回路領域である周辺部３を有する。同一サイズの半導体装置において、メモリセル容量が異なると、チップ１に対するセルアレイ部２の占有率は異なる。ここでは、セルアレイ部２のチップ占有率が小さい半導体装置について説明する。
セルアレイ部２の上面図を図２（ａ）に示す。メモリセルは第１の方向（図中左右方向）に沿って所定間隔をもって形成された複数のコントロールゲート電極２１、第１の方向に直交する第２の方向（図中上下方向）に沿って所定間隔をもって形成された複数の素子領域２２、素子領域２２上に設けられたコンタクト部２３を有する。各コントロールゲート電極２１と素子領域２２とが交差する半導体基板上にフローティングゲート電極が形成されている。
周辺部３の上面図を図２（ｂ）に示す。周辺部３はメモリセルトランジスタを駆動するための高耐圧トランジスタや低耐圧トランジスタが形成される素子領域２４と、ダミーパターン２６と、素子領域２４及びダミーパターン２６を区画する素子分離領域２５とを有する。素子領域２４には図中左右方向に沿って帯状の上層導電層２７が形成され、この上層導電層２７の上下方向にコンタクトが形成されている。ダミーパターン２６はディッシング（配線をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で研磨し平坦化する際に配線に皿のような凹部が出来る現象）防止のために、メモリセルトランジスタのゲート電極と同一膜厚で形成されたパターンで、電気的には他の回路素子と孤立している。
次に、図２（ａ）におけるＡ−Ｂ線での縦断面の一部を図３（ａ）に示し、メモリセルトランジスタの断面構成を説明する。半導体基板３１の図２（ａ）中上下方向に沿って帯状に複数形成された素子領域上にはゲート絶縁膜３３が形成され、このゲート絶縁膜３３の上にはフローティングゲート電極３４が形成されている。ゲート絶縁膜３３及びフローティングゲート電極３４は素子分離領域３２によって複数の領域に分割されている。この素子分離領域３２は図２（ａ）中上下方向に沿って帯状に複数形成された溝内に素子分離絶縁膜が埋め込まれて形成されている。素子分離領域（素子分離絶縁膜）３２上面の位置は半導体基板３１の表面より高く、かつフローティングゲート電極３４の上面の位置より低く形成されている。フローティングゲート電極３４及び素子分離領域３２の上に電極間絶縁膜である、例えばＯＮＯ膜（シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層構造膜）等からなる電極間絶縁膜３５が形成されている。絶縁膜３５は下層のフローティングゲート電極３４及び素子分離領域３２の表面形状に応じた凹凸のある形状になっている。この絶縁膜３５の上には図２（ａ）中左右方向に延びるコントロールゲート電極２１が形成されている。このコントロールゲート電極２１の下面は下層の絶縁膜３５の表面形状に応じた凹凸のある形状になっている。フローティングゲート電極３４及びコントロールゲート電極２１は例えばポリシリコン層で構成される。
図３（ａ）に示すように、絶縁膜３５及びコントロールゲート電極２１はフローティングゲート電極３４の上側部にも位置している。これにより、フローティングゲート電極３４とコントロールゲート電極２１との間に形成される絶縁膜３５との表面積を確保することができ、カップリング容量やカップリング比を増大させることができる。
次に、図２（ｂ）におけるＣ−Ｄ線での縦断面の一部を図３（ｂ）に示し、ダミーセルの断面構成を説明する。半導体基板３１の上にはゲート絶縁膜３３の膜厚と同じ膜厚のゲート絶縁膜４１が形成されている。このゲート絶縁膜４１の上にはフローティングゲート電極３４の膜厚と同じ膜圧のポリシリコン層からなる第１の下層導電層４２が形成されている。下層導電層４２及びゲート絶縁膜４１は周辺部の素子領域２４を区画する素子分離領域（素子分離絶縁膜）２５により複数に分割されている。素子分離領域２５の上面位置は素子分離領域３２の上面の高さと同じ高さに形成されており、下層導電層４２の上面位置より低い。下層導電層４２及び素子分離領域２５の上には絶縁膜３５の膜厚と同じ膜厚の例えばＯＮＯ膜からなる絶縁膜４３が形成されている。絶縁膜４３は下層導電層４２及び素子分離領域２５の表面形状に応じた凹凸のある形状になっている。下層導電層４２上の絶縁膜４３の上にはコントロールゲート電極２１の膜厚と同じ膜厚のポリシリコン層からなる第１の上層導電層４５が形成されている。素子分離領域２５上の絶縁膜４３の上には層間絶縁膜４７が形成されており、上層導電層４５は下層導電層４２上で矩形状に形成されている。
次に、図２（ｂ）におけるＥ−Ｆ線での断面の一部を図３（ｃ）に示し、周辺部３に配置された回路素子のひとつである低耐圧トランジスタの断面構成を説明する。半導体基板３１の上にゲート絶縁膜３３の膜厚と同じ膜厚のゲート絶縁膜５１が形成されている。このゲート絶縁膜５１の上にはフローティングゲート電極３４の膜厚と同じ膜厚のポリシリコン層からなる第２の下層導電層５２が形成されている。下層導電層５２及びゲート絶縁膜５１は周辺部の素子領域２４を区画する素子分離領域２５で囲まれている。下層導電層５２及び素子分離領域２５の上には絶縁膜３５の膜厚と同じ膜厚の例えばＯＮＯ膜からなる絶縁膜５３が形成されている。下層導電層５２及び素子分離領域２５の半導体基板３１からの高さは等しく、図３（ａ）のフローティングゲート電極３４の高さと同じ高さに形成されている。絶縁膜の上には例えばポリシリコン層からなる第２の上層導電層２７がコントロールゲート電極２１の膜厚と同じ膜厚で形成されている。
なお、絶縁膜５３は下層導電層５２上で一部除去され、下層導電層５２と上層導電層２７とは除去部分を介して電気的に接続している。
図４に示すように、上記のようなセルアレイ部の占有面積が小さいチップ（チップＣ１）の素子分離領域のエッチング（落とし込み）を行う際は、セルアレイ部だけでなく、周辺部のダミーパターンにおける素子分離領域もエッチングを行う。これはエッチングマスクの開口率をセルアレイ部の占有面積が大きいチップ（チップＣ２）の素子分離領域のエッチングを行うときと合わせるためである。同一サイズの半導体基板でセルアレイ部の占有率が異なる複数種の半導体基板に対して、エッチングマスクの開口率を合わせることにより、チップにおけるセルアレイ部の占有率によらず同じエッチング時間（条件）でセルアレイ部における素子分離領域の半導体基板からの高さを一定にすることが可能になり、カップリング比が製品毎に変わることなく、高品質の製品を製造することができる。
本実施形態における半導体記憶装置の製造方法をセルアレイ部、周辺部のダミーパターン領域、周辺部の素子領域とで対比させながら図５乃至図８を用いて説明する。なお、各図の（ａ）、（ｂ）、（ｃ）は図３（ａ）、（ｂ）、（ｃ）にそれぞれ対応している。また、図面は模式的なものであり、寸法や各層の厚みの比率等は現実のものとは異なる。
まず、図５（ａ）、（ｂ）及び（ｃ）に示すように、半導体基板３１上にシリコン酸化膜等からなるゲート絶縁膜３３、４１、５１及びポリシリコン等からなる電極層３４、４２、５２を化学気相成長（ＣＶＤ法）により順次積層する。
次に、図６（ａ）、（ｂ）及び（ｃ）に示すように、マスク材（図示せず）を用いて反応性イオンエッチング（ＲＩＥ）等の異方性エッチングにより溝部３７、４４、５４を形成する。なお、溝部３７は帯状に形成され、溝部４４及び溝部５４はそれぞれ半導体基板３１の表面を矩形状に残すように形成される。
次に、図７（ａ）、（ｂ）及び（ｃ）に示すように、ＣＶＤ法により溝部３７、４４、５４にシリコン酸化膜等からなる素子分離絶縁膜を堆積させ、素子分離領域３２、２５を形成する。このとき電極層３４、４２、５２の上表面と素子分離領域３２、２５の上表面はエッチバックにより同じ高さに形成される。
次に、セルアレイ部及び周辺部のダミーパターン領域においては、図８（ａ）、（ｂ）に示すように、素子分離絶縁膜のＲＩＥ等のエッチングを行い、素子分離領域３２、２５を落とし込む。
周辺部の素子領域においては、図８（ｃ）に示すように、マスク材（図示せず）を用いて素子分離絶縁膜のエッチングを行わない。従って、素子分離領域２５の高さは変わらない。
図９（ａ）に示すようなチップの場合、素子分離絶縁膜の異方性エッチングを行う際のエッチングマスクは図９（ｂ）に示すように、セルアレイ部及び周辺部のダミーパターン領域のみ開口しているものである。
続いて、素子分離領域３２、２５及び電極層３４、４２、５２の上にＯＮＯ膜等の絶縁膜３５、４３、５３を形成し、さらにこの絶縁膜３５、４３、５３の上にポリシリコン等からなる電極層２１、４５、５５をＣＶＤ法により堆積する。セルアレイ部及び周辺部の素子領域では、不純物拡散層上の電極層３４、２１、５２、５５、絶縁膜３３、３５、５１、５３をＲＩＥ等のエッチングにより除去し、半導体基板３１の表面まで達する溝を形成し、不純物注入、熱処理を行い拡散層形成が行われるが図示は省略する。このような工程を経て、図３（ａ）、（ｂ）、（ｃ）に示すような構造となる。
図１０に示すように、セルアレイ部の占有面積が小さいチップＣ１ではセルアレイ部の素子分離領域のエッチングを行う際のエッチングマスクはセルアレイ部と周辺部のダミーパターン領域とが開口している。セルアレイ部の占有面積が大きいチップＣ２ではセルアレイ部の素子分離領域のエッチングを行う際にエッチングマスクはセルアレイ部のみ開口している。従って、これによりセルアレイ部の占有面積が小さいチップＣ１と大きいチップＣ２とでエッチングマスクの開口率を合わせることができ、同じエッチング条件でセルアレイ部の素子分離領域の半導体基板表面からの上面の高さがチップＣ１とＣ２とで一定になり、カップリング比が異なることを防ぐことができる。
なお、エッチングマスクを周辺部のダミーパターン領域も開口するのはセルアレイ部の占有面積が大きいチップとのエッチングマスク開口率を合わせるためであるので、周辺部のダミーパターン領域の一部分のエッチングマスクを開口すれば良い場合もある。
また、周辺部のダミーパターン領域を開口するだけでは開口率が合わない場合も考えられる。その場合は、開口率が合うように周辺部の素子領域も開口する。
素子領域は、図１１に示すように、高耐圧のＭＯＳトランジスタが形成される領域ＨＶと高耐圧が要求されない低耐圧ＭＯＳトランジスタが形成される領域ＬＶとを有する場合がある。高耐圧のＭＯＳトランジスタのゲート絶縁膜５１は高耐圧が要求されない低耐圧ＭＯＳトランジスタよりも厚く形成される。例えば、領域ＨＶにおける素子分離領域のエッチングを行っても素子特性に影響が無い場合、ダミーパターン領域に加えて領域ＨＶを開口して開口率を合わせる。また、領域ＬＶにおける素子分離領域のエッチングを行っても素子特性に影響が無い場合は、ダミーパターン領域に加えて領域ＬＶを開口して開口率を合わせるようにする。
ダミーパターン領域は開口せず、領域ＨＶを開口するようにしてもよい。また、ダミーパターン領域は開口せず、領域ＬＶを開口するようにしてもよい。また、周辺部すべてを開口、つまりチップ全面の素子分離絶縁膜をエッチングするようにしてもよい。
上記実施形態ではセルアレイ部の素子分離領域のエッチングを行う際に、エッチングマスクをセルアレイ部のみならず周辺部のダミーパターン領域や素子領域も開口することで、セルアレイ部の専有面積の異なるチップのエッチングマスク開口率を合わせている。これによりセルアレイ部の専有面積の異なるチップに対し同じエッチング条件（時間）で一定の素子分離領域の高さを得ることができ、製品の信頼性を高めることができる。
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明の実施形態に係る半導体記憶装置の概略構成図である。 同実施形態に係る半導体記憶装置の上面図である。 同実施形態に係る半導体記憶装置の断面図である。 セルアレイ部の専有面積が異なるチップの概略構成図である。 同実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である。 同実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である。 同実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である。 同実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である。 同実施形態に係る半導体記憶装置の製造に用いるエッチマスクの一例を示す図である。 同実施形態に係る半導体記憶装置の製造に用いるエッチマスクの一例を示す図である。 同実施形態に係る半導体記憶装置の製造に用いるエッチマスクの一例を示す図である。
符号の説明
１ チップ
２ セルアレイ部
３ 周辺部
２５、３２ 素子分離領域（絶縁膜）

Claims (5)

  1. メモリセル領域および周辺回路領域を有する半導体基板と、
    前記メモリセル領域に形成された第１の溝部であって、前記半導体基板の表面部分においてそれぞれ所定の間隔を空けて第１の方向に沿って帯状に形成された複数の第１の溝部と、
    前記第１の溝部にそれぞれ埋め込まれ、上面が前記半導体基板の上面より高く形成された第１の素子分離絶縁膜と、
    前記第１の溝部間の前記半導体基板の表面上にゲート絶縁膜を介して、上面が前記第１の素子分離絶縁膜の上面より高く、前記第１の方向に沿って所定間隔を空けて形成された複数のフローティングゲート電極と、
    前記フローティングゲート電極上方に電極間絶縁膜を介して、前記第１の方向に直交する第２の方向に沿って所定間隔を空けて帯状に複数形成されたコントロールゲート電極と、
    前記周辺回路領域の前記半導体基板の表面部分に形成された第２の溝部と、
    前記第２の溝部に埋め込まれ、上面が前記第１の素子分離絶縁膜の高さと同じ高さに形成された第２の素子分離領絶縁膜と、
    上面の高さが前記第１のフローティングゲート電極の高さと同じ高さに形成され、前記第２の溝部により区画された前記半導体基板の表面上にゲート絶縁膜を介して形成された第１の下層導電層と、
    前記第１の下層導電層の上方に形成された第１の上層導電層と、
    前記周辺回路領域の前記半導体基板の表面部分に形成された第３の溝部と、
    上面の高さが前記フローティングゲート電極の高さと同じ高さに形成され、前記第３の溝部により区画された前記半導体基板の表面上にゲート絶縁膜を介して形成された第２の下層導電層と、
    前記第３の溝部に埋め込まれ、上面が前記第２の下層導電層の高さと同じ高さに形成された第３の素子分離絶縁膜と、
    前記第１の下層導電層と導通するように前記第２の下層導電層の上方に形成された第２の上層導電層と、
    を備えることを特徴とする半導体記憶装置。
  2. 前記第１の下層導電層及び前記第１の上層導電層はダミーパターンであり、前記第２の下層導電層及び前記第２の上層導電層は低耐圧トランジスタ又は高耐圧トランジスタのいずれか一方であることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第１の下層導電層及び前記第１の上層導電層は低耐圧トランジスタ又は高耐圧トランジスタのいずれか一方であり、前記第２の下層導電層及び前記第２の上層導電層は前記低耐圧トランジスタ又は前記高耐圧トランジスタの他方であることを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記第１の下層導電層及び前記第１の上層導電層は低耐圧トランジスタ又は高耐圧トランジスタのいずれか一方であり、前記第２の下層導電層及び前記第２の上層導電層はダミーパターンであることを特徴とする請求項１に記載の半導体記憶装置。
  5. 半導体基板全体の表面積に対してメモリセルアレイ領域の面積が占めるセルアレイ比率が所定の比率である第１の半導体装置と、前記セルアレイ比率が前記所定の比率より小さな比率である第２の半導体装置とを製造する半導体記憶装置の製造方法であって、
    半導体基板からの高さが第１の高さである第１の電極層および第１の素子分離絶縁膜がそれぞれ形成された前記半導体装置の第１のメモリセルアレイ領域全体に対して、前記第１のメモリセルアレイ領域全体を露出する第１の開口を有し、半導体基板全体の表面積に対する前記第１の開口の面積が占める比率が所定の開口率である第１のエッチングマスクを用い、所定の条件で反応性イオンエッチング法によりエッチング処理を行い、前記第１の素子分離絶縁膜の高さを前記所定の高さより低い第２の高さに形成し、
    半導体基板からの高さが前記第１の高さと同じ高さである第２の電極層および第２の素子分離絶縁膜がそれぞれ形成された前記第２の半導体装置の第２のメモリセルアレイ領域および周辺回路領域に対して、前記第２のメモリセルアレイ領域全体を露出する第２の開口と前記周辺回路領域の一部を露出する第３の開口を有し、前記第２の半導体基板全体の表面積に対する前記第２の開口と第３の開口の合計の面積が占める比率が前記所定の開口率と同じ開口率である第２エッチングマスクを用い、前記所定の条件と同じ条件で反応性イオンエッチング法によりエッチング処理を行い、前記第２のメモリセルアレイ領域および前記周辺回路領域の前記第２の素子分離絶縁膜の高さを前記第２の高さと同じ高さに形成することを特徴とする半導体記憶装置の製造方法。
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