JP2003289114A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルにおけるカップリング比を向上さ
せた半導体記憶装置を提供する。 【解決手段】 半導体基板１上に複数個形成されたゲー
ト絶縁膜２と、このゲート絶縁膜上に複数個形成され、
メモリセルアレイ３を構成する浮遊ゲート電極４と、こ
の浮遊ゲート電極間及びメモリセルアレイ端部５に複数
設けられ、メモリセルアレイ内におけるその上面と前記
浮遊ゲート電極の上面との高さの差がメモリセルアレイ
端におけるその上面と前記浮遊ゲート電極の上面との高
さの差よりも大きい素子分離領域６と、浮遊ゲート電極
表面上に形成されたゲート間絶縁膜８と、このゲート間
絶縁膜上に形成された制御ゲート電極１１と、半導体基
板中の浮遊ゲート電極端部側面下に形成されたソース・
ドレイン拡散層とを有する半導体記憶装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電荷蓄積層として浮
遊ゲートを有する半導体記憶装置に係り、特にメモリセ
ルアレイ内及びメモリセルアレイ端部に設けられた素子
分離領域によって分離された浮遊ゲートを有する半導体
記憶装置及びその製造方法に関する。

【０００２】

【従来の技術】従来、半導体記憶装置としては例えばデ
ータの書き込み・消去を電気的に行う、ＥＥＰＲＯＭ
（Electrically Erasable Programmable Read-Only Mem
ory）が知られている。このＥＥＰＲＯＭでは、互いに
交差する行線と列線との交点にそれぞれメモリセルが配
置されて、メモリセルアレイが構成されている。メモリ
セルには、通常、浮遊ゲートと制御ゲートとを積層して
なる積層ゲート構造のＭＯＳトランジスタが用いられ
る。ＥＥＰＲＯＭの中でも大容量のメモリに向く方式と
してＮＡＮＤ型ＥＥＰＲＯＭが知られている。

【０００３】このようなメモリセルの構造を図３４を用
いて説明する。このメモリセルは浮遊ゲート電極と素子
領域とが自己整合的に形成された、セルフアラインＳＴ
Ｉ（Shallow Trench Isolation）構造となっている。す
なわち、半導体基板１００中に素子分離領域１０１によ
って、規定された素子領域１０２が設けられている。こ
の素子領域１０２上に、ゲート絶縁膜１０３を介して浮
遊ゲート電極１０４が形成されている。浮遊ゲート電極
１０４表面上と素子分離領域１０１上には、ゲート間絶
縁膜１０５が設けられている。このゲート間絶縁膜１０
５上には、多結晶シリコン層１０６とシリサイド層１０
７とが積層された制御ゲート電極１０８が形成されてい
る。

【０００４】ここで、浮遊ゲート電極１０４は電気的に
フローティングになっており、制御ゲート電極１０８と
素子領域１０２の間に電圧を印加することによって浮遊
ゲート電極１０４に電荷を出し入れし、ＭＯＳ型トラン
ジスタの閾値電圧を変動させ、記憶装置として動作す
る。浮遊ゲート電極１０４への電荷の出し入れはゲート
絶縁膜１０３あるいはゲート間絶縁膜１０５に流れるＦ
Ｎトンネル電流、またはホットキャリア注入によって行
われる。

【０００５】このメモリセルの等価回路を図３５に示
す。ゲート絶縁膜の静電容量をＣｏｘとして表わし、ゲ
ート間絶縁膜の静電容量をＣｏｎｏとして表わす。素子
領域の電位を０とし、制御ゲートに電位Ｖｃｇを印加し
たときの浮遊ゲート電極の電位Ｖｆｇは、以下のように
表せる。すなわち、ＶｆｇはＣｒとＶｃｇとの積にな
る、ここで、Ｃｒはカップリング比で、このＣｒは、Ｃ
ｏｎｏをＣｏｘとＣｏｎｏとの和で割った値となる。浮
遊ゲートに電荷を入れるためには、ゲート絶縁膜に大き
な電界を印加する必要がある。そのためにはＣｏｎｏを
大きくし、カップリング比を大きくするのが有効であ
る。図３４に示された構造のメモリセルでは浮遊ゲート
電極１０４の側壁部分にもゲート間絶縁膜１０５を設け
ることによってゲート間絶縁膜１０５の面積をかせぎ、
Ｃｏｎｏが大きくなるようにしている。

【０００６】また、図３６に、別のメモリセルの構造を
示す。このメモリセルは浮遊ゲート電極と素子領域とが
自己整合的に形成された、セルフアラインＳＴＩ構造と
なっている。すなわち、半導体基板１００中に素子分離
領域１０１によって、規定された素子領域１０２が設け
られている。この素子領域１０２上に、ゲート絶縁膜１
０３を介してウイング部分が設けられた浮遊ゲート電極
１０９が形成されている。浮遊ゲート電極１０９表面上
と素子分離領域１０１上には、ゲート間絶縁膜１１０が
設けられている。このゲート間絶縁膜１１０上には、多
結晶シリコン層１１０とシリサイド層１１２とが積層さ
れた制御ゲート電極１１３が形成されている。このよう
に形成されたメモリセルでは浮遊ゲートのウイング部分
によりゲート間絶縁膜の面積をかせいでいる。しかし、
この構造においては、素子分離領域上で浮遊ゲートを分
離する領域を設けるために素子分離領域を大きく形成す
る必要があり、メモリセルアレイ領域の面積縮小の妨げ
となっている。

【０００７】次に、図３４に示されたメモリセル構造を
用いた、従来の半導体記憶装置におけるメモリセルアレ
イ端部近傍の構造を図３７及び図３８を用いて説明す
る。ここで、図３７は上面を示す図３８における“Ｏ−
Ｐ”線上での断面を示している。各メモリセルは素子分
離領域１０１によって分離されており、各メモリセルの
制御ゲート電極１０８は互いに接続されてメモリセルア
レイを構成している。またメモリセルアレイが多数集積
された半導体記憶装置は、一般にメモリセルアレイ部
と、それを駆動するための周辺回路の領域とから構成さ
れている。ここでは、図３７及び図３８の右方にメモリ
セルアレイが続いており、左方に周辺回路領域が形成さ
れていることを想定している。制御ゲート電極は左方の
メモリセルアレイ外へのび、駆動回路へと接続される。

【０００８】別の従来例に対応する図３６に示されたメ
モリセル構造を用いた、従来の半導体記憶装置における
メモリセルアレイ端部近傍の構造を図３９及び図４０を
用いて説明する。ここで、図３９は上面を示す図４０に
おける“Ｑ−Ｒ”線上での断面を示している。図３７及
び図３８に示された従来技術とは、浮遊ゲート電極にウ
イング部を設けて、浮遊ゲート表面のゲート間絶縁膜の
面積を大きくして、キャパシタのＣｏｎｏを大きくして
いる点以外は共通である。

【０００９】

【発明が解決しようとする課題】以上のような従来の半
導体記憶装置では、以下の課題が生じる。図４１は図３
７に示した半導体記憶装置における問題点の例である。
素子分離領域１０１の上面は浮遊ゲート電極１０４の上
面よりも下方に位置しており、そこで段差が形成されて
いる。メモリセル領域１０９におけるメモリセル同士の
間にある素子分離領域１０１の段差は多結晶シリコン層
１０６により埋め込まれるが、メモリセルアレイ端部１
１０の段差は多結晶シリコン層１０６形成後も段差のま
ま残る。ここで、多結晶シリコン層は下地に対して一致
性が高く、下地の段差をそのまま多結晶シリコン層の上
面形状に再現している。このような段差上にシリサイド
層を形成すると、図４１に示すようなシリサイド層のカ
バレッジ不良１１１が発生しやすい。すなわち、シリサ
イド層１０７の膜厚が段差Ｐよりも小さい場合に、カバ
レッジ不良が生じてしまう。ここで、シリサイド層１０
７の層厚が厚い場合、ゲート電極間にコンタクトを設け
る際の開口形成工程でエッチングが困難になってしま
う。また、ゲート電極間に開口を設けた後に導電層を開
口に埋め込む際に、その下以降深さが深いと埋まりにく
いので、開口深さを浅くしたいため、シリサイド層の厚
さは薄くすることが好ましい。このように、カバレッジ
不良を防止しようとしてシリサイド層を厚くすることは
困難である。

【００１０】このような、カバレッジ不良は配線の電気
抵抗の増加の原因となるばかりでなく、ＲＩＥ（Reacti
ve Ion Etching）法などで制御ゲートをパターニング
するゲート加工を行うためのエッチング時にオーバーエ
ッチングやアンダーエッチングの原因となり、配線の断
線またはショートの原因となる。すなわち、段差上でシ
リサイド層の厚さが他の部分よりきわめて厚く形成され
るため、この厚いシリサイド層と薄い他の部分における
シリサイド層を薄い膜厚部分をエッチングする条件で同
時にエッチングすると、厚い部分でエッチング残りが生
じるアンダーエッチングが生じる。逆に、厚いシリサイ
ド層と薄い他の部分におけるシリサイド層を厚い部分を
完全にエッチングする条件で同時にエッチングすると、
薄い部分で下層の多結晶シリコン層まで余分にエッチン
グされてしまうオーバーエッチングが生じる。このよう
に、シリサイド層の膜厚の部分的な相違は、シリサイド
層をエッチングする際の不良原因となる。

【００１１】またカバレッジ不良が発生しなくても、ゲ
ート電極の段差によりゲート電極をワード線として加工
する際にパターニングを行うためのリソグラフィーのプ
ロセスマージンが縮小してしまい、半導体記憶装置の歩
留まり低下などにつながる可能性がある。すなわち、レ
ジストパターンを形成する露光装置のフォーカスを取る
際に、メモリセルアレイ外の上面が低位置にあるシリサ
イド層に合わせてフォーカスを固定すると、メモリセル
アレイ内の上面が高位置にあるシリサイド層ではフォー
カスがずれて、所望の位置にレジストが形成されなくな
ってしまう。このような場合、メモリセルアレイ内の上
面が高位置にあるシリサイド層において、レジストを用
いたパターニング後のシリサイド層の形状が所望の位置
からずれる不良が生じる。逆にレジストパターンを形成
する露光装置のフォーカスを取る際に、メモリセルアレ
イ内の上面が高位置にあるシリサイド層に合わせてフォ
ーカスを固定すると、メモリセルアレイ外の上面が低位
置にあるシリサイド層ではフォーカスがずれて、所望の
位置にレジストが形成されなくなってしまう。このよう
な場合、メモリセルアレイ外の上面が低位置にあるシリ
サイド層において、レジストを用いたパターニング後の
シリサイド層の形状が所望の位置からずれる不良が生じ
る。

【００１２】また、動作電圧を低下させるためには前に
述べたカップリング比を大きくする必要があるが、その
ために浮遊ゲート電極側壁の面積を大きくするためには
素子分離領域と浮遊ゲート電極との段差がますます大き
くなり、以上のような問題点がさらに顕在化する問題が
あった。すなわち、浮遊ゲートへの印加電圧電圧Ｖｆｇ
を一定に保って、メモリ特性を維持したままで、動作電
圧である制御ゲートへの印加電圧Ｖｃｇを下げようとし
た場合、カップリング比Ｃｒを大きくする必要がある。

【００１３】本発明の目的は以上のような従来技術の課
題を解決することにある。特に、本発明の目的は、メモ
リセルにおけるカップリング比を向上させた半導体記憶
装置を提供することにある。さらに、本発明の別の目的
は、制御ゲート電極のカバレッジ不良に起因する加工時
の不良を防止した半導体記憶装置の製造方法を提供する
ことにある。さらに、本発明の別の目的は、ゲート加工
用リソグラフィーにおけるマージンを向上させた半導体
記憶装置の製造方法を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、半導体基板と、この半導体基板上
に複数個形成されたゲート絶縁膜と、このゲート絶縁膜
上に複数個形成され、メモリセルアレイを構成する浮遊
ゲート電極と、この浮遊ゲート電極間及びメモリセルア
レイ端部に複数設けられ、メモリセルアレイ内における
その上面と前記浮遊ゲート電極の上面との高さの差がメ
モリセルアレイ端におけるその上面と前記浮遊ゲート電
極の上面との高さの差よりも大きい素子分離領域と、前
記浮遊ゲート電極表面上に形成されたゲート間絶縁膜
と、このゲート間絶縁膜上に形成された制御ゲート電極
と、前記半導体基板中の前記浮遊ゲート電極端部側面下
に形成されたソース・ドレイン拡散層とを有する半導体
記憶装置である。

【００１５】さらに、本発明の別の特徴は、半導体基板
と、この半導体基板上に複数個形成されたゲート絶縁膜
と、このゲート絶縁膜上に複数個形成され、メモリセル
アレイを構成する浮遊ゲート電極と、この浮遊ゲート電
極間及びメモリセルアレイ端部に複数設けられ、メモリ
セルアレイ内におけるその上面の高さは、前記浮遊ゲー
ト電極の上面の高さよりも低く、メモリセルアレイ端に
おけるその上面の高さと前記浮遊ゲート電極の上面の高
さが等しい素子分離領域と、前記浮遊ゲート電極表面上
に形成されたゲート間絶縁膜と、このゲート間絶縁膜上
に形成された制御ゲート電極と、前記半導体基板中の前
記浮遊ゲート端部側面下に形成されたソース・ドレイン
拡散層とを有する半導体記憶装置である。

【００１６】さらに、本発明の別の特徴は、半導体基板
と、この半導体基板上に複数個形成されたゲート絶縁膜
と、このゲート絶縁膜上に複数個形成され、第１層浮遊
ゲート電極及び第２層浮遊ゲート電極を有して、メモリ
セルアレイを構成する浮遊ゲート電極と、この第１層浮
遊ゲート電極間及びメモリセルアレイ端部に複数設けら
れ、メモリセルアレイ内におけるその上面と前記第１層
浮遊ゲート電極の上面との高さの差がメモリセルアレイ
端におけるその上面と前記第１層浮遊ゲート電極の上面
との高さの差よりも大きい素子分離領域と、前記第２層
浮遊ゲート電極表面上に形成されたゲート間絶縁膜と、
このゲート間絶縁膜上に形成された制御ゲート電極と、
前記半導体基板中の前記第１層浮遊ゲート電極端部側面
下に形成されたソース・ドレイン拡散層とを具備し、メ
モリセルアレイ端に形成された前記素子分離領域は、前
記第２浮遊ゲート電極下に形成されている半導体記憶装
置である。

【００１７】さらに、本発明の特徴は、半導体基板と、
この半導体基板上に複数個形成されたゲート絶縁膜と、
このゲート絶縁膜上に複数個形成され、第１層浮遊ゲー
ト電極及び第２層浮遊ゲート電極を有して、メモリセル
アレイを構成する浮遊ゲート電極と、この第１層浮遊ゲ
ート電極間及びメモリセルアレイ端部に複数設けられ、
メモリセルアレイ内におけるその上面の高さは、前記第
１層浮遊ゲート電極の上面の高さよりも低く形成され、
前記メモリセルアレイ端におけるその上面の高さは、前
記第１層浮遊ゲート電極の上面の高さと等しく、その端
部が前記第２層浮遊ゲート電極下に形成された素子分離
領域と、前記第２浮遊ゲート電極表面上に形成されたゲ
ート間絶縁膜と、このゲート間絶縁膜上に形成された制
御ゲート電極と、前記半導体基板中の前記第１層浮遊ゲ
ート電極端部側面下に形成されたソース・ドレイン拡散
層とを具備する半導体記憶装置である。

【００１８】さらに、本発明の別の特徴は、半導体基板
上にゲート絶縁膜及び浮遊ゲート電極層を形成する工程
と、前記半導体基板、前記ゲート絶縁膜及び前記浮遊ゲ
ート電極層を部分的に除去して、素子分離絶縁膜を堆積
して、メモリセルアレイ領域を規定する工程と、前記浮
遊ゲート電極層上に浮遊ゲート電極材を積み増しして、
前記素子分離絶縁膜及び前記浮遊ゲート電極層の上表面
を同一高さに形成する工程と、前記メモリセルアレイ領
域端の前記素子分離領域を除去せず、かつ、前記メモリ
セルアレイ領域内の前記素子分離領域上の表面を一部除
去して、前記浮遊ゲート電極層上面よりも低くする工程
と、前記浮遊ゲート電極層上に制御ゲート電極層を形成
する工程とを有する半導体記憶装置の製造方法である。

【００１９】さらに、本発明の別の特徴は、半導体基板
上にゲート絶縁膜及び浮遊ゲート電極層を形成する工程
と、前記半導体基板、前記ゲート絶縁膜及び前記浮遊ゲ
ート電極層を部分的に除去して、素子分離絶縁膜を堆積
して、メモリセルアレイ領域を規定する工程と、前記メ
モリセルアレイ領域端の前記素子分離領域を除去せず、
かつ、前記メモリセルアレイ領域内の前記素子分離領域
上の表面を一部除去して、前記浮遊ゲート電極層上面よ
りも低くする工程と、前記メモリセルアレイ領域端の前
記素子分離領域及び前記メモリセルアレイ領域内の前記
素子分離領域上の表面を一部除去して、前記メモリセル
アレイ領域端の前記素子分離領域上面を前記浮遊ゲート
電極上面よりも高く、かつ、メモリセルアレイ領域内の
素子分離領域上面よりも高くする工程と、前記浮遊ゲー
ト電極層の露出面上にゲート間絶縁膜を形成する工程
と、このゲート間絶縁膜上に制御ゲート電極層を形成す
る工程とを有する半導体記憶装置の製造方法である。

【００２０】さらに、本発明の別の特徴は、半導体基板
上にゲート絶縁膜及び浮遊ゲート電極層を形成する工程
と、前記半導体基板、前記ゲート絶縁膜及び前記浮遊ゲ
ート電極層を部分的に除去して、素子分離絶縁膜を堆積
して、メモリセルアレイ領域を規定する工程と、前記メ
モリセルアレイ領域端の前記素子分離領域を除去せず、
かつ、前記メモリセル領域内の前記素子分離領域上の表
面を一部除去して、前記浮遊ゲート電極層上面よりも低
くする工程と、前記メモリセルアレイ領域端の前記素子
分離領域及び前記メモリセルアレイ領域内の前記素子分
離領域上の表面を一部除去して、前記メモリセルアレイ
領域端の前記素子分離領域上面を前記浮遊ゲート電極上
面よりも低く、かつ、メモリセルアレイ領域内の素子分
離領域上面よりも高くする工程と、前記浮遊ゲート電極
層の露出表面上にゲート間絶縁膜を形成する工程と、こ
のゲート間絶縁膜上に制御ゲート電極層を形成する工程
とを有する半導体記憶装置の製造方法である。

【００２１】さらに、本発明の別の特徴は、半導体基板
上にゲート絶縁膜及び第１浮遊ゲート電極層を形成する
工程と、前記半導体基板、前記ゲート絶縁膜及び前記第
１浮遊ゲート電極層を部分的に除去して、素子分離絶縁
膜を堆積して、メモリセルアレイ領域を規定する工程
と、前記メモリセルアレイ領域端の前記素子分離領域を
除去せず、かつ、前記メモリセルアレイ領域内の前記素
子分離領域上の表面を一部除去して、前記第１浮遊ゲー
ト電極層上面よりも低くする工程と、前記メモリセルア
レイ領域端の前記素子分離領域及び前記メモリセルアレ
イ領域内の前記素子分離領域上の表面を一部除去して、
前記メモリセルアレイ領域端の前記素子分離領域上面を
前記メモリセルアレイ領域内の素子分離領域上面よりも
高くする工程と、前記素子分離領域及び前記第１浮遊ゲ
ート電極層の露出表面上に第２浮遊ゲート電極層を形成
する工程と、前記メモリセルアレイ内の素子分離領域上
で、前記第２浮遊ゲート電極層を除去して、複数の第２
浮遊ゲート電極に分離する工程と、前記複数の第２浮遊
ゲート電極の露出面上にゲート間絶縁膜を形成する工程
と、このゲート間絶縁膜上に制御ゲート電極層を形成す
る工程とを有する半導体記憶装置の製造方法である。

【００２２】

【発明の実施の形態】（第１の実施の形態）本実施の形
態の半導体記憶装置の構造を図１乃至図３を用いて説明
する。ここで、本実施の形態のＮＡＮＤ型フラッシュメ
モリのメモリセルアレイの境界付近の上面を図２で示
し、この図２中の“Ａ−Ｂ”線上での断面を図１にて示
し、“Ｃ−Ｄ”線上での断面を図３に示す。例えばシリ
コンからなる半導体基板１上には、複数個形成されたシ
リコン酸化膜からなるゲート絶縁膜２が形成されてい
る。このゲート絶縁膜２上には、メモリセルアレイ３を
構成する多結晶シリコン層からなる浮遊ゲート電極４が
複数形成されている。メモリセルアレイ３の最も外側で
ある図２左側には、メモリセルアレイ端部５の領域とな
っている。

【００２３】この浮遊ゲート電極４間には、メモリセル
アレイ内素子分離領域６が複数設けられている。このメ
モリセルアレイ内素子分離領域６の上面の高さは、浮遊
ゲート電極４の上面の高さより低く形成され、かつ、ゲ
ート絶縁膜２よりも上方となっている。さらにメモリセ
ルアレイ端部５には、メモリセルアレイ内素子分離領域
６の上面の高さよりも高い上面を持つメモリセルアレイ
端部素子分離領域７が設けられている。このメモリセル
アレイ端部素子分離領域７の上面の高さは、浮遊ゲート
電極４の上面の高さと等しくなっている。

【００２４】各浮遊ゲート電極４の表面上、メモリセル
アレイ内素子分離領域６及びメモリセルアレイ端部素子
分離領域７の表面上には、例えばシリコン酸化膜とシリ
コン窒化膜の積層膜からなるゲート間絶縁膜８が形成さ
れている。このゲート間絶縁膜８上には、多結晶シリコ
ン層９及びその上のシリサイド層１０によって制御ゲー
ト電極１１が形成されている。そして、ゲート絶縁膜２
下の半導体基板１の表面付近は素子領域１２となってい
る。

【００２５】図２における“Ｃ−Ｄ”線上での断面であ
る図３では、半導体基板１上にゲート絶縁膜２を介して
浮遊ゲート電極４が形成された状態が示される。ここ
で、浮遊ゲート４間の半導体基板１中の素子領域１２中
には、ソース・ドレイン拡散層１３が形成されている。

【００２６】図２に示されるように、素子領域１２を互
いに分離するメモリセルアレイ内素子分離領域６が素子
領域１２に平行に形成されている。このメモリセルアレ
イ内素子分離領域６に挟まれて複数のメモリセル列が構
成される。このメモリセル列では、図３に示されるよう
な隣接する浮遊ゲート４下方の両端のソース・ドレイン
拡散層１３が互いに共有されて、複数のメモリセルトラ
ンジスタが直列接続されてメモリセル列を構成してい
る。ここで、メモリセルアレイ内素子分離領域６の上面
の高さと浮遊ゲート電極４の上面の高さとの段差は、カ
ップリング比を規定するので、必要なカップリング比と
なるように段差の大きさが設定されている。ここで、例
えば浮遊ゲート電極４の幅と同じ値となるように段差を
設定する。例えば、浮遊ゲート電極４の幅を約０．１μ
ｍとすると、メモリセルアレイ内素子分離領域６の上面
と浮遊ゲート電極４の上面との段差は約０．１μｍとし
て形成できる。こうして、ゲート絶縁膜２の幅のおよそ
３倍の面積を持つように浮遊ゲート電極４の周囲にゲー
ト間絶縁膜８を形成でき、カップリング比を増大でき
る。

【００２７】ここでは、素子分離の方式としてＳＴＩを
用いている。ここで、メモリセルアレイ内素子分離領域
６及びメモリセルアレイ端部素子分離領域７は、素子分
離機能を持たせるために、浮遊ゲート電極４下のゲート
絶縁膜２の上面よりも素子分離領域の上面は必ず上方に
位置するように設定され、例えばシリコン酸化膜で形成
されている。さらに、メモリセル領域内素子分離領域６
は複数設けられているが、その幅がすべてそれぞれ等し
く形成されている。

【００２８】さらに、メモリセルアレイ３内に複数設け
られた浮遊ゲート電極４の幅及びメモリセルアレイ端部
５に隣接して設けられた浮遊ゲート電極４の幅はそれぞ
れ互いに等しく形成されている。

【００２９】図１に示される断面では、メモリセルアレ
イ３内では制御ゲート電極１１が１本、共通に設けられ
て各浮遊ゲート電極４を制御している。なお、図示しな
いが、ＢＰＳＧ（ホウ素を含むシリコン酸化膜）などか
らなる層間絶縁膜にて各構造の露出面は被覆されてい
る。

【００３０】このようにメモリセルアレイ領域内におけ
る素子分離領域上面の高さは、メモリセルアレイ外側に
おけるそれよりも低くすることによってメモリセルでは
カップリング比を向上させた微細な半導体記憶装置を提
供することができる。

【００３１】次に、本実施の形態の半導体記憶装置の製
造方法を図１、図４乃至図１０を用いて説明する。ま
ず、図４に示すように半導体基板１上にゲート絶縁膜２
を形成する。次に、ゲート絶縁膜２上に浮遊ゲート電極
４の一部となる第１多結晶シリコン膜２０を形成する。
次に、この第１多結晶シリコン膜２０上にマスク材２１
を形成する。マスク材２１には例えば窒化シリコン膜が
用いられる。

【００３２】次に、図５に示されるようにマスク材２１
をパターニングし、マスク材２１をエッチングする。さ
らにマスク材２１と自己整合的に第１多結晶シリコン膜
２０、ゲート絶縁膜２をエッチングし、さらに半導体基
板１をエッチングして、メモリセルアレイ形成予定領域
２２では、素子分離領域のためのメモリセルアレイ内素
子分離溝２３を複数個、等間隔の幅を持つように形成す
る。さらに、メモリセルアレイ形成予定領域の外側のメ
モリセルアレイ端部形成予定領域２４では、メモリセル
アレイ内素子分離溝２３よりもその幅が大きく形成され
たメモリセルアレイ端部素子分離溝２５を形成する。メ
モリセルアレイ形成予定領域２２内では、メモリセルア
レイ内素子分離溝２３によって互いに分断された半導体
基板１の上面付近は素子領域１２として規定される。

【００３３】次に、図６に示されるように、メモリセル
アレイ内素子分離溝２３及びメモリセルアレイ端部素子
分離溝２５を絶縁膜、例えばシリコン酸化膜２６で埋め
込んだ後、ＣＭＰ（化学機械研磨）法などにより表面を
平坦化する。こうして、各素子分離領域を隣接する各浮
遊ゲート電極と自己整合的に形成する。

【００３４】次に、図７に示されるように、マスク材２
１を除去する。マスク材２１として、窒化シリコン膜を
用いた場合には、マスク材２１の除去には例えば熱リン
酸が用いられる。このようにして生じた素子分離領域内
のシリコン酸化膜２６の上面と浮遊ゲート電極の一部と
なる第１多結晶シリコン層２０の上面との段差は堆積時
のマスク材２１の厚さから、素子分離溝形成及びマスク
材除去時のマスク材及び第１多結晶シリコン層２０表面
のダメージ分を除いた厚さとなっている。

【００３５】次に、図８に示されるように、マスク材２
１を除去した部分に第２多結晶シリコン膜２７を埋め込
む。この第２多結晶シリコン膜２７は、前の工程で既に
形成されている第１多結晶シリコン膜２０と電気的に接
続されてともに浮遊ゲート電極４となる。第２多結晶シ
リコン膜２７を埋め込んだ後、ＣＭＰ法などにより平坦
化して、素子分離領域内のシリコン酸化膜２６上から第
２多結晶シリコン膜２０を除去するダマシーン法を用い
る。

【００３６】次に、図９に示されるようにフォトリソグ
ラフィー法によってメモリセルアレイ３内を開口し、メ
モリセルアレイ端部５を覆うようにフォトレジスト２８
を形成する。この時、フォトレジスト２８の開口部の境
界は、メモリセルアレイ端部５の素子領域１２上、すな
わち、メモリセルアレイ端部５の浮遊ゲート電極４の上
に位置するように配置する。ここで、図９中でメモリセ
ルアレイ端部５の浮遊ゲート電極４の左端から右端まで
の領域Ｘのいずれかの部分にフォトレジスト２８の開口
部の境界が位置する必要がある。これは、後の工程で、
素子分離領域が所望の領域外で除去されてしまうのを防
ぐためである。次に、フォトレジスト２８で被覆されて
いないメモリセルアレイ３内の素子分離領域に埋め込ま
れた絶縁膜２６をエッチバックして、メモリセルアレイ
内素子分離領域６を形成する。ここで、必要なカップリ
ング比を得るようなメモリセルアレイ３内の素子分離領
域の上表面高さとなるようエッチング量を調整する。こ
のエッチングはＲＩＥ又は希フッ酸薬液の一方又はこれ
らの両方を用いて行う。

【００３７】こうしてメモリセルアレイ内素子分離領域
６の上面の高さを浮遊ゲート電極４の上面の高さよりも
低くする。一方で、メモリセルアレイ端部５では素子分
離領域上面は浮遊ゲート電極４と同じ高さに保たれて、
メモリセルアレイ端部素子分離領域７となる。なお、メ
モリセルアレイ内素子分離領域６の上面の高さはゲート
絶縁膜２の高さよりも上に位置するように形成する。

【００３８】次に、図１０に示されるようにフォトレジ
スト２８を除去した後、ゲート間絶縁膜８を露出面上に
形成する。

【００３９】次に、図１に示されるように、制御ゲート
電極となる多結晶シリコン層９をゲート間絶縁膜８上に
堆積する。この多結晶シリコン層９を十分な厚さとする
ことによって、メモリセルアレイ内素子分離領域６と浮
遊ゲート電極４との段差は埋め込まれる。すなわち、メ
モリセルアレイ内素子分離領域６の幅の半分以上の厚さ
の多結晶シリコン層９を堆積することでメモリセルアレ
イ内素子分離領域６と浮遊ゲート４との段差は埋め込ま
れることになる。さらに、メモリセルアレイ端部素子分
離領域７と浮遊ゲート電極４との間には段差が存在して
いないので、その上に堆積された多結晶シリコン層９に
は、その部分では段差は存在しない。

【００４０】次に、シリサイド層１０を多結晶シリコン
層９上に形成する。シリサイド層は例えばタングステン
シリサイドが用いられる。また、メモリセルアレイ内素
子分離領域６上に埋め込まれた多結晶シリコン層９の上
面に窪み２９が形成されるが、その段差はきわめて小さ
いため、シリサイド層形成の際には、窪み２９はシリサ
イド層によって埋め込まれる。これに続いて制御ゲート
電極１１及び浮遊ゲート電極４をトランジスタのゲート
電極及びワード線となるようにパターニングして加工し
て、ソース・ドレイン拡散層１３を形成するための不純
物をイオン注入により行い、図１に示したような半導体
記憶装置が完成する。

【００４１】このように、本実施の形態の半導体記憶装
置の製造方法によれば、メモリセルアレイ３領域ではメ
モリセルアレイ内素子分離領域６と浮遊ゲート電極４と
の段差は制御ゲート電極１１となる多結晶シリコン層９
によって埋め込まれており、シリサイド層１０の形成時
には、ほとんど段差をなくすことができる。またメモリ
セルアレイ端部５ではメモリセルアレイ端部素子分離領
域７の上面と浮遊ゲート電極４の上面が同じ高さになっ
ているためシリサイド層１０には段差ができない。その
ためメモリセルアレイ端部におけるシリサイド層のカバ
レッジ不良や、ゲート加工のためのリソグラフィープロ
セスにおいてアレイ内外でゲートの高さが変わることに
よるマージンの低下などを防止することができる。すな
わち、従来技術において生じていたメモリセルアレイ端
部における素子分離領域上での制御ゲート電極の断線を
防止できる。また、シリサイド層のパターニングの際の
オーバーエッチングやアンダーエッチングを防止でき
る。

【００４２】なお、メモリセルアレイ端部５のメモリセ
ルに関しては浮遊ゲート４の片方の側壁にゲート間絶縁
膜８が形成されずに、メモリセルアレイ端部素子分離領
域７が接している構造になり、他の浮遊ゲート４とカッ
プリング比が異なるが、一般にメモリセルアレイ端のメ
モリセルは加工精度にばらつきが生じるため、素子とし
て機能させないダミーセルとして用いられており、規模
が大きいメモリセルアレイ全体に対して面積損となるこ
ともない。すなわち、メモリセルアレイ内には、１００
本から数千本の単位でメモリセル列が設けられるので、
その端部にダミーセルが１列分設けられても、その面積
増はわずかである。また、ダミーセルはメモリセルアレ
イ端部の１列に限らず、２列分またはそれ以上設けても
よい。

【００４３】（第２の実施の形態）本実施の形態の半導
体記憶装置は図１１に示されるように、メモリセルアレ
イ端部５におけるメモリセルの素子領域３０の幅Ｌ１を
他のメモリセルアレイ３の素子領域１２の幅Ｌ２よりも
大きくとっていて、他の構成は第１の実施の形態の半導
体記憶装置の構造と同様になっている。ここで、Ｌ１は
Ｌ２の数倍程度で設定できる。ここで、図１１は、半導
体記憶装置の上面図である図１２の“Ｅ−Ｆ”線上での
断面図である。さらに、このメモリセルアレイ端部５に
おける素子領域１２上のゲート絶縁膜３１及び浮遊ゲー
ト電極３２は、メモリセルアレイ３内のゲート絶縁膜２
及び浮遊ゲート電極４よりもその幅が大きく形成されて
いる。ここで、各構成要素幅は、図１２の上面図に左右
方向で示されるような制御ゲート電極１１の長手方向で
の距離を指している。他の構成は第１の実施の形態の半
導体記憶装置の構造と同様であるので、説明は省略す
る。本実施の形態の半導体記憶装置においても第１の実
施の形態の半導体記憶装置と同様の効果を得ることがで
きる。

【００４４】本実施の形態の製造方法は、第１の実施の
形態の半導体記憶装置の製造方法において、図５に示さ
れるメモリセルアレイ領域を規定する工程で、メモリセ
ルアレイ端部形成予定領域２４における第１多結晶シリ
コン層２０の幅をメモリセルアレイ形成予定領域２２内
の第１多結晶シリコン層２０の幅よりも大きく形成する
工程に変えて、他の製造工程は第１の実施の形態の製造
方法と同様な工程が適用できる。

【００４５】本実施の形態の半導体記憶装置の製造方法
においても第１の実施の形態の半導体記憶装置の製造方
法と同様の効果を得ることができる。さらに、第１の実
施の形態の製造方法において示した図９に示される工程
におけるフォトレジスト２８のパターンを形成する際の
位置合わせずれや寸法合わせずれのマージンを大きくす
ることができる。

【００４６】（第３の実施の形態）本実施の形態の半導
体記憶装置は図１３に示されるように、メモリセルアレ
イ端部５におけるメモリセルアレイ端部素子分離領域３
５の上表面の高さを浮遊ゲート電極４の上表面の高さよ
りも高く形成していて、他の構成は第１の実施の形態の
半導体記憶装置の構造と同様になっている。このよう
に、素子分離領域と浮遊ゲート電極との段差の高さは、
メモリセルアレイ領域内よりもメモリセルアレイ端部で
の方が小さくなっている。ここで、図１３は、半導体記
憶装置の上面図である図１４の“Ｇ−Ｈ”線上での断面
図である。ここで、メモリセルアレイ端部素子分離領域
３５の上表面と浮遊ゲート電極４の上表面との段差は、
メモリセルアレイ内素子分離領域６の上表面と浮遊ゲー
ト電極４の上表面との段差よりは小さく形成されてい
て、従来技術のような段差による制御ゲート電極の不良
が生じないようになっている。他の構成は第１の実施の
形態の半導体記憶装置の構造と同様であるので、説明は
省略する。本実施の形態の半導体記憶装置においても第
１の実施の形態の半導体記憶装置と同様の効果を得るこ
とができる。

【００４７】本実施の形態に関する製造方法を図４、図
５、図１３、図１５乃至図１８を用いて説明する。ま
ず、図４に示された工程において、半導体基板１上にゲ
ート絶縁膜２、浮遊ゲート電極４となる第１多結晶シリ
コン膜２０、マスク材２１を形成する。ここでは、最終
的に必要となる膜厚となるように第１多結晶シリコン膜
２０を形成していて、第１の実施の形態の第１多結晶シ
リコン膜２０よりもその厚さを大きくしている。

【００４８】次に、図５に示されるように、マスク材２
１をパターニングし、マスク材２１をエッチングする。
さらにマスク材２１と自己整合的に浮遊ゲート電極４、
ゲート絶縁膜２をエッチングし、さらに半導体基板１を
エッチングして素子分離領域のための溝２３，２５を形
成する。

【００４９】次に、図１５に示されるように、素子分離
溝２３、２５をシリコン酸化膜２６などの絶縁膜で埋め
込んだ後、ＣＭＰ法などにより平坦化する。

【００５０】次に、図１６に示されるようにマスク材２
１を除去した後に、フォトリソグラフィー法によってセ
ルアレイ領域は開口し、アレイ以外の領域は覆うように
フォトレジスト３６を形成する。このとき、フォトレジ
スト３６の開口部の境界は、メモリセルアレイ端部５の
素子領域１２上に位置するようにする。そして、フォト
レジスト３６の開口部に露出した素子分離溝に埋め込ま
れたシリコン酸化膜２６をエッチバックする。こうして
メモリセルアレイ領域３の素子分離溝内のシリコン酸化
膜２６の上面の高さを浮遊ゲート電極４の上面の高さよ
りも低くする。一方メモリセルアレイ端部５では素子分
離溝内のシリコン酸化膜２６の上面は浮遊ゲート電極４
の上面よりも高くなっている。

【００５１】次に、図１７に示されるようにフォトレジ
スト３６を除去した後、さらに素子分離溝内のシリコン
酸化膜２６のエッチバックを行う。これにより、メモリ
セルアレイ３内のシリコン酸化膜はさらに低くなり、メ
モリセルアレイ内素子分離領域６が形成される。メモリ
セルアレイ３以外の領域でも素子分離溝内のシリコン酸
化膜は低くなり、その上表面と浮遊ゲート電極４との段
差が小さくなり、メモリセルアレイ端部素子分離領域３
５が形成される。ここでは、ＲＩＥ又は希フッ酸の薬液
のいずれか又は両方を使用して、エッチバックが行われ
る。ここで、メモリセルアレイ端部素子分離領域３５の
上面と浮遊ゲート電極４の上面との高さの段差は、メモ
リセルアレイ内素子分離領域６の上面と浮遊ゲート電極
４の上面との高さの段差よりも必ず小さくなっている。
また、メモリセルアレイ端部素子分離領域３５の上面は
浮遊ゲート電極４上面よりも高く、かつ、メモリセルア
レイ内素子分離領域６の上面よりも高く形成する。な
お、浮遊ゲート電極４の上面の高さは、メモリセルアレ
イ端部５においても、メモリセルアレイ３内においても
いずれも等しく形成されている。

【００５２】次に、図１８に示されるように、露出面上
にゲート間絶縁膜８を形成する。さらに制御ゲート電極
１１となる多結晶シリコン層９、シリサイド層１０など
を形成する工程を経て図１３に示したような半導体記憶
装置が完成する。

【００５３】本実施の形態の半導体記憶装置の製造方法
は、第１の実施の形態の半導体記憶装置の製造方法と同
様の効果を得ることができる。さらに、本実施の形態の
半導体記憶装置の製造方法によれば、ＣＭＰ工程数を減
らし、浮遊ゲート電極を２回に分けて堆積させる工程が
なく第１の実施の形態の半導体記憶装置の製造方法に比
べて、製造工程数を削減できる。

【００５４】なお、第２の実施の形態のように、メモリ
セルアレイ端部におけるメモリセルの素子領域幅Ｌ１を
他のメモリセルの素子領域幅Ｌ２よりも大きくとること
も可能である。この場合は、第２の実施の形態と同様の
効果を得ることができる。

【００５５】（第４の実施の形態）本実施の形態の半導
体記憶装置は図１９に示されるように、メモリセルアレ
イ端部５におけるメモリセルアレイ端部素子分離領域４
０の上表面の高さを浮遊ゲート電極４の上表面の高さよ
りも低く形成していて、他の構成は第１の実施の形態の
半導体記憶装置の構造と同様になっている。このよう
に、素子分離領域と浮遊ゲート電極との段差の高さは、
メモリセルアレイ領域内よりもメモリセルアレイ端部で
の方が小さくなっている。ここで、図１９は、半導体記
憶装置の上面図である図２０の“I−J”線上での断面図
である。ここで、メモリセルアレイ外であるメモリセル
アレイ端部５における素子分離領域４０の上面の高さ
は、メモリセルアレイ３領域内における素子分離領域６
の上面の高さよりも必ず高い位置となっている。ここ
で、メモリセルアレイ端部素子分離領域４０の上表面と
浮遊ゲート電極４の上表面との段差は、メモリセルアレ
イ内素子分離領域６の上表面と浮遊ゲート電極４の上表
面との段差よりは小さく形成されていて、従来技術のよ
うな段差による制御ゲート電極の不良が生じないように
なっている。他の構成は第１の実施の形態の半導体記憶
装置の構造と同様であるので、説明は省略する。本実施
の形態の半導体記憶装置においても第１の実施の形態の
半導体記憶装置と同様の効果を得ることができる。この
ように、メモリセルアレイ端部での制御ゲート電極の段
差に基づいた断線不良発生を防止している。さらに、メ
モリセルアレイ外における素子分離領域上面と浮遊ゲー
ト電極上面との段差はできるだけ少ないことが、制御ゲ
ート電極の断線不良防止のために好ましい。このよう
に、メモリセルアレイ内の段差よりもメモリセルアレイ
端の段差が小さくなっていることから、第３の実施の形
態の半導体記憶装置と同様な効果が得られる。

【００５６】本実施の形態に関する製造方法を図４、図
５、図１３、図１５、図１８、図１９、図２１、図２２
を用いて説明する。まず、図４に示された工程におい
て、半導体基板１上にゲート絶縁膜２、浮遊ゲート電極
４となる第１多結晶シリコン膜２０、マスク材２１を形
成する。ここでは、最終的に必要となる膜厚となるよう
に第１多結晶シリコン膜２０を形成していて、第１の実
施の形態の第１多結晶シリコン膜２０よりもその厚さを
大きくしている。

【００５７】次に、図５に示されるように、マスク材２
１をパターニングし、マスク材２１をエッチングする。
さらにマスク材２１と自己整合的に浮遊ゲート電極４、
ゲート絶縁膜２をエッチングし、さらに半導体基板１を
エッチングして素子分離領域のための溝２３，２５を形
成する。

【００５８】次に、図１５に示されるように、素子分離
溝２３、２５をシリコン酸化膜２６などの絶縁膜で埋め
込んだ後、ＣＭＰ法などにより平坦化する。

【００５９】次に、図２１に示されるようにマスク材２
１を除去した後に、フォトリソグラフィー法によってセ
ルアレイ領域は開口し、アレイ以外の領域は覆うように
フォトレジスト４１を形成する。このとき、フォトレジ
スト４１の開口部の境界は、メモリセルアレイ端部５の
素子領域１２上に位置するようにする。そして、フォト
レジスト４１の開口部に露出した素子分離溝に埋め込ま
れたシリコン酸化膜２６をエッチバックする。こうして
メモリセルアレイ領域３の素子分離溝内のシリコン酸化
膜２６の上面の高さを浮遊ゲート電極４の上面の高さよ
りも低くする。一方メモリセルアレイ端部５では素子分
離溝内のシリコン酸化膜２６の上面は浮遊ゲート電極４
の上面よりも高くなっている。

【００６０】次に、図２２に示されるようにフォトレジ
スト４１を除去した後、さらに素子分離溝内のシリコン
酸化膜２６のエッチバックを行う。これにより、メモリ
セルアレイ３内のシリコン酸化膜はさらに低くなり、メ
モリセルアレイ内素子分離領域６が形成される。メモリ
セルアレイ３以外の領域でも素子分離溝内のシリコン酸
化膜は低くなり、その上表面と浮遊ゲート電極４との段
差が小さくなり、メモリセルアレイ端部素子分離領域４
０が形成される。ここでは、ＲＩＥ又は希フッ酸の薬液
のいずれか又は両方を使用して、エッチバックが行われ
る。ここで、メモリセルアレイ端部素子分離領域４０の
上面と浮遊ゲート電極４の上面との高さの段差は、メモ
リセルアレイ内素子分離領域６の上面と浮遊ゲート電極
４の上面との高さの段差よりも必ず小さくなっている。
また、メモリセルアレイ端部素子分離領域４０の上面は
浮遊ゲート電極４上面よりも低く、かつ、メモリセルア
レイ内素子分離領域６の上面よりも高く形成する。な
お、浮遊ゲート電極４の上面の高さは、メモリセルアレ
イ端部５においても、メモリセルアレイ３内においても
いずれも等しく形成されている。

【００６１】次に、露出面上にゲート間絶縁膜８を形成
する。さらに制御ゲート電極１１となる多結晶シリコン
層９、シリサイド層１０などを形成する工程を経て図１
９に示したような半導体記憶装置が完成する。

【００６２】本実施の形態の半導体記憶装置の製造方法
は、第１の実施の形態の半導体記憶装置の製造方法と同
様の効果を得ることができる。さらに、本実施の形態の
半導体記憶装置の製造方法によれば、ＣＭＰ工程数を減
らし、浮遊ゲート電極を２回に分けて堆積させる工程が
なく第１の実施の形態の半導体記憶装置の製造方法に比
べて、製造工程数を削減できる。

【００６３】なお、第２の実施の形態のように、メモリ
セルアレイ端部におけるメモリセルの素子領域幅Ｌ１を
他のメモリセルの素子領域幅Ｌ２よりも大きくとること
も可能である。この場合は、第２の実施の形態と同様の
効果を得ることができる。

【００６４】（第５の実施の形態）本実施の形態の半導
体記憶装置の構造を図２３及び図２４を用いて説明す
る。ここで、本実施の形態のＮＡＮＤ型フラッシュメモ
リのメモリセルアレイの境界付近の上面を図２４で示
し、この図２４中の“Ｋ−Ｌ”線上での断面を図２３に
て示す。例えばシリコンからなる半導体基板５０上に
は、複数個形成されたシリコン酸化膜からなるゲート絶
縁膜５１が形成されている。このゲート絶縁膜５１上に
は、メモリセルアレイ５２を構成する多結晶シリコン層
からなる浮遊ゲート電極５３が複数形成されている。こ
こで、浮遊ゲート電極５３は、下層の第１浮遊ゲート電
極５４と、この上に形成された第２浮遊ゲート電極５５
との積層構造になっている。メモリセルアレイ５２の最
も外側である図２３左側には、メモリセルアレイ端部５
６の領域となっている。

【００６５】この第１浮遊ゲート電極５４間には、メモ
リセルアレイ内素子分離領域５７が複数設けられてい
る。このメモリセルアレイ内素子分離領域５７の上面の
高さは、第１浮遊ゲート電極５４の上面の高さより低く
形成され、かつ、ゲート絶縁膜５１よりも上方となって
いる。さらにメモリセルアレイ端部５６には、メモリセ
ルアレイ内素子分離領域５７の上面の高さよりも高い上
面を持つメモリセルアレイ端部素子分離領域５８が設け
られている。このメモリセルアレイ端部素子分離領域５
８の上面の高さは、第１浮遊ゲート電極５４の上面の高
さと等しくなっている。

【００６６】メモリセルアレイ５２内では、各第１浮遊
ゲート電極５４上の第２浮遊ゲート電極５５は、この第
１浮遊ゲート電極５４の２つの側面に接する２つのメモ
リセルアレイ内素子分離領域５７の上面の一部上にまた
がって形成されている。

【００６７】さらにメモリセルアレイ端５６では、第１
浮遊ゲート電極５４上の第２浮遊ゲート電極５９は、メ
モリセルアレイ側のメモリセルアレイ内素子分離領域５
７上の一部上に形成され、かつ、メモリセルアレイ端部
５６側のメモリセルアレイ端素子分離領域５８上にスト
ライプ状に形成されている。

【００６８】各第２浮遊ゲート電極５５の表面上、及び
メモリセルアレイ内素子分離領域５７の表面上には、例
えばシリコン酸化膜とシリコン窒化膜の積層膜からなる
ゲート間絶縁膜６０が形成されている。このゲート間絶
縁膜６０上には、多結晶シリコン層６１及びその上のシ
リサイド層６２によって制御ゲート電極６３が形成され
ている。そして、ゲート絶縁膜５１下の半導体基板１の
表面付近は素子領域６４となっている。制御ゲート電極
６３は多結晶シリコン層６１とシリサイド層６２の積層
構造を有し、メモリセルアレイ５２内の第２浮遊ゲート
電極５５相互の間はゲート間絶縁膜６０及び制御ゲート
電極６３中の多結晶シリコン層６１で埋め込まれてい
る。

【００６９】図２４における“Ｋ−Ｌ”線に直交する素
子領域上での断面は、第１の実施の形態において示した
図３と同様に構成される。

【００７０】図２４に示されるように、素子領域６４を
互いに分離するメモリセルアレイ内素子分離領域５７が
素子領域６４に平行に形成されている。このメモリセル
アレイ内素子分離領域５７に挟まれて複数のメモリセル
列が構成される。このメモリセル列では、隣接する浮遊
ゲート５３下方の両端のソース・ドレイン拡散層６５が
互いに共有されて、複数のメモリセルトランジスタが直
列接続されてメモリセル列を構成している。ここで、メ
モリセルアレイ内素子分離領域５７の上面の高さと第２
浮遊ゲート電極５５の上面の高さとの段差は、カップリ
ング比を規定するので、必要なカップリング比となるよ
うに段差の大きさが設定されている。ここでは、第１乃
至第４の実施の形態と異なり、浮遊ゲート電極に第２浮
遊ゲート電極５５からなるウイング部を設けて、浮遊ゲ
ート電極５３の表面積を増大させて、カップリング比を
増大させている。

【００７１】ここでは、素子分離の方式としてＳＴＩを
用いている。ここで、メモリセルアレイ内素子分離領域
５７及びメモリセルアレイ端部素子分離領域５８は、素
子分離機能を持たせるために、第１浮遊ゲート電極５４
下のゲート絶縁膜５１の上面よりも素子分離領域の上面
は必ず上方に位置するように設定され、例えばシリコン
酸化膜で形成されている。さらに、メモリセル領域内素
子分離領域５７は複数設けられているが、その幅がすべ
てそれぞれ等しく形成されている。

【００７２】さらに、メモリセルアレイ５２内に複数設
けられた第１浮遊ゲート電極５４の幅及びメモリセルア
レイ端部５６に隣接して設けられた第１浮遊ゲート電極
５４の幅はそれぞれ互いに等しく形成されている。

【００７３】図２３に示される断面では、メモリセルア
レイ５２内では制御ゲート電極６３が１本、共通に設け
られて各浮遊ゲート電極５３を制御している。なお、図
示しないが、ＢＰＳＧなどからなる層間絶縁膜にて各構
造の露出面は被覆されている。

【００７４】このようにメモリセルアレイ領域内におけ
る素子分離領域上面の高さは、メモリセルアレイ外側に
おけるそれよりも低くすることによってメモリセルでは
カップリング比を向上させた微細な半導体記憶装置を提
供することができる。

【００７５】ここで、メモリセルアレイ端素子分離領域
５８の上面は第１浮遊ゲート電極５４の上面よりも高い
位置に形成されていてもよい。さらに、メモリセルアレ
イ端素子分離領域５８の上面は第１浮遊ゲート電極５４
の上面と同じ位置に形成されていてもよい。さらに、メ
モリセルアレイ端素子分離領域５８の上面は第１浮遊ゲ
ート電極５４の上面よりも低い位置で、メモリセルアレ
イ内素子分離領域５７の上面の位置よりも高い位置に形
成されていてもよい。

【００７６】また、メモリセルアレイ端５６における第
１浮遊ゲート電極５４の幅は、メモリセルアレイ５２内
の第１浮遊ゲート電極５４の幅と等しくてもよい。さら
には、メモリセルアレイ端５６における第１浮遊ゲート
電極５４の幅は、メモリセルアレイ５２内の第１浮遊ゲ
ート電極５４の幅よりも広い幅としてもよい。

【００７７】なお、メモリセルアレイ端素子分離領域５
８上で第２浮遊ゲート５９に開口を設け、その中に多結
晶シリコン層を埋め込む形状としてもよい。この場合、
開口の大きさはメモリセルアレイ５２内の素子分離領域
５７上の第２浮遊ゲート５５間の開口と同じ大きさとす
る。

【００７８】このように形成された半導体記憶装置で
は、メモリセルアレイ内の素子分離領域上における素子
分離領域上面から浮遊ゲート電極上面までの高さを従来
よりも増やして、カップリング比を増大させている。本
実施の形態の半導体記憶装置の構造によると、メモリセ
ル１つあたりのゲート絶縁膜面積を従来よりも大きくす
ることができる。すなわち従来よりもカップリング比を
向上できるため、書き込みに必要な電圧の低減などの利
点がある。

【００７９】次に、本実施の形態の半導体記憶装置の製
造方法を図２３、図２５乃至図３１を用いて説明する。
まず、図２５に示すように半導体基板５０上にゲート絶
縁膜５１を形成する。次に、ゲート絶縁膜５１上に第１
浮遊ゲート電極５４の一部となる第１多結晶シリコン膜
７０を形成する。次に、この第１多結晶シリコン膜７０
上にマスク材７１を形成する。マスク材７１には例えば
窒化シリコン膜が用いられる。

【００８０】次に、マスク材７１をパターニングし、マ
スク材７１をエッチングする。さらにマスク材７１と自
己整合的に第１多結晶シリコン膜７０、ゲート絶縁膜５
１をエッチングし、さらに半導体基板５０をエッチング
して、メモリセルアレイ形成予定領域７２では、素子分
離領域のためのメモリセルアレイ内素子分離溝７３を複
数個、等間隔の幅を持つように形成する。さらに、メモ
リセルアレイ形成予定領域の外側のメモリセルアレイ端
部形成予定領域７４では、メモリセルアレイ内素子分離
溝７３よりもその幅が大きく形成されたメモリセルアレ
イ端部素子分離溝７５を形成する。メモリセルアレイ形
成予定領域７２内では、メモリセルアレイ内素子分離溝
７３によって互いに分断された半導体基板５の上面付近
は素子領域６４として規定される。

【００８１】次に、図２６に示されるように、メモリセ
ルアレイ内素子分離溝７３及びメモリセルアレイ端部素
子分離溝７５を絶縁膜、例えばシリコン酸化膜７６で埋
め込んだ後、ＣＭＰ法などにより表面を平坦化する。こ
うして、各素子分離領域を隣接する各浮遊ゲート電極と
自己整合的に形成する。

【００８２】次に、マスク材７１を除去する。マスク材
７１として、窒化シリコン膜を用いた場合には、マスク
材７１の除去には例えば熱リン酸が用いられる。このよ
うにして生じた素子分離領域内のシリコン酸化膜７６の
上面と第１浮遊ゲート電極の一部となる第１多結晶シリ
コン膜７０の上面との段差は堆積時のマスク材７１の厚
さから、素子分離溝形成及びマスク材除去時のマスク材
及び第１多結晶シリコン膜７０表面のダメージ分を除い
た厚さとなっている。

【００８３】次に、図２７に示されるように、フォトリ
ソグラフィー法によってメモリセルアレイ５２内を開口
し、メモリセルアレイ端部５６を覆うようにフォトレジ
スト７７を形成する。この時、フォトレジスト７７の開
口部の境界は、メモリセルアレイ端部５６の素子領域６
４上、すなわち、メモリセルアレイ端部５６の第１浮遊
ゲート電極５４の上に位置するように配置する。ここ
で、図２７中でメモリセルアレイ端部５の浮遊ゲート電
極４の左端から右端までの領域Ｙのいずれかの部分にフ
ォトレジスト７７の開口部の境界が位置する必要があ
る。これは、後の工程で、素子分離領域が所望の領域外
で除去されてしまうのを防ぐためである。次に、フォト
レジスト７７で被覆されていないメモリセルアレイ５２
内の素子分離領域に埋め込まれた絶縁膜７６をエッチバ
ックする。このエッチングはＲＩＥ又は希フッ酸薬液の
一方又はこれらの両方を用いて行う。こうしてメモリセ
ルアレイ領域５２の素子分離溝内のシリコン酸化膜７６
の上面の高さを浮遊ゲート電極５４の上面の高さよりも
低くする。一方メモリセルアレイ端部５６では素子分離
溝内のシリコン酸化膜７６の上面は浮遊ゲート電極４の
上面よりも高くなっている。ここで、露出している浮遊
ゲート電極表面には自然酸化膜が生じている。

【００８４】次に、図２８に示されるようにフォトレジ
スト７７を除去した後、さらに素子分離溝内のシリコン
酸化膜７６のエッチバックを行う。これにより、メモリ
セルアレイ５２内のシリコン酸化膜はさらに低くなり、
メモリセルアレイ内素子分離領域５７が形成される。メ
モリセルアレイ５７以外の領域でも素子分離溝内のシリ
コン酸化膜は低くなり、その上表面と第１浮遊ゲート電
極５４との段差を小さして、この例では段差をなくし
て、メモリセルアレイ端部素子分離領域５８が形成され
る。ここでは、ＲＩＥ又は希フッ酸の薬液のいずれか又
は両方を使用して、エッチバックが行われる。ここで、
メモリセルアレイ端部素子分離領域５８の上面と第１浮
遊ゲート電極５４の上面との高さの段差は、メモリセル
アレイ内素子分離領域５７の上面と第１浮遊ゲート電極
５４の上面との高さの段差よりも必ず小さくなってい
る。また、メモリセルアレイ端部素子分離領域５６の上
面は第１浮遊ゲート電極５４上面よりも高く、かつ、メ
モリセルアレイ内素子分離領域５７の上面よりも高く形
成する。なお、第１浮遊ゲート電極５４の上面の高さ
は、メモリセルアレイ端部５６においても、メモリセル
アレイ５２内においてもいずれも等しく形成されてい
る。

【００８５】次に、図２９に示されるように、第１浮遊
ゲート電極５４上に第２多結晶シリコン膜７８を堆積す
る。この第２多結晶シリコン膜７８は、先に形成してあ
る第１多結晶シリコン膜７０からなる第１浮遊ゲート電
極５４と接続されて最終的には一体化した浮遊ゲート電
極５３となる。なお、第１浮遊ゲート電極５４表面に形
成された自然酸化膜が残ったまま、その上に第２浮遊ゲ
ート電極５５が形成されても構わない。これは自然酸化
膜が素子動作上問題となるような厚い膜とはなっていな
いからである。

【００８６】次に、図３０に示されるように第２多結晶
シリコン膜５５をパターニングして、メモリセルアレイ
内素子分離領域５７上で分断して、開口７９を形成す
る。このメモリセルアレイ内素子分離領域５７上で分断
された浮遊ゲート電極５３間の開口７９は加工上可能な
最小の寸法幅とすれば、カップリング比をより大きくす
ることができる。こうしてウイング部をもった浮遊ゲー
ト電極５３が形成される。

【００８７】次に、図３１に示されるようにゲート間絶
縁膜６０を浮遊ゲート電極５３の表面上及びメモリセル
アレイ内素子分離領域５７の開口７９上に形成する。さ
らに制御ゲート電極６３となる多結晶シリコン層６１、
シリサイド層６２形成などの工程を実施する。この多結
晶シリコン層６１を十分な厚さとすることによって、メ
モリセルアレイ内素子分離領域５７と浮遊ゲート電極５
３との段差は埋め込まれる。すなわち、メモリセルアレ
イ内素子分離領域５７上での浮遊ゲート５３間の開口の
幅の半分以上の厚さの多結晶シリコン層６１を堆積する
ことでメモリセルアレイ内素子分離領域５７と浮遊ゲー
ト５３との段差は埋め込まれることになる。さらに、メ
モリセルアレイ端部素子分離領域５８と浮遊ゲート電極
５９との間には段差が存在していないので、その上に堆
積された多結晶シリコン層６１には、その部分では段差
は存在しない。シリサイド層は例えばタングステンシリ
サイドが用いられる。

【００８８】こうしてメモリセルアレイ内素子分離領域
５７の上面の高さを浮遊ゲート電極５３の上面の高さよ
りも低くする。一方で、メモリセルアレイ端部５では素
子分離領域上面に浮遊ゲート電極５９がストライプ状に
制御ゲート電極６３と同様の形状に形成されて、制御ゲ
ート電極６３に段差は生じない。なお、メモリセルアレ
イ内素子分離領域５７の上面の高さはゲート絶縁膜５１
の高さよりも上に位置するように形成する。ここで、必
要なカップリング比を得るようなメモリセルアレイ内素
子分離領域５７の上表面高さとなるようエッチング量を
調整する。

【００８９】また、メモリセルアレイ内素子分離領域５
７上に埋め込まれた多結晶シリコン層６１の上面に窪み
８０が形成されるが、その段差はきわめて小さいため、
シリサイド層形成の際には、窪み８０はシリサイド層に
よって埋め込まれる。これに続いて制御ゲート電極６３
及び浮遊ゲート電極５３をトランジスタのゲート電極及
びワード線となるようにパターニングして加工して、ソ
ース・ドレイン拡散層６５を形成するための不純物をイ
オン注入により行い、図２３に示したような半導体記憶
装置が完成する。

【００９０】こうして、本実施の形態の半導体記憶装置
の製造方法は、制御ゲート電極のカバレッジ不良に起因
する加工時の不良を防止できる。さらに、ゲート加工用
リソグラフィーにおけるマージンを向上させた半導体記
憶装置の製造方法を提供することができる。

【００９１】なお、第２の実施の形態のように、セルア
レイ端におけるメモリセルの素子領域幅Ｌ１を他のメモ
リセルの素子領域幅Ｌ２よりも大きくとることも可能で
ある。この場合は、第２の実施の形態と同様の効果を得
ることができる。

【００９２】（第６の実施の形態）本実施の形態の半導
体記憶装置の構造を図３２及び図３３を用いて説明す
る。ここで、本実施の形態のＮＡＮＤ型フラッシュメモ
リのメモリセルアレイの境界付近の上面を図３３で示
し、この図３２中の“Ｍ−Ｎ”線上での断面を図３２に
て示す。例えばシリコンからなる半導体基板５０上に
は、複数個形成されたシリコン酸化膜からなるゲート絶
縁膜５１が形成されている。このゲート絶縁膜５１上に
は、メモリセルアレイ５２を構成する多結晶シリコン層
からなる浮遊ゲート電極９０が複数形成されている。こ
こで、浮遊ゲート電極９０は、下層の第１浮遊ゲート電
極５４と、この上に形成された第２浮遊ゲート電極９１
との積層構造になっている。ここで、第５の実施の形態
のように第２浮遊ゲート電極の側壁が垂直でなく、テー
パー形状となっている。すなわち、第２浮遊ゲート電極
９１は、上面よりも下面が広い台形形状となっている。
メモリセルアレイ５２の最も外側である図３２左側に
は、メモリセルアレイ端部５６の領域となっている。

【００９３】この第１浮遊ゲート電極５４間には、メモ
リセルアレイ内素子分離領域５７が複数設けられてい
る。このメモリセルアレイ内素子分離領域５７の上面の
高さは、第１浮遊ゲート電極５４の上面の高さより低く
形成され、かつ、ゲート絶縁膜５１よりも上方となって
いる。さらにメモリセルアレイ端部５６には、メモリセ
ルアレイ内素子分離領域５７の上面の高さよりも高い上
面を持つメモリセルアレイ端部素子分離領域５８が設け
られている。このメモリセルアレイ端部素子分離領域５
８の上面の高さは、第１浮遊ゲート電極５４の上面の高
さと等しくなっている。

【００９４】メモリセルアレイ５２内では、各第１浮遊
ゲート電極５４上の第２浮遊ゲート電極９１は、この第
１浮遊ゲート電極５４の２つの側面に接する２つのメモ
リセルアレイ内素子分離領域５７の上面の一部上にまた
がって形成されている。

【００９５】さらにメモリセルアレイ端５６では、第１
浮遊ゲート電極５４上の第２浮遊ゲート電極９２は、メ
モリセルアレイ側のメモリセルアレイ内素子分離領域５
７上の一部上に形成され、かつ、メモリセルアレイ端部
５６側のメモリセルアレイ端素子分離領域５８上にスト
ライプ状に形成されている。

【００９６】各第２浮遊ゲート電極９１の表面上、及び
メモリセルアレイ内素子分離領域５７の表面上には、例
えばシリコン酸化膜とシリコン窒化膜の積層膜からなる
ゲート間絶縁膜９３が形成されている。このゲート間絶
縁膜９３上には、多結晶シリコン層９４及びその上のシ
リサイド層９５によって制御ゲート電極９６が形成され
ている。そして、ゲート絶縁膜５１下の半導体基板１の
表面付近は素子領域６４となっている。制御ゲート電極
９６は多結晶シリコン層９４とシリサイド層９５の積層
構造を有し、メモリセルアレイ５２内の第２浮遊ゲート
電極９１相互の間はゲート間絶縁膜９３及び制御ゲート
電極９６中の多結晶シリコン層９４で埋め込まれてい
る。

【００９７】図３３における“Ｍ−Ｎ”線に直交する素
子領域上での断面は、第１の実施の形態において示した
図３と同様に構成される。

【００９８】図３３に示されるように、素子領域６４を
互いに分離するメモリセルアレイ内素子分離領域５７が
素子領域６４に平行に形成されている。このメモリセル
アレイ内素子分離領域５７に挟まれて複数のメモリセル
列が構成される。このメモリセル列では、隣接する浮遊
ゲート９０下方の両端のソース・ドレイン拡散層６５が
互いに共有されて、複数のメモリセルトランジスタが直
列接続されてメモリセル列を構成している。ここで、メ
モリセルアレイ内素子分離領域５７の上面の高さと第２
浮遊ゲート電極９１の上面の高さとの段差は、カップリ
ング比を規定するので、必要なカップリング比となるよ
うに段差の大きさが設定されている。ここでは、第１乃
至第４の実施の形態と異なり、浮遊ゲート電極に第２浮
遊ゲート電極９１からなるウイング部を設けて、浮遊ゲ
ート電極９０の表面積を増大させて、カップリング比を
増大させている。

【００９９】ここでは、素子分離の方式としてＳＴＩを
用いている。ここで、メモリセルアレイ内素子分離領域
５７及びメモリセルアレイ端部素子分離領域５８は、素
子分離機能を持たせるために、第１浮遊ゲート電極５４
下のゲート絶縁膜５１の上面よりも素子分離領域の上面
は必ず上方に位置するように設定され、例えばシリコン
酸化膜で形成されている。さらに、メモリセル領域内素
子分離領域５７は複数設けられているが、その幅がすべ
てそれぞれ等しく形成されている。

【０１００】さらに、メモリセルアレイ５２内に複数設
けられた第１浮遊ゲート電極５４の幅及びメモリセルア
レイ端部５６に隣接して設けられた第１浮遊ゲート電極
５４の幅はそれぞれ互いに等しく形成されている。

【０１０１】図３２に示される断面では、メモリセルア
レイ５２内では制御ゲート電極９６が１本、共通に設け
られて各浮遊ゲート電極９０を制御している。なお、図
示しないが、ＢＰＳＧなどからなる層間絶縁膜にて各構
造の露出面は被覆されている。

【０１０２】このようにメモリセルアレイ領域内におけ
る素子分離領域上面の高さは、メモリセルアレイ外側に
おけるそれよりも低くすることによってメモリセルでは
カップリング比を向上させた微細な半導体記憶装置を提
供することができる。

【０１０３】ここで、メモリセルアレイ端素子分離領域
５８の上面は第１浮遊ゲート電極５４の上面よりも高い
位置に形成されていてもよい。さらに、メモリセルアレ
イ端素子分離領域５８の上面は第１浮遊ゲート電極５４
の上面と同じ位置に形成されていてもよい。さらに、メ
モリセルアレイ端素子分離領域５８の上面は第１浮遊ゲ
ート電極５４の上面よりも低い位置で、メモリセルアレ
イ内素子分離領域５７の上面の位置よりも高い位置に形
成されていてもよい。

【０１０４】また、メモリセルアレイ端５６における第
１浮遊ゲート電極５４の幅は、メモリセルアレイ５２内
の第１浮遊ゲート電極５４の幅と等しくてもよい。さら
には、メモリセルアレイ端５６における第１浮遊ゲート
電極５４の幅は、メモリセルアレイ５２内の第１浮遊ゲ
ート電極５４の幅よりも広い幅としてもよい。

【０１０５】なお、メモリセルアレイ端素子分離領域５
８上で第２浮遊ゲート９２に開口を設け、その中に多結
晶シリコン層を埋め込む形状としてもよい。この場合、
開口の大きさはメモリセルアレイ５２内の素子分離領域
５７上の第２浮遊ゲート９１間の開口と同じ大きさとす
る。

【０１０６】このように形成された半導体記憶装置で
は、第５の実施の形態の半導体記憶装置と同様の効果を
得ることができる。

【０１０７】本実施の形態の半導体記憶装置の製造方法
は、第５の実施の形態における半導体記憶装置の製造方
法を示す図３０の工程において、エッチング条件を変更
してテーパーを持たせた開口を各メモリセルアレイ内素
子分離領域上に設け、露出面に順次ゲート間絶縁膜、多
結晶シリコン層、シリサイド層を堆積することで製造で
きる。

【０１０８】本実施の形態の半導体記憶装置の製造方法
では、第２浮遊ゲート電極側面がテーパー状であるた
め、素子分離領域上で、隣接する浮遊ゲート電極同士の
間をゲート間絶縁膜及び多結晶シリコン層で埋め込むこ
とが容易となる。すなわち、素子分離領域上で、隣接す
る浮遊ゲート同士の開口部分の上部でその開口面積が第
５の実施の形態の半導体記憶装置の該当部分よりも大き
く形成できる。そのため、第５の実施の形態と同様の深
さで素子分離領域上の浮遊ゲート電極間の開口部を設け
た場合、第５の実施の形態よりも間口がより広いので、
開口部分を埋め込むことが容易となる。第５の実施の形
態では、素子分離領域上での浮遊ゲート電極間の開口
は、その間口が狭く埋め込むためにその段差に限界があ
った。それに対して、本実施の形態では、この段差の限
界をより狭めて、より大きい段差でも埋め込むことが可
能となる。すなわち、素子分離領域上で、素子分離領域
上面と浮遊ゲート電極上面との段差をより大きくして、
カップリング比を大きくすることができる。

【０１０９】なお、第２の実施の形態のように、セルア
レイ端におけるメモリセルの素子領域幅Ｌ１を他のメモ
リセルの素子領域幅Ｌ２よりも大きくとることも可能で
ある。この場合は、第２の実施の形態と同様の効果を得
ることができる。

【０１１０】各実施の形態は、上記した以外にも適宜、
組み合わせて実施することができる。なお以上説明した
各実施の形態は、ＮＡＮＤ型、ＮＯＲ型などの各種方式
の不揮発性半導体記憶装置に適用できる。

【０１１１】

【発明の効果】本発明によれば、メモリセルにおけるカ
ップリング比を向上させた半導体記憶装置を提供でき
る。さらに、本発明の別の特徴によれば、制御ゲート電
極のカバレッジ不良に起因する加工時の不良を防止した
半導体記憶装置の製造方法を提供できる。さらに、本発
明の別の特徴によれば、ゲート加工用リソグラフィーに
おけるマージンを向上させた半導体記憶装置の製造方法
を提供できる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態の半導体記憶装置
の構造を表す図２における“Ａ−Ｂ”線上での断面図。

【図２】 本発明の第１の実施の形態の半導体記憶装置
の構造を表す上面図。

【図３】 本発明の第１の実施の形態の半導体記憶装置
の構造を表す図２における“Ｃ−Ｄ”線上での断面図。

【図４】 本発明の第１の実施の形態の半導体記憶装置
の製造方法を表す一工程の断面図。

【図５】 本発明の第１の実施の形態の半導体記憶装置
の製造方法を表す一工程の断面図。

【図６】 本発明の第１の実施の形態の半導体記憶装置
の製造方法を表す一工程の断面図。

【図７】 本発明の第１の実施の形態の半導体記憶装置
の製造方法を表す一工程の断面図。

【図８】 本発明の第１の実施の形態の半導体記憶装置
の製造方法を表す一工程の断面図。

【図９】 本発明の第１の実施の形態の半導体記憶装置
の製造方法を表す一工程の断面図。

【図１０】 本発明の第１の実施の形態の半導体記憶装
置の製造方法を表す一工程の断面図。

【図１１】 本発明の第２の実施の形態の半導体記憶装
置の構造を表す図１３における“Ｅ−Ｆ”線上での断面
図。

【図１２】 本発明の第２の実施の形態の半導体記憶装
置の構造を表す上面図。

【図１３】 本発明の第３の実施の形態の半導体記憶装
置の構造を表す図１４における“Ｇ−Ｈ”線上での断面
図。

【図１４】 本発明の第３の実施の形態の半導体記憶装
置の構造を表す上面図。

【図１５】 本発明の第３の実施の形態の半導体記憶装
置の製造方法を表す一工程の断面図。

【図１６】 本発明の第３の実施の形態の半導体記憶装
置の製造方法を表す一工程の断面図。

【図１７】 本発明の第３の実施の形態の半導体記憶装
置の製造方法を表す一工程の断面図。

【図１８】 本発明の第３の実施の形態の半導体記憶装
置の製造方法を表す一工程の断面図。

【図１９】 本発明の第４の実施の形態の半導体記憶装
置の構造を表す図２０における“Ｉ−Ｊ”線上での断面
図。

【図２０】 本発明の第４の実施の形態の半導体記憶装
置の構造を表す上面図。

【図２１】 本発明の第４の実施の形態の半導体記憶装
置の製造方法を表す一工程の断面図。

【図２２】 本発明の第４の実施の形態の半導体記憶装
置の製造方法を表す一工程の断面図。

【図２３】 本発明の第４の実施の形態の半導体記憶装
置の構造を表す図２４における“Ｋ−Ｌ”線上での断面
図。

【図２４】 本発明の第４の実施の形態の半導体記憶装
置の構造を表す上面図。

【図２５】 本発明の第４の実施の形態の半導体記憶装
置の製造方法を表す一工程の断面図。

【図２６】 本発明の第４の実施の形態の半導体記憶装
置の製造方法を表す一工程の断面図。

【図２７】 本発明の第４の実施の形態の半導体記憶装
置の製造方法を表す一工程の断面図。

【図２８】 本発明の第４の実施の形態の半導体記憶装
置の製造方法を表す一工程の断面図。

【図２９】 本発明の第４の実施の形態の半導体記憶装
置の製造方法を表す一工程の断面図。

【図３０】 本発明の第４の実施の形態の半導体記憶装
置の製造方法を表す一工程の断面図。

【図３１】 本発明の第４の実施の形態の半導体記憶装
置の製造方法を表す一工程の断面図。

【図３２】 本発明の第５の実施の形態の半導体記憶装
置の構造を表す図３３における“Ｍ−Ｎ”線上での断面
図。

【図３３】 本発明の第５の実施の形態の半導体記憶装
置の構造を表す上面図。

【図３４】 従来の半導体記憶装置の一例のメモリセル
を表す断面図。

【図３５】 従来の半導体記憶装置の一例のメモリセル
を表す等価回路図。

【図３６】 従来の半導体記憶装置の別の例のメモリセ
ルを表す断面図。

【図３７】 従来の半導体記憶装置の一例におけるメモ
リセルアレイ端部近傍の構造を表わす断面図。

【図３８】 従来の半導体記憶装置の一例におけるメモ
リセルアレイ端部近傍の構造を表わす上面図。

【図３９】 従来の半導体記憶装置の別の例におけるメ
モリセルアレイ端部近傍の構造を表わす断面図。

【図４０】 従来の半導体記憶装置の別の例におけるメ
モリセルアレイ端部近傍の構造を表わす上面図。

【図４１】 従来の半導体記憶装置の一例におけるメモ
リセルアレイ端部近傍の不具合を表わす断面図。

【符号の説明】

１、５０ 半導体基板 ２、５１ ゲート絶縁膜 ３、５２ メモリセルアレイ ４、５３、９０ 浮遊ゲート電極 ５、５６ メモリセルアレイ端部 ６、５７ メモリセルアレイ内素子分離領域 ７、５８ メモリセルアレイ端部素子分離領域 ８、６０、９３ ゲート間絶縁膜 ９、６１、９４ 多結晶シリコン層 １０、６２、９５ シリサイド層 １１、６３、９６ 制御ゲート電極 １２、６４ 素子領域 １３、６５ ソース・ドレイン拡散層 ２０、７０ 第１多結晶シリコン膜 ２１、７１ マスク材 ２２、７２ メモリセルアレイ形成予定領域 ２３、７３ メモリセルアレイ内素子分離溝 ２４ メモリセルアレイ端部形成予定領域 ２５、７５ メモリセルアレイ端部素子分離溝 ２６、７６ シリコン酸化膜 ２７、７８ 第２多結晶シリコン膜 ２８、３６、４１、７７ フォトレジスト ２９、８０ 窪み ３０ メモリセルアレイ端部素子領域 ３１ メモリセルアレイ端部ゲート絶縁膜 ３２ メモリセルアレイ端部浮遊ゲート電極 ３５、４０ メモリセルアレイ素子分離領域 ５４ 第１浮遊ゲート電極 ５５、９１ 第２浮遊ゲート電極 ５９、９２ メモリセルアレイ端部第２浮遊ゲート電極 ７９ 開口

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP03 EP04 EP13 EP23 EP54 EP56 EP76 ER22 GA22 JA04 JA35 JA39 JA53 NA01 PR05 PR07 PR29 PR39 PR40 ZA28 5F101 BA05 BA07 BA12 BA13 BA29 BA36 BB05 BB17 BD34 BD35 BE07 BH13 BH19

Claims (17)

【特許請求の範囲】
1. 【請求項１】半導体基板と、 この半導体基板上に複数個形成されたゲート絶縁膜と、 このゲート絶縁膜上に複数個形成され、メモリセルアレ
   イを構成する浮遊ゲート電極と、 この浮遊ゲート電極間及びメモリセルアレイ端部に複数
   設けられ、メモリセルアレイ内におけるその上面と前記
   浮遊ゲート電極の上面との高さの差がメモリセルアレイ
   端におけるその上面と前記浮遊ゲート電極の上面との高
   さの差よりも大きい素子分離領域と、 前記浮遊ゲート電極表面上に形成されたゲート間絶縁膜
   と、 このゲート間絶縁膜上に形成された制御ゲート電極と、 前記半導体基板中の前記浮遊ゲート電極端部側面下に形
   成されたソース・ドレイン拡散層とを有することを特徴
   とする半導体記憶装置。
2. 【請求項２】半導体基板と、 この半導体基板上に複数個形成されたゲート絶縁膜と、 このゲート絶縁膜上に複数個形成され、メモリセルアレ
   イを構成する浮遊ゲート電極と、 この浮遊ゲート電極間及びメモリセルアレイ端部に複数
   設けられ、メモリセルアレイ内におけるその上面の高さ
   は、前記浮遊ゲート電極の上面の高さよりも低く、メモ
   リセルアレイ端におけるその上面の高さと前記浮遊ゲー
   ト電極の上面の高さが等しい素子分離領域と、 前記浮遊ゲート電極表面上に形成されたゲート間絶縁膜
   と、 このゲート間絶縁膜上に形成された制御ゲート電極と、 前記半導体基板中の前記浮遊ゲート端部側面下に形成さ
   れたソース・ドレイン拡散層とを有することを特徴とす
   る半導体記憶装置。
3. 【請求項３】前記メモリセルアレイ端においては、前記
   素子分離領域上面の高さは、前記浮遊ゲート電極の上面
   の高さよりも高く形成されていることを特徴とする請求
   項１記載の半導体記憶装置。
4. 【請求項４】前記メモリセルアレイ端においては、前記
   素子分離領域上面の高さは、前記浮遊ゲート電極の上面
   の高さよりも低く形成されていることを特徴とする請求
   項１記載の半導体記憶装置。
5. 【請求項５】前記メモリセルアレイ端の前記浮遊ゲート
   電極の幅が、前記メモリセルアレイ内における前記浮遊
   ゲート電極の幅よりも大きいことを特徴とする請求項１
   乃至４いずれか１項記載の半導体記憶装置。
6. 【請求項６】前記ゲート絶縁膜はシリコン酸化膜を有
   し、前記浮遊ゲート電極は、多結晶シリコン層を有し、
   前記ゲート間絶縁膜は、シリコン酸化膜とシリコン窒化
   膜の積層膜を有し、前記制御ゲート電極は多結晶シリコ
   ン層とシリサイド層の積層構造を有し、前記メモリセル
   内の前記浮遊ゲート電極相互の間には前記ゲート間絶縁
   膜及び前記制御ゲート電極中の多結晶シリコン層が埋め
   込まれていることを特徴とする請求項１乃至５いずれか
   １項記載の半導体記憶装置。
7. 【請求項７】半導体基板と、 この半導体基板上に複数個形成されたゲート絶縁膜と、 このゲート絶縁膜上に複数個形成され、第１層浮遊ゲー
   ト電極及び第２層浮遊ゲート電極を有して、メモリセル
   アレイを構成する浮遊ゲート電極と、 この第１層浮遊ゲート電極間及びメモリセルアレイ端部
   に複数設けられ、メモリセルアレイ内におけるその上面
   と前記第１層浮遊ゲート電極の上面との高さの差がメモ
   リセルアレイ端におけるその上面と前記第１層浮遊ゲー
   ト電極の上面との高さの差よりも大きい素子分離領域
   と、 前記第２層浮遊ゲート電極表面上に形成されたゲート間
   絶縁膜と、 このゲート間絶縁膜上に形成された制御ゲート電極と、 前記半導体基板中の前記第１層浮遊ゲート電極端部側面
   下に形成されたソース・ドレイン拡散層とを具備し、メ
   モリセルアレイ端に形成された前記素子分離領域は、前
   記第２浮遊ゲート電極下に形成されていることを特徴と
   する半導体記憶装置。
8. 【請求項８】半導体基板と、 この半導体基板上に複数個形成されたゲート絶縁膜と、 このゲート絶縁膜上に複数個形成され、第１層浮遊ゲー
   ト電極及び第２層浮遊ゲート電極を有して、メモリセル
   アレイを構成する浮遊ゲート電極と、 この第１層浮遊ゲート電極間及びメモリセルアレイ端部
   に複数設けられ、メモリセルアレイ内におけるその上面
   の高さは、前記第１層浮遊ゲート電極の上面の高さより
   も低く形成され、前記メモリセルアレイ端におけるその
   上面の高さは、前記第１層浮遊ゲート電極の上面の高さ
   と等しく、その端部が前記第２層浮遊ゲート電極下に形
   成された素子分離領域と、 前記第２浮遊ゲート電極表面上に形成されたゲート間絶
   縁膜と、 このゲート間絶縁膜上に形成された制御ゲート電極と、 前記半導体基板中の前記第１層浮遊ゲート電極端部側面
   下に形成されたソース・ドレイン拡散層とを具備するこ
   とを特徴とする半導体記憶装置。
9. 【請求項９】前記メモリセルアレイ端においては、前記
   素子分離領域上面の高さは、前記第１層浮遊ゲート電極
   上面の高さよりも高く形成されていることを特徴とする
   請求項７記載の半導体記憶装置。
10. 【請求項１０】前記メモリセルアレイ端においては、前
    記素子分離領域上面の高さは、前記第１層浮遊ゲート電
    極上面の高さよりも低く形成されていることを特徴とす
    る請求項７記載の半導体記憶装置。
11. 【請求項１１】前記メモリセルアレイ端の前記第１層浮
    遊ゲート電極の幅が、前記メモリセルアレイ内における
    前記第１層浮遊ゲート電極の幅よりも大きいことを特徴
    とする請求項７乃至１０いずれか１項記載の半導体記憶
    装置。
12. 【請求項１２】前記ゲート絶縁膜はシリコン酸化膜を有
    し、前記第１層浮遊ゲート電極及び第２層浮遊ゲート電
    極は、多結晶シリコン層を有し、前記ゲート間絶縁膜
    は、シリコン酸化膜とシリコン窒化膜の積層膜を有し、
    前記制御ゲート電極は多結晶シリコン層とシリサイド層
    の積層構造を有し、前記メモリセルアレイ内の前記第２
    浮遊ゲート電極相互の間には前記制御ゲート電極中の多
    結晶シリコン層が埋め込まれていることを特徴とする請
    求項７乃至１０いずれか１項記載の半導体記憶装置。
13. 【請求項１３】半導体基板上にゲート絶縁膜及び浮遊ゲ
    ート電極層を形成する工程と、 前記半導体基板、前記ゲート絶縁膜及び前記浮遊ゲート
    電極層を部分的に除去して、素子分離絶縁膜を堆積し
    て、メモリセルアレイ領域を規定する工程と、 前記浮遊ゲート電極層上に浮遊ゲート電極材を積み増し
    して、前記素子分離絶縁膜及び前記浮遊ゲート電極層の
    上表面を同一高さに形成する工程と、 前記メモリセルアレイ領域端の前記素子分離領域を除去
    せず、かつ、前記メモリセルアレイ領域内の前記素子分
    離領域上の表面を一部除去して、前記浮遊ゲート電極層
    上面よりも低くする工程と、 前記浮遊ゲート電極層上に制御ゲート電極層を形成する
    工程とを有することを特徴とする半導体記憶装置の製造
    方法。
14. 【請求項１４】半導体基板上にゲート絶縁膜及び浮遊ゲ
    ート電極層を形成する工程と、 前記半導体基板、前記ゲート絶縁膜及び前記浮遊ゲート
    電極層を部分的に除去して、素子分離絶縁膜を堆積し
    て、メモリセルアレイ領域を規定する工程と、 前記メモリセルアレイ領域端の前記素子分離領域を除去
    せず、かつ、前記メモリセルアレイ領域内の前記素子分
    離領域上の表面を一部除去して、前記浮遊ゲート電極層
    上面よりも低くする工程と、 前記メモリセルアレイ領域端の前記素子分離領域及び前
    記メモリセルアレイ領域内の前記素子分離領域上の表面
    を一部除去して、前記メモリセルアレイ領域端の前記素
    子分離領域上面を前記浮遊ゲート電極上面よりも高く、
    かつ、メモリセルアレイ領域内の素子分離領域上面より
    も高くする工程と、 前記浮遊ゲート電極層の露出面上にゲート間絶縁膜を形
    成する工程と、 このゲート間絶縁膜上に制御ゲート電極層を形成する工
    程とを有することを特徴とする半導体記憶装置の製造方
    法。
15. 【請求項１５】半導体基板上にゲート絶縁膜及び浮遊ゲ
    ート電極層を形成する工程と、 前記半導体基板、前記ゲート絶縁膜及び前記浮遊ゲート
    電極層を部分的に除去して、素子分離絶縁膜を堆積し
    て、メモリセルアレイ領域を規定する工程と、 前記メモリセルアレイ領域端の前記素子分離領域を除去
    せず、かつ、前記メモリセル領域内の前記素子分離領域
    上の表面を一部除去して、前記浮遊ゲート電極層上面よ
    りも低くする工程と、 前記メモリセルアレイ領域端の前記素子分離領域及び前
    記メモリセルアレイ領域内の前記素子分離領域上の表面
    を一部除去して、前記メモリセルアレイ領域端の前記素
    子分離領域上面を前記浮遊ゲート電極上面よりも低く、
    かつ、メモリセルアレイ領域内の素子分離領域上面より
    も高くする工程と、 前記浮遊ゲート電極層の露出表面上にゲート間絶縁膜を
    形成する工程と、 このゲート間絶縁膜上に制御ゲート電極層を形成する工
    程とを有することを特徴とする半導体記憶装置の製造方
    法。
16. 【請求項１６】前記メモリセルアレイ領域を規定する工
    程において、前記メモリセルアレイ端における前記浮遊
    ゲート電極層の幅を前記メモリセルアレイ内の前記浮遊
    ゲート電極層の幅よりも大きく形成することを特徴とす
    る請求項１３乃至１５いずれか１項記載の半導体記憶装
    置の製造方法。
17. 【請求項１７】半導体基板上にゲート絶縁膜及び第１浮
    遊ゲート電極層を形成する工程と、 前記半導体基板、前記ゲート絶縁膜及び前記第１浮遊ゲ
    ート電極層を部分的に除去して、素子分離絶縁膜を堆積
    して、メモリセルアレイ領域を規定する工程と、 前記メモリセルアレイ領域端の前記素子分離領域を除去
    せず、かつ、前記メモリセルアレイ領域内の前記素子分
    離領域上の表面を一部除去して、前記第１浮遊ゲート電
    極層上面よりも低くする工程と、 前記メモリセルアレイ領域端の前記素子分離領域及び前
    記メモリセルアレイ領域内の前記素子分離領域上の表面
    を一部除去して、前記メモリセルアレイ領域端の前記素
    子分離領域上面を前記メモリセルアレイ領域内の素子分
    離領域上面よりも高くする工程と、 前記素子分離領域及び前記第１浮遊ゲート電極層の露出
    表面上に第２浮遊ゲート電極層を形成する工程と、 前記メモリセルアレイ内の素子分離領域上で、前記第２
    浮遊ゲート電極層を除去して、複数の第２浮遊ゲート電
    極に分離する工程と、 前記複数の第２浮遊ゲート電極の露出面上にゲート間絶
    縁膜を形成する工程と、 このゲート間絶縁膜上に制御ゲート電極層を形成する工
    程とを有することを特徴とする半導体記憶装置の製造方
    法。