JP2008085000A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 微細化された半導体デバイスにおいては、ゲート電極のドープドポリシリコンが酸化されゲート酸化膜厚が部分的に厚くなり、ＭＯＳＦＥＴの電気特性が劣化するという問題がある。
【解決手段】 ゲート電極のポリシリコン形成工程において、ノンドープポリシリコンを成膜する。ノンドープポリシリコンとすることで、ゲート電極パターニング後の選択酸化時に形成される選択酸化膜を薄く、バーズビークを小さくすることができる。選択酸化時のポリシリコンの酸化を抑制することで、ゲート酸化膜厚のばらつきを抑える事ができる。ゲート酸化膜厚の増加や、ばらつきを抑制することで安定した電気特性を有するＭＯＳＦＥＴを備えた半導体装置が得られる。
【選択図】 図１

Description

本発明は半導体装置に関し、特にＭＯＳ電界効果トランジスタを備えた半導体装置及びその製造方法に関する。

半導体装置は年々大規模化され、大規模化に伴って半導体装置に使用されるデバイス寸法は微細化されている。デバイス寸法の微細化は、ホトリソグラフィ技術による平面寸法の縮小化とともに、立体的な膜厚も縮小される。例えば微細化された現在のＭＯＳ電界効果トランジスタ（metal oxide semiconductor field effect transistor :以下ＭＯＳＦＥＴと記す）のゲート長としては１００ｎｍ以下、ゲート絶縁膜厚は１０ｎｍ以下が使用されている。このように寸法が微細化されることで、今まで問題にならなかった事柄が大きな問題点として顕在化している。

例えば、従来のＭＯＳＦＥＴのゲート電極には、ドープドポリシリコンと金属の多層膜が使用されている。これらのゲート構造はポリメタルゲートと呼ばれている。しかしゲート電極のパターニング後の選択酸化において、ドープドポリシリコンが酸化され、ゲート酸化膜厚にばらつきが発生するという問題がある。このゲート酸化膜厚のばらつきにより、ＭＯＳＦＥＴの電気特性が劣化するという問題が顕在化してきている。これらの問題点を、図３，４を参照して説明する。図３にはゲート電極形成時の各工程（Ａ），（Ｂ），（Ｃ）における断面図、図４にはゲート電極形成時の製造フローチャートを示す。

図３（Ａ）に示すように、最初にシリコン基板１にゲート酸化膜２を形成する。その上に電極となるドープドポリシリコン３’、タングステンナイトライド（ＷＮ）／タングステン（Ｗ）４を形成する。それぞれの膜の膜厚はデバイス特性に合わせた膜厚で構成する。例えばゲート酸化膜２の膜厚は２〜１０ｎｍ、ドープドポリシリコン３’は膜厚５０〜２００ｎｍで不純物濃度は１Ｅ１９〜１Ｅ２２atoms／cm^３とすることができる。その上面にドライエッチ時のハードマスクとなる酸化膜５、窒化膜６を形成する。

ホトリソグラフィにてゲートパターンをパターニングし、ドライエッチングによりゲート電極を形成する。レジストパターンによりハードマスクの窒化膜６をパターニングし、パターニングされた窒化膜６により下地のドープドポリシリコン３’までをエッチングする（図３Ｂ）。このときドープドポリシリコン３’までをジャストエッチングし、ゲート酸化膜２はエッチングしないように調整する。しかし多少のオーバーエッチングが必要であり、ゲート酸化膜２がエッチングされ、シリコン基板１に結晶破壊などのダメージが入る。このダメージを回復させる為に選択酸化が行われる。

しかし選択酸化することで、酸化レートが大きい高濃度の不純物を含むドープドポリシリコン３’の周囲には、選択酸化膜７が形成される（図３Ｃ）。ドープドポリシリコン３’の側面に形成される選択酸化膜厚は１０ｎｍである。さらにドープドポリシリコン３’の底面には選択酸化膜７が形成される。選択酸化膜はパターンエッジが厚くバーズビーク８と呼ばれるものである。このバーズビーク８の選択酸化膜７はゲート酸化膜２となり、ゲート電極のエッジ部分のゲート酸化膜が厚くなってしまう。このようにＭＯＳＦＥＴのゲート酸化膜が部分的に厚くなることで、ＭＯＳＦＥＴの電気特性が劣化することになる。ＭＯＳＦＥＴの電気特性が劣化は、ゲート酸化膜２の膜厚が薄いほど顕著に現れ、大きな問題となる。

半導体装置の製造方法に関する先行文献として、下記特許文献がある。特許文献１（特開平５−４７７８４号公報）では、ノンドープ状態のポリシリゲート電極をパターニングし、その後不純物をポリシリゲート電極上面から導入している。特許文献２（特開２００１−９４０６７号公報）では、ＨＳＧが形成されたポリシリコンにホスフィン（ＰＨ_３）アニールにより不純物拡散している。しかしこれらの先行特許文献は本発明の課題、及びその解決を示唆する技術に関して記載されていない。

特開平５−４７７８４号公報 特開２００１−９４０６７号公報

上記したように微細化された半導体デバイスにおいては、ゲート電極のドープドポリシリコンが酸化されゲート酸化膜厚が部分的に厚くなり、ＭＯＳＦＥＴの電気特性が劣化するという問題がある。本発明の目的はこれらの課題に鑑み、ゲート酸化膜厚のばらつきを抑制し、電気特性の劣化が少ないＭＯＳＦＥＴを備えた半導体装置を提供することにある。さらに本発明の他の目的は、電気特性の劣化が少ないＭＯＳＦＥＴを備えた半導体装置の製造方法を提供することにある。

本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明の半導体装置の製造方法は、半導体基板にゲート酸化膜を形成するゲート酸化膜形成工程と、ポリシリコンを成膜するポリシリ成膜工程と、ゲートメタル材を成膜するメタル成膜工程と、ゲート電極をパターニングするゲートエッチング工程と、エッチングダメージを修復する選択酸化工程と、パターニングされたポリシリにポリシリエッジ側面から不純物を拡散する不純物拡散工程と、を備えたことを特徴とする。

本発明の半導体装置の製造方法は、前記選択酸化工程において形成されたポリシリコンの側面の酸化膜を除去し、前記不純物拡散工程において、酸化膜が除去されたポリシリコンの側面から不純物を拡散することを特徴とする。

本発明の半導体装置の製造方法においては、前記ポリシリコンは、ノンドープポリシリコンであることを特徴とする。

本発明の半導体装置の製造方法の前記メタル成膜工程においては、タングステンナイトライドとタングステンとを積層することを特徴とする。

本発明の半導体装置の製造方法の前記選択酸化工程は、水素ガスをキャリアガスとして水分を含むウエット酸化雰囲気で行うことを特徴とする。

本発明の半導体装置の製造方法の前記不純物拡散工程は、ホスフィン（ＰＨ_３）ガスによりポリシリに不純物を拡散することを特徴とする。

本発明の半導体装置は、上記したいずれかに記載の半導体装置の製造方法により製造されたことを特徴とする。

本発明の半導体装置においては、ゲート電極を構成する前記ポリシリコン内の不純物濃度は、パターニングされたポリシリのエッジ部分が高濃度で、中心部分が低濃度であることを特徴とする。

本発明の半導体装置の製造方法は、ゲート電極のポリシリコン形成工程にてノンドープポリシリコンを成膜し、ゲート電極をパターニングする。ゲート電極パターニング後の選択酸化工程では、ノンドープポリシリコンの酸化レートが小さいことから、形成される酸化膜厚が薄く、発生するバーズビークも小さい。選択酸化工程で形成される酸化膜厚が薄いことから、ゲート酸化膜厚のばらつきを低減する効果が得られる。ゲート酸化膜厚のばらつきを低減することで、安定した電気特性を有するＭＯＳＦＥＴが得られる。本発明によれば安定した電気特性を有するＭＯＳＦＥＴを備えた半導体装置及びその製造方法が得られる。

本発明の半導体装置及びその製造方法の実施形態について、図１，２を参照して説明する。図１にはゲート電極形成時の各工程（Ａ），（Ｂ），（Ｃ）における断面図、図２にはゲート電極形成時の製造フローチャートを示す。

図１には本発明の半導体装置のゲート電極部分の断面図を示す。図示していない素子分離形成等が完了した後、本発明に関係するゲート電極形成工程のみを説明する。本発明のゲート電極はポリメタル構造である。シリコン基板１上に膜厚２〜１０ｎｍのゲート酸化膜２を形成する。その上に膜厚５０〜２００ｎｍのノンドープポリシリコン３を成長させる。その後メタル電極となるタングステンナイトライド(ＷＮ)／タングステン（Ｗ）４を形成する。さらにエッチングのハードマスクとなる酸化膜５、窒化膜６を形成する。

ホトリソグラフィにてパターン形成後、ドライエッチングによりゲート電極をパターニングする。ハードマスク材の窒化膜６をマスクとして、タングステンナイトライド／タングステン４、ノンドープポリシリコン３をドライエッチングする。このときノンドープポリシリコン３をエッチングした時点で終了するように制御される。しかし多少のオーバーエッチングが必要である。そのためにゲート酸化膜２がエッチングされる。またドライエッチング時のプラズマによりシリコン基板１には結晶破壊などのダメージが与えられる。

これらのダメージは、ゲートリーク及ジャンクションリークの原因となるため、ダメージを修復させるために選択酸化を行う。選択酸化によりゲート酸化膜破損部の修復、シリコン基板内の結晶の乱れの修復を行う。選択酸化の処理条件としては、温度は７００〜１０００℃程度の温度とする。温度はシリコン基板内の欠陥を回復できる高温が好ましい。ガス雰囲気は水素ベースに水分を挿入したウエット酸化とする。ガス雰囲気はタングステンの酸化を少なくする雰囲気とし、挿入する水分は極力少ない方が好ましい。酸化レートを遅くすることでタングステンの酸化及びバーズビークの発生を抑制する。圧力は、常圧から２００Torrの範囲で行うのが望ましい。圧力は、タングステンの昇華を抑えるような圧力で行うのが望ましい。このときの酸化時間は、電気特性評価にてゲートリーク、接合リークデータが良好な範囲で設定する。

この選択酸化時に、ゲート酸化膜２とノンドープポリシリコン３およびシリコン基板1の間に酸化種が侵入し酸化される。ゲート酸化膜２も表面が露出した領域において、わずかではあるが酸化されその膜厚は厚くなる。ノンドープポリシリコン３の側面には２ｎｍ程度の薄い選択酸化膜７が形成される。ゲート電極のパターンエッジ部分においては図示するようにバーズビーク８が形成される。しかし、本発明においてはノンドープポリシリコン３を使用することで、選択酸化膜７の膜厚、バーズビーク８を従来（ドープドポリシリコン使用）に比較し、約１／５と小さくすることができる。これは従来のドープドポリシリコンに比較して、ノンドープポリシリコンの酸化レートが小さいことによる。

最後に、側面の選択酸化膜７をウエット洗浄などで除去した後、ノンドープポリシリコン３へホスフィン（ＰＨ_３）アニールなどで必要量のリンのドープを行う。ＰＨ_３アニール条件は、温度６５０〜７５０℃、不純物濃度として１Ｅ１９〜１Ｅ２２atoms／cm³程度を拡散し、ドープドポリシリコンとする。この不純物拡散はパターニングされたパターンエッジの側面から不純物を導入される。

ノンドープポリシリコン３の上面はタングステンナイトライド／タングステン４で、底面はゲート酸化膜と接していることから上面及び底面からの拡散は行われない。そのためノンドープポリシリコン３のパターンエッジ部分から中央部分方向への不純物濃度勾配を有する。不純物濃度は、図１（Ｃ）の紙面の横方向及び垂直方向にパターニングされたポリシリのエッジ部分が高濃度で、中心部分が低濃度となる。しかしＰＨ_３アニール時間を永くすることで、この不純物濃度勾配は小さく、フェルミ準位はほぼ等しくできる。ノンドープポリシリコンゲート電極パターニング後にノンドープポリシリコン３に不純物を導入することで、従来と同様の閾値電圧を有するＭＯＳＦＥＴが得られる。

上記説明では、ゲート電極のポリシリコンとしてノンドープポリシリコンを成膜した。しかしノンドープポリシリコンの代わりに低濃度のドープドポリシリコンを使用することができる。酸化膜の成長レートが小さい範囲の低濃度のドープドポリシリコンを使用する場合も同様な効果は得られる。更に、ドープドポリシリコンからノンドープポリシリコンに変更する目的は、選択酸化工程においてゲート電極部に使用されている材料の酸化を低減することである。つまり酸化を低減し、ゲート酸化膜厚のばらつきを低減することにより電気特性の安定化を図ることである。従って本発明では、ポリシリコン膜について記載しているが、ゲート電極に使用可能な材料であれば、他の材料に変更してもよい。また、同様に処理条件も変更することができる。

本発明ではゲート電極のポリシリコン形成工程において、ノンドープポリシリコンを成膜する。ノンドープポリシリコンとすることで、ゲート電極パターニング後の選択酸化時に形成される選択酸化膜を薄く、バーズビークを小さくすることができる。選択酸化時のポリシリコンの酸化を抑制することで、ゲート酸化膜厚のばらつきを抑える事ができる。ゲート酸化膜厚の増加や、ばらつきを抑制することで安定した電気特性を有するＭＯＳＦＥＴが得られる。これらのＭＯＳＦＥＴを備えた半導体装置が得られる。

以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。

本発明におけるＭＯＳＦＥＴゲート電極の断面図である。 本発明におけるＭＯＳＦＥＴゲート電極の製造フローチャートである。 従来例におけるＭＯＳＦＥＴのゲート電極の断面図である。 従来例におけるＭＯＳＦＥＴゲート電極の製造フローチャートである。

符号の説明

１ シリコン基板
２ ゲート酸化膜
３ ノンドープポリシリコン
３’ ドープドポリシリコン
４ タングステンナイトライド（ＷＮ）／タングステン（Ｗ）
５ 酸化膜
６ 窒化膜
７ 選択酸化膜
８ バーズビーク

Claims (8)

1. 半導体基板にゲート酸化膜を形成するゲート酸化膜形成工程と、ポリシリコンを成膜するポリシリ成膜工程と、ゲートメタル材を成膜するメタル成膜工程と、ゲート電極をパターニングするゲートエッチング工程と、エッチングダメージを修復する選択酸化工程と、パターニングされたポリシリにポリシリエッジ側面から不純物を拡散する不純物拡散工程と、を備えたことを特徴とする半導体装置の製造方法。
2. 前記選択酸化工程において形成されたポリシリコンの側面の酸化膜を除去し、前記不純物拡散工程において、酸化膜が除去されたポリシリコンの側面から不純物を拡散することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ポリシリコンは、ノンドープポリシリコンであることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記メタル成膜工程においては、タングステンナイトライドとタングステンとを積層することを特徴とする請求項２に記載の半導体装置の製造方法。
5. 前記選択酸化工程は、水素ガスをキャリアガスとして水分を含むウエット酸化雰囲気で行うことを特徴とする請求項２に記載の半導体装置の製造方法。
6. 前記不純物拡散工程は、ホスフィン（ＰＨ_３）ガスによりポリシリに不純物を拡散することを特徴とする請求項２に記載の半導体装置の製造方法。
7. 請求項１乃至６のいずれかに記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
8. ゲート電極を構成する前記ポリシリコン内の不純物濃度は、パターニングされたポリシリのエッジ部分が高濃度で、中心部分が低濃度であることを特徴とする請求項７に記載の半導体装置。

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