JP2008084920A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2008084920A
JP2008084920A JP2006260349A JP2006260349A JP2008084920A JP 2008084920 A JP2008084920 A JP 2008084920A JP 2006260349 A JP2006260349 A JP 2006260349A JP 2006260349 A JP2006260349 A JP 2006260349A JP 2008084920 A JP2008084920 A JP 2008084920A
Authority
JP
Japan
Prior art keywords
sealing film
wafer
film
sealing
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006260349A
Other languages
English (en)
Other versions
JP4222400B2 (ja
Inventor
Junji Shioda
純司 塩田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2006260349A priority Critical patent/JP4222400B2/ja
Priority to US11/903,677 priority patent/US20080073785A1/en
Publication of JP2008084920A publication Critical patent/JP2008084920A/ja
Application granted granted Critical
Publication of JP4222400B2 publication Critical patent/JP4222400B2/ja
Priority to US12/727,406 priority patent/US8354349B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/6715—Apparatus for applying a liquid, a resin, an ink or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67739—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber
    • H01L21/67745—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber characterized by movements or sequence of movements of transfer devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】 配線、該配線の接続パッド部上に設けられた柱状電極および該柱状電極の周囲を覆う封止膜を有するＣＳＰと呼ばれる半導体装置において、封止膜をシリカ粒子等のフィラーを含む樹脂によって形成しても、配線間に気泡が残存しないようにする。
【解決手段】 配線８を含む保護膜５の上面において柱状電極９の周囲には第１、第２の封止膜１０、１１がこの順で設けられている。第１の封止膜１０はエポキシ樹脂のみからなっている。第２の封止膜１１はエポキシ樹脂１１ａ中にフィラー１１ｂが混入されたものからなっている。この場合、配線８間は第１の封止膜形成用膜１０Ａにより完全に埋められているので、フィラー１１ｂの径が配線８間の間隔よりも大きく、フィラー１１ｂが隣接する配線８上に跨って配置されても、この配置されたフィラー１１ｂ下における配線８間に空間が形成されることがなく、この空間に起因する気泡の発生を確実に防止することができる。
【選択図】 図１

Description

この発明は半導体装置およびその製造方法に関する。
半導体装置には、一般的にＣＳＰ(chip size package)と呼ばれるもので、半導体基板上に配線を設け、配線の接続パッド部上面に柱状電極を設け、柱状電極の周囲を封止膜で覆ったものがある（例えば、特許文献１参照）。この場合、半導体基板と封止膜との熱膨張係数差に起因する応力を小さくするため、封止膜は、半導体基板側から順に、エポキシ樹脂中にシリカ粒子が多く混入されてなる下側封止膜と、エポキシ樹脂中にシリカ粒子が少し混入されてなる中間封止膜と、エポキシ樹脂のみからなる上側封止膜との３層構造となっている。
特開２０００−２２０５２号公報
ところで、封止膜形成方法としては、スクリーン印刷により、半導体基板上にシリカ粒子を含むまたは含まない液状エポキシ樹脂からなる封止膜形成用膜を形成し、この封止膜形成用膜中の液状エポキシ樹脂を加熱して硬化させることにより、封止膜を形成する方法がある。
しかるに、スクリーン印刷を大気中で行なうと、スキージで液状樹脂をスクリーンに押し付けるため、封止膜形成用膜中に空気が気泡として巻き込まれてしまう。そして、そのまま硬化すると、封止膜中に気泡が散在するため、その強度や耐湿性が劣化してしまう。そこで、スクリーン印刷後に真空チャンバ内で真空脱泡を行なうことにより、封止膜形成用膜中に散在する気泡を除去することが考えられる。
しかしながら、上記従来の半導体装置では、封止膜のうち下側封止膜をエポキシ樹脂中にシリカ粒子を多く混入させたものによって形成しているため、シリカ粒子の径が配線間の間隔よりも大きい場合には、シリカ粒子が配線間に入らずに隣接する配線上に跨って配置されることがある。このような場合には、スクリーン印刷により封止膜形成用膜を形成するとき、隣接する配線上に跨って配置されたシリカ粒子下の空間が気泡として残りやすく、しかもこの気泡を真空脱泡により除去しにくく、配線間にそのまま気泡として残ってしまうという問題があった。
そこで、この発明は、封止膜をシリカ粒子等のフィラーを含む樹脂によって形成しても、配線間にフィラーに起因する気泡が残存しないようにすることができる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた複数の配線と、前記配線の接続パッド部上に設けられた柱状電極と、前記半導体基板上において前記柱状電極の周囲に設けられた第１、第２の封止膜とを備え、前記第１の封止膜は、樹脂のみからなり、前記配線間を完全に埋めるように設けられ、前記第２の封止膜は樹脂中にフィラーが混入されたものからなっていることを特徴とする。
請求項４に記載の発明に係る半導体装置の製造方法は、ウエハの上面側に複数の配線を形成し、該配線の接続パッド部上に柱状電極を形成する工程と、大気中において前記ウエハ上に液状樹脂からなる第１の封止膜形成用膜を前記配線間を完全に埋めるように形成する工程と、前記第１の封止膜形成用膜に対して真空脱泡を行なう工程と、大気中において前記第１の封止膜形成用膜上にフィラーを含む液状樹脂からなる第２の封止膜形成用膜を形成する工程と、前記第２の封止膜形成用膜に対して真空脱泡を行なう工程と、加熱処理により前記第１、第２の封止膜形成用膜を硬化させて第１、第２の封止膜を形成する工程と、前記ウエハおよび前記第１、第２の封止膜を切断して複数個の半導体装置を得る工程と、を有することを特徴とする。
この発明によれば、液状樹脂のみからなる第１の封止膜形成用膜を配線間を完全に埋めるように形成しているので、その上に第２の封止膜形成用膜をシリカ粒子等のフィラーを含む液状樹脂によって形成しても、配線間にフィラーに起因する気泡が残存しないようにすることができる。
図１はこの発明の一実施形態としての半導体装置の断面図を示す。この半導体装置はシリコン基板（半導体基板）１を備えている。シリコン基板１の上面には所定の機能の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド２が集積回路に接続されて設けられている。
接続パッド２の中央部を除くシリコン基板１の上面には酸化シリコン等からなる絶縁膜３が設けられ、接続パッド２の中央部は絶縁膜３に設けられた開口部４を介して露出されている。絶縁膜３の上面にはポリイミド系樹脂等からなる保護膜５が設けられている。絶縁膜３の開口部４に対応する部分における保護膜５には開口部６が設けられている。
保護膜５の上面には銅等からなる下地金属層７が設けられている。下地金属層７の上面全体には銅からなる配線８が設けられている。下地金属層７を含む配線８の一端部は、絶縁膜３および保護膜５の開口部４、６を介して接続パッド２に接続されている。配線８の接続パッド部上面には銅からなる柱状電極９が設けられている。
配線８を含む保護膜５の上面において柱状電極９の周囲には第１、第２の封止膜１０、１１がこの順で設けられている。第１の封止膜１０は、エポキシ系樹脂等の樹脂のみからなり、配線８を完全に覆い、且つ、その上面が平坦となるように設けられている。第２の封止膜１１は、エポキシ系樹脂等の樹脂１１ａ中にシリカ粒子等からなるフィラー１１ｂが混入されたものからなり、その上面が柱状電極９の上面と面一となるように設けられている。柱状電極９の上面には半田ボール１２が設けられている。
次に、この半導体装置の製造方法の一例について説明する。まず、図２に示すように、ウエハ状態のシリコン基板（以下、ウエハ１Ａという）の上面にアルミニウム系金属等からなる接続パッド２が設けられ、その上面の接続パッド２の中央部を除く領域に酸化シリコン等からなる絶縁膜３およびポリイミド系樹脂等からなる保護膜５が設けられ、絶縁膜３および保護膜５に設けられた開口部４、６を介して露出された接続パッド２の上面を含む保護膜５の上面に銅等からなる下地金属層７が設けられ、下地金属層７の上面全体に銅からなる配線８が設けられ、配線８の接続パッド部上面に銅からなる柱状電極９が設けられたものを用意する。なお、図２において、符号１３で示す領域はダイシングラインに対応する領域である。
次に、図３に示すように、後述するスピンコーティングにより、配線８を含む保護膜５の上面において柱状電極９の周囲に液状のエポキシ系樹脂等からなる第１の封止膜形成用膜１０Ａを配線８を覆って配線８間を完全に埋め且つその上面が平坦となるように形成する。この場合、第１の封止膜形成用膜１０Ａは配線８間を完全に埋め且つその上面が平坦となればよく、その保護膜５上における厚さは数μｍ程度が好ましい。ところで、上記スピンコーティングは後述の如く大気中で行なうため、第１の封止膜形成用膜１０Ａ中に空気が気泡として巻き込まれる。そこで、次に、後述する真空脱泡により、第１の封止膜形成用膜１０Ａ中に巻き込まれた気泡を除去する。
次に、図４に示すように、後述するスクリーン印刷により、柱状電極９を含む第１の封止膜形成用膜１０Ａの上面にフィラー１１ｂを含む液状のエポキシ系樹脂等の樹脂１１ｂからなる第２の封止膜形成用膜１１Ａをその厚さが柱状電極９の高さよりもやや厚くなるように形成する。したがって、この状態では、柱状電極９の上面は第２の封止膜形成用膜１１Ａによって覆われている。
この場合、配線８間は第１の封止膜形成用膜１０Ａにより完全に埋められているので、シリカ粒子等からなるフィラー１１ｂの径が配線８間の間隔よりも大きく、フィラー１１ｂが隣接する配線８上に跨って配置されても、この配置されたフィラー１１ｂ下における配線８間に空間が形成されることがなく、この空間に起因する気泡の発生を確実に防止することができる。したがって、第２の封止膜形成用膜１１Ａをシリカ粒子等のフィラー１１ｂを含む樹脂１１ａによって形成しても、配線８間にフィラー１１ｂに起因する気泡が残存しないようにすることができる。
ところで、上記スクリーン印刷は後述の如く大気中で行なうため、第２の封止膜形成用膜１１Ａ中に空気が気泡として巻き込まれる。そこで、次に、後述する真空脱泡により、第２の封止膜形成用膜１１Ａ中に巻き込まれた気泡を除去する。次に、加熱処理により、第１、第２の封止膜形成用膜１０Ａ、１１Ａを硬化させ、第１、第２の封止膜１０、１１を形成する。
次に、第２の封止膜１０および柱状電極９の上面側を適宜に研磨し、図５に示すように、柱状電極９の上面を露出させ、且つ、この露出された柱状電極９の上面を含む第２の封止膜１１の上面を平坦化する。次に、図６に示すように、柱状電極９の上面に半田ボール１２を形成する。次に、図７に示すように、ウエハ１Ａ、絶縁膜３、保護膜５および第１、第２の封止膜１０、１１をダイシングライン１３に沿って切断すると、図１に示す半導体装置が複数個得られる。
次に、図１に示す半導体装置の第１、第２の封止膜１０、１１を形成するための封止膜形成装置について説明する。図８は封止膜形成装置の一例の概略平面図を示し、図９は図８のIX−IX線にほぼ沿う概略断面図を示す。この封止膜形成装置はウエハ移動手段２１を備えている。
ウエハ移動手段２１は、上下方向に移動可能に配置された支持軸２２を備えている。支持軸２２の上面には第１のアーム２３の基端部が回転機構（図示せず）を介して回転可能に取り付けられている。第１のアーム２３の先端部上面には第２のアーム２４の基端部が回転機構（図示せず）を介して回転可能に取り付けられている。第２のアーム２４の先端部上面には第３のアーム２５の基端部が回転機構（図示せず）を介して回転可能に取り付けられている。第３のアーム２５は、その先端部上面に後述するウエハ１Ａを真空吸着するための真空吸着機構（図示せず）を有する構造となっている。
図８および図９において、ウエハ移動手段２１の左側近傍の所定の位置にはウエハカセット２６が配置されるようになっている。ウエハカセット２６は、一側面を開口され、この開口された一側面側からその内部に複数枚（図９では便宜上５枚）のウエハ１Ａが上下方向に間隔をおいて収容されるようになっている。ここで言うウエハ１Ａとは、図２に示すように、ウエハ１Ａ上に設けられた配線８の接続パッド部上面に柱状電極９が設けられた状態におけるもののことである。
図８において、ウエハ移動手段２１の上側近傍にはスピンコータ２７が配置されている。スピンコータ２７は、図１３にも示すように、カップ２８を備えている。カップ２８の底部中央部には回転軸２９が回転可能且つ上下動可能に挿通されている。回転軸２９の上部にはスピンコートステージ３０が設けられている。スピンコートステージ３０は、その上面にウエハ１Ａを真空吸着するための真空吸着機構（図示せず）を有し、且つ、その上面側に出没可能な複数本例えば４本の支持ピン３１を有する構造となっている。
カップ２８の外側の所定の箇所には樹脂滴下用ノズルアーム３２がその支持軸３３と共に回転可能に配置されている。カップ２８の外側の他の所定の箇所にはエッジリンス用ノズルアーム３４がその支持軸３５と共に回転可能に配置されている。そして、図８に示す初期状態では、図１３を参照して説明すると、スピンコートステージ３０は回転軸２９と共に上限位置に位置させられており、支持ピン３１は突出されており、両ノズルアーム３２、３４はカップ２８の外側に位置させられている。
図８および図９において、ウエハ移動手段２１の右側近傍には印刷ステージ３６が配置されている。印刷ステージ３６は、その上面にウエハ１Ａを真空吸着するための真空吸着機構（図示せず）を有し、且つ、その上面側に出没可能な複数本例えば４本の支持ピン３７を有する構造となっている。印刷ステージ３６は、図８および図９において左右方向に移動可能となっている。そして、図８および図９に示す初期状態では、印刷ステージ３６は左方向移動限位置に位置させられており、支持ピン３７は突出されている。
図８および図９において、印刷ステージ３６の右側近傍には、円形状の開口部３９を有するメタルマスク３８が上下方向に移動可能に配置されている。メタルマスク３８の上側にはスキージ４０が所定の方向に移動可能に配置されている。そして、図８および図９に示す初期状態では、メタルマスク３８はスキージ４０と共に上限位置に位置させられている。
図８において、ウエハ移動手段２１の下側近傍には真空脱泡用筐体４１が設けられている。真空脱泡用筐体４１は、その扉４２が閉じられるとその内部が密閉状態となり、図示しない真空ポンプの駆動により、その内部が真空状態となるようになっている。真空脱泡用筐体４１の内部には、ウエハカセット２６と同じ構造の脱泡用ウエハカセット４３がその開口された一側面側を扉４２側とされた状態で配置されている。
次に、この封止膜形成装置の動作について説明する。まず、図８および図９に示すように、ウエハ移動手段２１の左側の所定の位置にウエハカセット２６を配置する。この場合、ウエハカセット２６内には複数枚のウエハ１Ａが上下方向に間隔をおいて収容されている。また、真空脱泡用筐体４１の扉４２を図８において一点鎖線で示すように開ける。この場合、脱泡用ウエハカセット４３内にはウエハは１枚も収容されていない。
次に、図１０および図１１に示すように、ウエハ移動手段２１の支持軸２２および第１〜第３のアーム２３〜２５が適宜に移動することにより、第３のアーム２５の先端部がウエハカセット２６内の一番上に収容されているウエハ１Ａの下面中央部下に位置し、当該ウエハ１Ａの下面中央部が第３のアーム２５の先端部上面に真空吸着される。
次に、図１２および図１３に示すように、ウエハ移動手段２１の支持軸２２および第１〜第３のアーム２３〜２５が適宜に移動することにより、第３のアーム２５の先端部上面に真空吸着されたウエハ１Ａの下面がスピンコートステージ３０の上面側に突出された複数本の支持ピン３１上に位置決めして載置される。次に、第３のアーム２５の先端部上面によるウエハ１Ａに対する真空吸着が解除される。
次に、図１４および図１５に示すように、ウエハ移動手段２１の第１〜第３のアーム２３〜２５が適宜に移動して、平面的に見て、図８に示す初期位置に位置する状態となる。次に、スピンコートステージ３０の上面側に突出されていた複数本の支持ピン３１が下降してスピンコートステージ３０内に位置することにより、ウエハ１Ａがスピンコートステージ３０の上面の所定の箇所に載置されて真空吸着される。
次に、図１６に示すように、スピンコートステージ３０が回転軸２９と共に下降して、下限位置に位置する状態となる。次に、樹脂滴下用ノズルアーム３２が支持軸３３と共に回転して、その先端部がスピンコートステージ３０の上面に真空吸着されたウエハ１Ａの中心部上に位置する状態となる。次に、回転軸２９がスピンコートステージ３０およびその上面に真空吸着されたウエハ１Ａと共に回転し、樹脂滴下用ノズルアーム３２の先端部から所定量の液状樹脂がウエハ１Ａの中心部上に滴下されると、ウエハ１Ａ上の全面に第１の封止膜形成用膜１０Ａが形成される（図３参照）。
この場合、第１の封止膜形成用膜１０Ａの厚さ（図３に示す保護膜５上における厚さ）は、液状樹脂の粘度、回転数、液状樹脂中の溶剤量等により決まるが、図３に示す配線８間を完全に埋め且つその上面が平坦となればよく、数μｍ程度が好ましい。また、液状樹脂の粘度としては２０００ｃｐ以下が好ましい。また、この場合、第１の封止膜形成用膜１０Ａの形成は大気中で行なうので、第２の封止膜形成用膜１１Ａ中に空気が気泡として巻き込まれる。
次に、図１７に示すように、樹脂滴下用ノズルアーム３２が支持軸３３と共に回転して、カップ２８の外側に位置する初期位置に戻る。次に、エッジリンス用ノズルアーム３４が支持軸３５と共に回転して、その先端部が第１の封止膜形成用膜１０Ａの周辺部上に位置する状態となる。次に、ウエハ１Ａ等をそのまま回転させた状態において、エッジリンス用ノズルアーム３４の先端部から液状樹脂中の溶剤と同じ溶剤等からなるリンス液が第１の封止膜形成用膜１０Ａの周辺部上に供給されると、第１の封止膜形成用膜１０Ａの周辺部が除去され、ウエハ１Ａ上の周辺部を後工程のアライメント用として使用するために露出させる。次に、樹脂滴下用ノズルアーム３２が支持軸３３と共に回転して、カップ２８の外側に位置する初期位置に戻り、また回転軸２９が停止する。
次に、図１８および図１９に示すように、スピンコートステージ３０が回転軸２９と共に上昇して、上限位置に位置する状態となる。次に、複数本の支持ピン３１がスピンコートステージ３０の上面側に突出され、これらの支持ピン３１上にウエハ１Ａが適宜に持ち上げられて支持される。次に、ウエハ移動手段２１の第１〜第３のアーム２３〜２５が適宜に移動することにより、第３のアーム２５の先端部が複数本の支持ピン３１に支持されたウエハ１Ａの下面中央部下に位置し、当該ウエハ１Ａの下面中央部が第３のアーム２５の先端部上面に真空吸着される。
次に、図２０に示すように、ウエハ移動手段２１の支持軸２２および第１〜第３のアーム２３〜２５が適宜に移動することにより、第３のアーム２５の先端部が真空脱泡用筐体４１内に進入し、さらに脱泡用ウエハカセット４３内の所定の箇所に進入し、第３のアーム２５の先端部上面に真空吸着されたウエハ１Ａが脱泡用ウエハカセット４３内の一番上に収容される。次に、第３のアーム２５の先端部上面によるウエハ１Ａに対する真空吸着が解除される。
次に、図２１および図２２に示すように、ウエハ移動手段２１の支持軸２２および第１〜第３のアーム２３〜２５が適宜に移動して、平面的に見て、図８に示す初期位置に位置する状態となる。この場合、第３のアーム２５は、ウエハカセット２６内の上から２番目に収容されているウエハ１Ａの下面側に進入し得る高さ位置に位置している。
次に、上記と同様の動作が繰り返されることにより、ウエハカセット２６内の上から２番目に収容されているウエハ１Ａが取り出され、この取り出されたウエハ１Ａ上に第１の封止膜形成用膜１０Ａが形成され、当該ウエハ１Ａが脱泡用ウエハカセット４３内の上から２番目に収容される。以下、同様の動作が繰り返されることにより、ウエハカセット２６内の上から３番目以下に収容されているウエハ１Ａが順次取り出され、これらの取り出されたウエハ１Ａ上に第１の封止膜形成用膜１０Ａが形成され、これらのウエハ１Ａが脱泡用ウエハカセット４３内の上から３番目以下に収容される。
次に、扉４２を閉じ、真空脱泡用筐体４１内を密閉状態とする。次に、真空ポンプ（図示せず）の駆動により、真空脱泡用筐体４１内を真空状態とし、脱泡用ウエハカセット４３に収容されている複数枚のウエハ１Ａ上の第１の封止膜形成用膜１０Ａ中に散在する気泡を一度に除去する。次に、真空ポンプを停止し、真空脱泡用筐体４１内を大気に戻す。
ここで、スピンコーティングによる第１の封止膜形成用膜１０Ａの形成時間は長くても６０秒程度であるが、真空ポンプによる排気時間と真空脱泡用筐体４１内を大気に戻すための時間の合計は３〜２０分程度と比較的長いため、複数枚のウエハ１Ａに対して脱泡処理を一度に行なうと、全体の処理時間を短縮することができる。
次に、扉４２を開ける。次に、ウエハ移動手段２１の支持軸２２および第１〜第３のアーム２３〜２５の適宜な移動により、脱泡用ウエハカセット４３内に収容されている複数枚のウエハ１Ａを順次取り出し、これらの取り出されたウエハ１Ａをウエハカセット２６内の元の位置に戻す。
次に、図２３および図２４に示すように、ウエハ移動手段２１の支持軸２２および第１〜第３のアーム２３〜２５が適宜に移動することにより、第３のアーム２５の先端部がウエハカセット２６内の一番上に収容されているウエハ１Ａの下面中央部下に位置し、当該ウエハ１Ａの下面中央部が第３のアーム２５の先端部上面に真空吸着される。
次に、図２５および図２６に示すように、ウエハ移動手段２１の支持軸２２および第１〜第３のアーム２３〜２５が適宜に移動することにより、第３のアーム２５の先端部上面に真空吸着されたウエハ１Ａの下面が印刷ステージ３６の上面側に突出された複数本の支持ピン３７上に位置決めして載置される。次に、第３のアーム２５の先端部上面によるウエハ１Ａに対する真空吸着が解除される。
次に、図２７および図２８に示すように、ウエハ移動手段２１の第１〜第３のアーム２３〜２５が適宜に移動して、平面的に見て、図８に示す初期位置に位置する状態となる。次に、印刷ステージ３６の上面側に突出されていた複数本の支持ピン３７が下降して印刷ステージ３６内に位置することにより、ウエハ１Ａが印刷ステージ３６の上面の所定の箇所に載置されて真空吸着される。
次に、図２９に示すように、印刷ステージ３６が右方向に移動して、上限位置に位置するメタルマスク３８の下方における右方向移動限位置に位置する状態となる。この状態では、左方向移動限位置に位置するスキージ４０の右側におけるメタルマスク３８の上面に、図示しない液状樹脂供給手段により、フィラーを含む液状樹脂からなる封止材料４４が供給されている。
次に、図３０に示すように、メタルマスク３８がスキージ４０と共に下降し、メタルマスク３８の開口部３９の周囲における下面が、印刷ステージ３６上に真空吸着されたウエハ１Ａの外周部上面に載置される。この場合、メタルマスク３８の開口部３９の平面サイズは、ウエハ１Ａ上に形成された第１の封止膜形成用膜１０Ａの平面サイズと同じとなっている。したがって、第１の封止膜形成用膜１０Ａはメタルマスク３８の開口部３９内に配置されている。
次に、図３１に示すように、スキージ４０がメタルマスク３８上において右方向に移動することにより、メタルマスク３８の開口部３９内における第１の封止膜形成用膜１０Ａの上面に封止材料４４からなる第２の封止膜形成用膜１１Ａが形成される（図４参照）。この場合、スクリーン印刷は大気中で行なうので、第２の封止膜形成用膜１１Ａ中に空気が気泡として巻き込まれる。
次に、図３２に示すように、メタルマスク３８がスキージ４０と共に上昇して初期の上限位置に戻る。この場合、スキージ４０は適当な時点で左方向に移動して初期の左方向移動限位置に戻る。次に、印刷ステージ３６が左方向に移動して初期の左方向移動限位置に戻る。
次に、図３３に示すように、複数本の支持ピン３７が印刷ステージ３６の上面側に突出され、これらの支持ピン３７上にウエハ１Ａが適宜に持ち上げられて支持される。次に、ウエハ移動手段２１の第１〜第３のアーム２３〜２５が適宜に移動することにより、第３のアーム２５の先端部が複数本の支持ピン３７に支持されたウエハ１Ａの下面中央部下に位置し、当該ウエハ１Ａの下面中央部が第３のアーム２５の先端部上面に真空吸着される。
次に、図３４に示すように、ウエハ移動手段２１の支持軸２２および第１〜第３のアーム２３〜２５が適宜に移動することにより、第３のアーム２５の先端部が真空脱泡用筐体４１内に進入し、さらに脱泡用ウエハカセット４３内の所定の箇所に進入し、第３のアーム２５の先端部上面に真空吸着されたウエハ１Ａが脱泡用ウエハカセット４３内の一番上に収容される。次に、第３のアーム２５の先端部上面によるウエハ１Ａに対する真空吸着が解除される。
次に、図３５および図３６に示すように、ウエハ移動手段２１の支持軸２２および第１〜第３のアーム２３〜２５が適宜に移動して、平面的に見て、図８に示す初期位置に位置する状態となる。この場合、第３のアーム２５は、ウエハカセット２６内の上から２番目に収容されているウエハ１Ａの下面側に進入し得る高さ位置に位置している。
次に、上記と同様の動作が繰り返されることにより、ウエハカセット２６内の上から２番目に収容されているウエハ１Ａが取り出され、この取り出されたウエハ１Ａ上の第１の封止膜形成用膜１０Ａ上に第２の封止膜形成用膜１１Ａが形成され、当該ウエハ１Ａが脱泡用ウエハカセット４３内の上から２番目に収容される。以下、同様の動作が繰り返されることにより、ウエハカセット２６内の上から３番目以下に収容されているウエハ１Ａが順次取り出され、これらの取り出されたウエハ１Ａ上の第１の封止膜形成用膜１０Ａ上に第２の封止膜形成用膜１１Ａが形成され、これらのウエハ１Ａが脱泡用ウエハカセット４３内の上から３番目以下に収容される。
次に、扉４２を閉じ、真空脱泡用筐体４１内を密閉状態とする。次に、真空ポンプ（図示せず）の駆動により、真空脱泡用筐体４１内を真空状態とし、脱泡用ウエハカセット４３に収容されている複数枚のウエハ１Ａ上の第２の封止膜形成用膜１１Ａ中に散在する気泡を一度に除去する。次に、真空ポンプを停止し、真空脱泡用筐体４１内を大気に戻す。
ここで、スクリーン印刷による第２の封止膜形成用膜１１Ａの形成時間は長くても６０秒程度であるが、真空ポンプによる排気時間と真空脱泡用筐体４１内を大気に戻すための時間の合計は３〜２０分程度と比較的長いため、複数枚のウエハ１Ａに対して脱泡処理を一度に行なうと、全体の処理時間を短縮することができる。
次に、扉４２を開ける。次に、ウエハ移動手段２１の支持軸２２および第１〜第３のアーム２３〜２５の適宜な移動により、脱泡用ウエハカセット４３内に収容されている複数枚のウエハ１Ａを順次取り出し、これらの取り出されたウエハ１Ａをウエハカセット２６内の元の位置に戻す。次に、ウエハカセット２６を加熱処理装置（図示せず）に移動させ、加熱処理により、ウエハカセット４３内に収容されている複数枚のウエハ１Ａ上の第１、第２の封止膜形成用膜１０Ａ、１１Ａを一度に硬化させ、第１、第２封止膜１０、１１（図４参照）を形成する。
ところで、第１の封止膜形成用膜１０Ａを形成せずに、第２の封止膜形成用膜１１Ａのみを形成した場合には、第２の封止膜形成用膜１１Ａを形成する面が配線８を含む保護膜５の上面からなる凸凹面であるため、第２の封止膜形成用膜１１Ａ中に気泡として巻き込まれる空気の量が多く、第２の封止膜形成用膜１１Ａの表面まで出て来た気泡が膨らんで脱泡した際に、第２の封止膜形成用膜１１Ａの表面に形成されるクレータ状の凹みからなる脱泡跡が多く発生し、その後の図５に示す研磨工程を経ても、第２の封止膜１１の表面に多くの脱泡跡として残ってしまうことがあり、強度低下の原因等となってしまう。
これに対し、第１の封止膜形成用膜１０Ａを形成し、第１の封止膜形成用膜１０Ａの上面に第２の封止膜形成用膜１１Ａを形成した場合には、第１の封止膜形成用膜１０Ａの上面が平坦であるため、第２の封止膜形成用膜１１Ａ中に気泡として巻き込まれる空気の量が少なく、第２の封止膜形成用膜１１Ａの表面まで出て来た気泡が膨らんで脱泡した際に、第２の封止膜形成用膜１１Ａの表面に形成されるクレータ状の凹みからなる脱泡跡の発生が減少し、その後の図５に示す研磨工程を経ると、第２の封止膜１１の表面に脱泡跡として残る度合いを低減することができる。
なお、上記実施形態において、樹脂滴下用ノズルアーム３２の代わりに、ＸＹ方向にスキャン可能な樹脂供給用スプレーノズルを用いるようにしてもよい。この場合、ウエハ１Ａを固定した状態で樹脂供給用スプレーノズルをＸＹ方向にスキャンして液状樹脂を塗布するため、ウエハ１Ａ上の周辺部の後工程でアライメント用として使用するための部分をマスクで覆っておくと、エッジリンス用ノズルアーム３４を省略することもできる。また、真空脱泡用筐体４１を下部筐体および上部筐体によって構成し、上部筐体を上下させることにより、真空脱泡用筐体４１を開閉するようにしてもよい。
この発明の一実施形態としての半導体装置の断面図。 図１に示す半導体装置の製造に際し、当初用意したものの断面図。 図２に続く工程の断面図。 図３に続く工程の断面図。 図４に続く工程の断面図。 図５に続く工程の断面図。 図６に続く工程の断面図。 図１に示す半導体装置の第１、第２の封止膜を形成するための封止膜形成装置の一例の概略平面図。 図８のIX−IX線にほぼ沿う概略断面図。 図８および図９に示す封止膜形成装置を用いて第１、第２の封止膜を形成するに際し、当初の工程の概略平面図。 図１０のXI−XI線にほぼ沿う概略断面図。 図１０および図１１に続く工程の概略平面図。 図１２のXIII−XIII線にほぼ沿う概略断面図。 図１２および図１３に続く工程の概略平面図。 図１４のXV−XV線にほぼ沿う概略断面図。 図１４および図１５に続く工程の概略断面図。 図１６に続く工程の概略断面図。 図１７に続く工程の概略平面図。 図１８のIXX−IXX線にほぼ沿う概略断面図。 図１８および図１９に続く工程の概略平面図。 図２０に続く工程の概略平面図。 図２１のXXII−XXII線にほぼ沿う概略断面図。 図２１および図２２に続く工程の概略平面図。 図２３のXXIV−XXIV線にほぼ沿う概略断面図。 図２３および図２４に続く工程の概略平面図。 図２５のXXVI−XXVI線にほぼ沿う概略断面図。 図２５および図２６に続く工程の概略平面図。 図２７のXXVIII−XXVIII線にほぼ沿う概略断面図。 図２７および図２８に続く工程の概略断面図。 図２９に続く工程の概略断面図。 図３０に続く工程の概略断面図。 図３１に続く工程の概略断面図。 図３２に続く工程の概略断面図。 図３３に続く工程の概略平面図。 図３４に続く工程の概略平面図。 図３５のXXXVI−XXXVI線にほぼ沿う概略断面図。
符号の説明
１ シリコン基板
２ 接続パッド
３ 絶縁膜
５ 保護膜
７ 下地金属層
８ 配線
９ 柱状電極
１０ 第１の封止膜
１１ 第２の封止膜
１２ 半田ボール
１Ａ ウエハ
１０Ａ 第１の封止膜形成用膜
１１Ａ 第２の封止膜形成用膜
２１ ウエハ移動手段
２６ ウエハカセット
２７ スピンコータ
３６ 印刷ステージ
３８ メタルマスク
４０ スキージ
４１ 真空脱泡用筐体
４３ 脱泡用ウエハカセット

Claims (9)

  1. 半導体基板と、前記半導体基板上に設けられた複数の配線と、前記配線の接続パッド部上に設けられた柱状電極と、前記半導体基板上において前記柱状電極の周囲に設けられた第１、第２の封止膜とを備え、前記第１の封止膜は、樹脂のみからなり、前記配線間を完全に埋めるように設けられ、前記第２の封止膜は樹脂中にフィラーが混入されたものからなっていることを特徴とする半導体装置。
  2. 請求項１に記載の発明において、前記第１の封止膜は前記配線を覆うように設けられ、その上面が平坦となっていることを特徴とする半導体装置。
  3. 請求項１に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とする半導体装置。
  4. ウエハの上面側に複数の配線を形成し、該配線の接続パッド部上に柱状電極を形成する工程と、
    大気中において前記ウエハ上に液状樹脂からなる第１の封止膜形成用膜を前記配線間を完全に埋めるように形成する工程と、
    前記第１の封止膜形成用膜に対して真空脱泡を行なう工程と、
    大気中において前記第１の封止膜形成用膜上にフィラーを含む液状樹脂からなる第２の封止膜形成用膜を形成する工程と、
    前記第２の封止膜形成用膜に対して真空脱泡を行なう工程と、
    加熱処理により前記第１、第２の封止膜形成用膜を硬化させて第１、第２の封止膜を形成する工程と、
    前記ウエハおよび前記第１、第２の封止膜を切断して複数個の半導体装置を得る工程と、
    を有することを特徴とする半導体装置の製造方法。
  5. 請求項４に記載の発明において、前記第１の封止膜形成用膜を形成する工程は、前記配線を覆い、且つ、その上面が平坦となるように形成する工程であることを特徴とする半導体装置の製造方法。
  6. 請求項５に記載の発明において、前記第１の封止膜形成用膜はスピンコーティングにより形成することを特徴とする半導体装置の製造方法。
  7. 請求項４に記載の発明において、前記第２の封止膜形成用膜はスクリーン印刷により形成することを特徴とする半導体装置の製造方法。
  8. 請求項４に記載の発明において、前記第１、第２の封止膜を形成する工程後に、前記第２の封止膜および前記柱状電極の上面側を研磨する工程を有することを特徴とする半導体装置の製造方法。
  9. 請求項８に記載の発明において、前記研磨工程後に、前記柱状電極上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
JP2006260349A 2006-09-26 2006-09-26 半導体装置の製造方法 Expired - Fee Related JP4222400B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006260349A JP4222400B2 (ja) 2006-09-26 2006-09-26 半導体装置の製造方法
US11/903,677 US20080073785A1 (en) 2006-09-26 2007-09-24 Semiconductor device having sealing film and manufacturing method thereof
US12/727,406 US8354349B2 (en) 2006-09-26 2010-03-19 Semiconductor device having sealing film and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006260349A JP4222400B2 (ja) 2006-09-26 2006-09-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008084920A true JP2008084920A (ja) 2008-04-10
JP4222400B2 JP4222400B2 (ja) 2009-02-12

Family

ID=39224067

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006260349A Expired - Fee Related JP4222400B2 (ja) 2006-09-26 2006-09-26 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US20080073785A1 (ja)
JP (1) JP4222400B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009289849A (ja) * 2008-05-28 2009-12-10 Shinko Electric Ind Co Ltd 配線基板及び半導体パッケージ
EP2302672A2 (en) 2009-09-25 2011-03-30 Kabushiki Kaisha Toshiba Semiconductor device with electrode pad and method for manufacturing same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4449824B2 (ja) * 2005-06-01 2010-04-14 カシオ計算機株式会社 半導体装置およびその実装構造
JP4222400B2 (ja) * 2006-09-26 2009-02-12 カシオ計算機株式会社 半導体装置の製造方法
EP2245413A2 (en) 2008-02-21 2010-11-03 Mbda Uk Limited Missile training system
JP2010062170A (ja) * 2008-09-01 2010-03-18 Casio Comput Co Ltd 半導体装置およびその製造方法
CN102034721B (zh) * 2010-11-05 2013-07-10 南通富士通微电子股份有限公司 芯片封装方法
FR2980917B1 (fr) * 2011-09-30 2013-09-27 St Microelectronics Crolles 2 Procede de realisation d'une liaison traversante electriquement conductrice
US10763199B2 (en) * 2018-12-24 2020-09-01 Nanya Technology Corporation Semiconductor package structure and method for preparing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU4902897A (en) * 1996-11-08 1998-05-29 W.L. Gore & Associates, Inc. Method for improving reliability of thin circuit substrates by increasing the T of the substrate
US6103992A (en) * 1996-11-08 2000-08-15 W. L. Gore & Associates, Inc. Multiple frequency processing to minimize manufacturing variability of high aspect ratio micro through-vias
JP3287310B2 (ja) 1998-06-30 2002-06-04 カシオ計算機株式会社 半導体装置及びその製造方法
MY131961A (en) * 2000-03-06 2007-09-28 Hitachi Chemical Co Ltd Resin composition, heat-resistant resin paste and semiconductor device using them and method for manufacture thereof
JP3611561B2 (ja) * 2002-11-18 2005-01-19 沖電気工業株式会社 半導体装置
JP2005286146A (ja) 2004-03-30 2005-10-13 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
JP3925809B2 (ja) * 2004-03-31 2007-06-06 カシオ計算機株式会社 半導体装置およびその製造方法
US7808073B2 (en) * 2004-03-31 2010-10-05 Casio Computer Co., Ltd. Network electronic component, semiconductor device incorporating network electronic component, and methods of manufacturing both
JP4119866B2 (ja) 2004-05-12 2008-07-16 富士通株式会社 半導体装置
JP2006173232A (ja) * 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4222400B2 (ja) * 2006-09-26 2009-02-12 カシオ計算機株式会社 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009289849A (ja) * 2008-05-28 2009-12-10 Shinko Electric Ind Co Ltd 配線基板及び半導体パッケージ
EP2302672A2 (en) 2009-09-25 2011-03-30 Kabushiki Kaisha Toshiba Semiconductor device with electrode pad and method for manufacturing same
US8319246B2 (en) 2009-09-25 2012-11-27 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

Also Published As

Publication number Publication date
US8354349B2 (en) 2013-01-15
US20080073785A1 (en) 2008-03-27
JP4222400B2 (ja) 2009-02-12
US20100173455A1 (en) 2010-07-08

Similar Documents

Publication Publication Date Title
JP4222400B2 (ja) 半導体装置の製造方法
US6326701B1 (en) Chip size package and manufacturing method thereof
US10707176B2 (en) Method of manufacturing semiconductor package
JP5755043B2 (ja) 半導体ウエーハの加工方法
US20080083980A1 (en) Cmos image sensor chip scale package with die receiving through-hole and method of the same
EP3211661A2 (en) Method for manufacturing a flip-chip type semiconductor apparatus using a photosensitive adhesive layer and corresponding flip-chip type semiconductor apparatus
JP2008211179A (ja) スルーホールを有するダイを有する半導体イメージデバイスパッケージとその方法
US20100273312A1 (en) Method of manufacturing semiconductor device
JP2008182225A (ja) ダイ収容スルーホールを備えたウエハレベルパッケージおよびその方法
JP2008153668A (ja) 優れたｃｔｅ性能を有するウェハレベルパッケージおよびその方法
JP2011192781A (ja) パッケージ基板の加工方法
CN1645597A (zh) 半导体器件及其制造方法
JP3904496B2 (ja) 半導体装置の製造方法
US8298864B2 (en) Manufacturing method for semiconductor device
US10985140B2 (en) Structure and formation method of package structure with underfill
KR100871707B1 (ko) 깨짐을 억제하는 몰딩부를 갖는 웨이퍼 레벨 패키지 및 그제조방법
JP2012084643A (ja) 基板吸着方法およびその装置
JPWO2019044817A1 (ja) ネガ型感光性樹脂組成物、半導体装置および電子機器
US20200365421A1 (en) Wafer level mold chase
JP6003369B2 (ja) 半導体装置の製造方法
JP6741264B2 (ja) ウェハ上のアライメントマークを用いる半導体パッケージの製造方法
US7910478B2 (en) Method of manufacturing semiconductor devices
JP4019985B2 (ja) 半導体装置の製造方法、回路基板、及び電子機器
JP2009188205A (ja) 基板処理装置および基板処理方法
JP3430289B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080214

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080515

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080805

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081002

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081028

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081110

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111128

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111128

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111128

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121128

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121128

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131128

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees