JP6003369B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6003369B2
JP6003369B2 JP2012174251A JP2012174251A JP6003369B2 JP 6003369 B2 JP6003369 B2 JP 6003369B2 JP 2012174251 A JP2012174251 A JP 2012174251A JP 2012174251 A JP2012174251 A JP 2012174251A JP 6003369 B2 JP6003369 B2 JP 6003369B2
Authority
JP
Japan
Prior art keywords
resin
substrate
pseudo
insulating layer
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012174251A
Other languages
English (en)
Other versions
JP2014033151A (ja
Inventor
野崎　耕司
耕司 野崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2012174251A priority Critical patent/JP6003369B2/ja
Publication of JP2014033151A publication Critical patent/JP2014033151A/ja
Application granted granted Critical
Publication of JP6003369B2 publication Critical patent/JP6003369B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体装置の製造方法に関する。
近年、スマートフォンやタブレット端末等のユビキタス端末の普及にともない、それらの電子機器に使用する半導体装置（ＬＳＩ：Large Scale Integration）のより一層の薄型化、軽量化、多機能化、高性能化、低コスト化及び高密度実装化が要求されている。また、それらの電子機器に使用するロジック、メモリ、センサ及び受動部品等のデバイスを、従来よりも高密度且つ低コストで基板に実装できる新しい実装技術も要求されている。
これらの要求に対し、ＳｏＣ（System on a chip）と呼ばれる技術や、ＳｉＰ（System in Package）と呼ばれる技術が開発されている。ＳｏＣでは、１枚のウエハ上に機能が異なる複数のデバイスを直接形成する。また、ＳｉＰでは、機能が異なるデバイスをそれぞれ個別に形成し、インターポーザと呼ばれる基板上にそれらのデバイスを実装して１つのパッケージ（半導体装置）にしている。
しかし、ＳｏＣでは、デバイスの微細化が比較的容易であるという利点があるものの、デザインルールや適用プロセスの違い等により、同一ウエハ上に製造できるデバイスが限定されるという問題がある。
一方、ＳｉＰでは、個々のデバイスをそれぞれ最適化されたプロセスで製造できるため、集積化するデバイスに対する制約が少ない。しかし、インターポーザと個々のデバイスとの間はボンディングワイヤやバンプなどで接続されることから、高密度化やパッケージの薄型化には限界があるという問題がある。
近年、ＳｏＣ及びＳｉＰの両方のメリットを同時に実現する新しい集積化技術として、擬似ＳｏＣと呼ばれる技術が提案されている。擬似ＳｏＣでは、機能が異なるデバイスをそれぞれ個別に製造し、それらのデバイスを樹脂で一体化して擬似的に１枚のウエハとする。そして、既存の微細加工技術を使用して、疑似ウエハ上にデバイス間を電気的に接続する配線を形成する。
以下、複数のデバイスを樹脂で一体化して疑似的に１枚のウエハとしたものを、疑似ウエハと呼ぶ。また、疑似ウエハを用いて形成された半導体チップを、疑似ＳｏＣチップと呼ぶ。
擬似ＳｏＣでは、集積化するデバイスに対する制約が少なく、低コストで新規の半導体装置（ＬＳＩ）を開発できる。また、既存の微細加工技術を使用してデバイス間を電気的に接続する配線を形成するため、配線の微細化が容易であり、高集積化が可能である。更に、インターポーザが不要であるため、薄型化が可能である。
特開２００４−１０３９５５号公報 特開２００９−１７０４９２号公報 特開２０１２−１５１９１号公報
疑似ＳｏＣチップを備えた半導体装置の製造方法に関し、疑似ウエハの反りを回避でき、半導体装置を歩留まりよく製造できる半導体装置の製造方法を提供することを目的とする。
開示の技術の一観点によれば、一方の面側から他方の面側に貫通する開口部が設けられた基板の前記開口部の壁面に可溶性膜を付着させる工程と、前記可溶性膜の内側の前記開口部内に複数のデバイスを配置する工程と、前記開口部内に樹脂を注入して、前記基板と前記デバイスとが一体化した疑似ウエハを形成する工程と、前記基板、前記可溶性膜、前記樹脂、及び前記複数のデバイスの上に第１の絶縁層を形成する工程と、前記第１の絶縁層上に前記複数のデバイスと電気的に接続した配線を形成して、前記複数のデバイスと前記配線とを有する疑似ＳｏＣチップを得る工程と、前記可溶性膜を水、アルカリ性水溶液又は酸性水溶液により溶解する工程と、前記可溶性膜を溶解する工程の後に、前記疑似ＳｏＣチップを前記基板から分離する工程とを有する半導体装置の製造方法が提供される。
上記一観点に係る半導体装置の製造方法及び疑似ウエハによれば、使用する樹脂の量が少なくてよいので、疑似ウエハの反りが抑制される。また、疑似ウエハの反りが少ないので、疑似ウエハを半導体製造装置に装着する際に位置合わせエラーや装着ミスが発生しにくい。これにより、疑似ＳｏＣチップを備えた半導体装置を良好な歩留りで製造することができる。
更に、使用する樹脂の量が少なくてよいので、樹脂の硬化時に蓄積される応力が小さい。従って、ダイシング時に解放される応力も小さくなるため、疑似ＳｏＣチップが破損するおそれが少なく、疑似ＳｏＣチップを備えた半導体装置の歩留りがより一層向上する。
図１は、第１の実施形態に係る半導体装置の製造方法で使用する基板の平面図である。 図２は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図３は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図４は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図５は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図６は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図７は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図８は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図９は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図１０は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図１１は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図１２は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 図１３（ａ），（ｂ）は、樹脂膜の形成方法の一例を示す図である。 図１４（ａ）〜（ｃ）は、変形例に係る半導体装置の製造方法を示す断面図である。
以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。
前述したように、疑似ＳｏＣ技術を使用すると、集積化するデバイスに対する制約が少なく、高性能、高密度且つ薄型の半導体装置の製造が可能である。しかし、疑似ＳｏＣ技術では、疑似ウエハを樹脂で形成しているため、樹脂の硬化にともなって大きな反りが発生しやすい。
疑似ウエハに大きな反りがあると、疑似ウエハを半導体製造装置（例えば、成膜装置、露光装置及び搬送装置等）に装着する際に装着ミスが起きたり、露光の際にフォーカスが合わない等の問題が発生したり、あるいは半導体製造装置で位置合わせする際に位置合わせエラーが発生したりする。また、ダイシングにより樹脂に蓄積されていた応力が開放されて、疑似ウエハ上の配線が破壊されることもある。
疑似ウエハの反りを矯正するために、疑似ウエハの下に、熱膨張係数が小さくヤング率が高い材料により形成された矯正部材を接合することが提案されている。しかし、この方法では、矯正部材のために半導体装置の薄型化が阻害されるという欠点がある。
また、反りを少なくするために、ヤング率が相互に異なる複数の樹脂層を積層して疑似ウエハを形成することも提案されている。しかし、この方法では、樹脂層の界面で剥離が起こりやすく、信頼性が十分でない。
更に、複数の凹部が設けられた支持体を使用し、各凹部内に半導体チップを装入して封止樹脂で支持体と半導体チップとを一体化した後、封止樹脂上に配線を形成する方法も提案されている。この方法では、配線形成後に支持体を研磨して除去する。しかし、支持体を除去することにより封止樹脂に蓄積されていた応力が開放されて、配線が破壊されるおそれがある。
以下の実施形態では、疑似ＳｏＣチップを備えた半導体装置の製造方法に関し、疑似ウエハの反りを回避でき、半導体装置を歩留りよく製造できる半導体装置の製造方法、及びその製造方法で使用する疑似ウエハについて説明する。
（第１の実施形態）
図１は第１の実施形態に係る半導体装置の製造方法で使用する基板の平面図、図２〜図６は第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図２〜図６は、図１にＩ−Ｉ線で示す位置における断面図である。
まず、図１，図２（ａ）のように、一方の面側から他方の面側に貫通する複数の矩形の開口部１１ａが設けられた基板１１を用意する。
基板１１は、シリコン、セラミックス、ガラス、又は石英等のように剛性が高い材料により形成されていることが好ましい。本実施形態では、基板１１として、直径が６インチ、厚さが６５０μｍのシリコンウエハを使用する。そして、超音波加工等により基板１１の所定の箇所を矩形にくり抜いて、開口部１１ａを形成する。
後述するように、開口部１１ａ内には複数のデバイスを配置する。それらのデバイスを開口部１１ａ内に配置したときに、開口部１１ａの壁面とデバイスとの間の隙間が例えば２ｍｍ〜３ｍｍとなるように、開口部１１ａの大きさを決定する。
次に、図２（ｂ）のように、基板１１の下面側に仮接合フィルム１２を接合する。そして、チップボンダー等の装置を使用して、開口部１１ａ内の仮接合フィルム１２上にデバイス１３ａ，１３ｂを、電極形成面を下にして配置する。
デバイス１３ａ，１３ｂは、それぞれのデバイス１３ａ，１３ｂに最適化された方法で個別に製造したロジック、メモリ、センサ、又は受動部品等のモジュール化された部品である。本実施形態では、デバイス１３ａ，１３ｂの少なくとも一方が、トランジスタ等の半導体素子が形成された半導体チップであるとする。デバイス１３ａ，１３ｂは、例えば相互に数１００μｍ程度離して配置する。
本実施形態では１つの開口部１１ａ内に２つのデバイス１３ａ，１３ｂを配置しているが、開口部１１ａ内に配置するデバイスの数は限定されない。
次に、開口部１１ａ内に、例えばエポキシ樹脂又はアクリル樹脂等の絶縁性樹脂１４を充填する。樹脂１４には、例えば粘度を調整するためにフィラー等の添加物を添加してもよい。
本実施形態では仮接合フィルム１２によりデバイス１３ａ，１３ｂを固定しているので、樹脂１４を充填する際にデバイス１３ａ，１３ｂが位置ずれすることはない。
次に、樹脂１４を硬化させる。そして、樹脂１４の硬化が完了した後、仮接合フィルム１２を剥離する。このようにして、デバイス１３ａ，１３ｂと基板１１とが樹脂１４により一体化された疑似ウエハ１０が形成される。以下の工程では、既存の半導体製造装置を使用して、疑似ウエハ１０上に配線層を形成する。
すなわち、図３（ａ）に示すように、基板１１を反転し、デバイス１３ａ，１３ｂの電極形成面を上にする。その後、スパッタリング等の方法により、疑似ウエハ１０の上側全面に導電性のシード層１５を形成する。
本実施形態では、シード層１５を、厚さが２０ｎｍのＴｉ（チタン）層と、その上の厚さが１００ｎｍのＣｕ（銅）層との２層構造としている。Ｔｉ層は、下地とＣｕ層及び後述のピン１７との密着性を向上させる効果と、Ｃｕの酸化や拡散を防止する効果とを有する。
次に、図３（ｂ）に示すように、シード層１５上にフォトレジストを塗布してフォトレジスト膜１６を形成する。フォトレジスト膜１６の厚さは、例えば８μｍ程度とする。
その後、所定の露光マスクを介してフォトレジスト膜１６を露光した後、例えばＴＭＡＨ（水酸化テトラメチルアンモニウム）により現像処理して、デバイス１３ａ，１３ｂの電極が露出する開口部１６ａを形成する。
次に、図３（ｃ）に示すように、シード層１５を給電層としてＣｕを例えば３μｍの厚さに電解めっきし、開口部１６ａ内の電極上にＣｕよりなる導電性のピン１７を形成する。
次に、図３（ｄ）のように、フォトレジスト膜１６を、アセトン等の剥離液を使用して除去する。また、ピン１７に覆われていない部分のシード層１５をエッチングにより除去して、各ピン１７をそれぞれ電気的に分離する。
なお、シード層１５のＣｕ層は、例えば硫酸カリウムをエッチング液とするウェットエッチングで除去できる。また、シード層１５のＴｉ層は、例えばフッ化アンモニウム水溶液をエッチング液とするウェットエッチングや、ＣＦ4とＯ2との混合ガスを用いたドライエッチングで除去できる。
次に、図３（ｅ）に示すように、疑似ウエハ１０の上側全面に感光性フェノール樹脂を例えば４μｍの厚さに塗布して、絶縁層１８を形成する。その後、２００℃〜２５０℃の温度で熱処理して、絶縁層１８を硬化させる。感光性フェノール樹脂に替えて、酸化シリコン等の無機材料により絶縁層１８を形成してもよい。後述する他の絶縁層についても同様である。
次に、図４（ａ）に示すように、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）等の方法により、ピン１７の上面が露出するまで絶縁層１８の上部を除去する。
次に、図４（ｂ）に示すように、絶縁層１８上に、例えば感光性フェノール樹脂を２μｍの厚さに塗布して、絶縁層１９を形成する。その後、所定の露光マスクを使用して絶縁層１９を露光した後、現像処理を実施して、所定のパターンで溝１９ａを形成する。これらの溝１９ａの底部にピン１７の上面が露出する。溝１９ａを形成した後、例えば２５０℃の温度で熱処理して、絶縁層１９を硬化（ポストキュア）させる。
次に、図４（ｃ）に示すように、スパッタリング等の方法により疑似ウエハ１０の上側全面にシード層２１を形成する。このシード層２１は、例えば前述のシード層１５と同様に、Ｔｉ層とＣｕ層との２層構造とする。
その後、図４（ｄ）に示すように、シード層２１を給電層としてＣｕを例えば３μｍの厚さに電解めっきし、シード層２１上にＣｕ層２２を形成する。この電解めっきにより、溝１９ａがＣｕで埋められる。
その後、例えば１２０℃〜２００℃の温度で１分間〜１０分間熱処理を実施してＣｕ層２２のＣｕグレインを成長させ、膜質を安定化させる。本実施形態では、１５０℃の温度で２分間熱処理するものとする。このめっき後の熱処理は酸素濃度が低い雰囲気中で行うことが好ましいが、大気中で実施してもよい。また、Ｃｕ層２２の厚さが３μｍ程度であれば、室温（２０℃〜２５℃）で２４時間程度放置することで、Ｃｕグレインが成長して膜質が安定する。
次に、図４（ｅ）に示すように、絶縁層１９が露出するまでＣｕ層２２及びシード層２１を化学機械研磨する。これにより、溝１９ａ内に残ったＣｕが配線２３となる。
次に、図５（ａ）に示すように、疑似ウエハ１０の上側全面に、感光性フェノール樹脂を例えば厚さが５μｍの厚さに塗布して、絶縁層２４を形成する。そして、所定の露光マスクを介して絶縁層２４を露光し、現像処理を実施して、配線２３の所定部分が露出する開口部２４ａを形成する。その後、例えば２５０℃の温度で熱処理して、絶縁層２４を硬化（ポストキュア）させる。
次に、図５（ｂ）に示すように、スパッタリング等の方法により疑似ウエハ１０の上側全面にシード層２５を形成する。このシード層２５も、例えば前述のシード層１５と同様に、Ｔｉ層とＣｕ層との２層構造とする。
次に、図５（ｃ）に示すように、シード層２５の上にフォトレジストを例えば４μｍの厚さに塗布して、フォトレジスト膜２６を形成する。その後、所定の露光マスクを介してフォトレジスト膜２６を露光し、現像処理を実施して、絶縁層２４の溝２４ａに対応する位置に、シード層２５が露出する開口部２６ａを形成する。
次に、図５（ｄ）に示すように、シード層２５を給電層として開口部２６ａ内のシード層２５の上に、Ｃｕを例えば３μｍの厚さに電解めっきする。これにより、フォトレジスト膜２６の開口部２６ａ内にＣｕよりなる配線２７が形成される。
次に、図６（ａ）のように、フォトレジスト膜２６をアセトン等の剥離液により除去する。また、配線２７に覆われていない部分のシード層２５をエッチングにより除去して、各配線２７を電気的に分離する。
次に、図６（ｂ）に示す構造を得るまでの工程を説明する。
上述の工程で各配線２７を電気的に分離した後、疑似ウエハ１０の上側全面に感光性フェノール樹脂を塗布して、絶縁層２８を形成する。その後、所定の露光マスクを介して絶縁層２８を露光し、現像処理を実施して、配線２７の所定部分が露出する開口部を形成する。次いで、例えば２５０℃の温度で熱処理して、絶縁層２８を硬化（ポストキュア）させる。
次に、疑似ウエハ１０の上側全面に導電性のシード層（図示せず）を形成した後、シード層の上にフォトレジストを塗布してフォトレジスト膜（図示せず）を形成する。そして、所定の露光マスクを介してフォトレジスト膜を露光し、その後現像処理を実施して、所定のパターンで溝を形成する。
その後、シード層を給電層として、フォトレジスト膜の溝内のシード層上にＣｕを電解めっきする。このようにして、絶縁層２８の上に、所定の配線２７と電気的に接続する配線２９を形成する。
次に、フォトレジスト膜をアセトン等の剥離液により除去した後、配線２９に覆われていない部分のシード層をエッチングにより除去する。そして、例えば感光性フェノール樹脂等により、疑似ウエハ１０の上側全面に絶縁層３０を形成する。
その後、所定の露光マスクを介して絶縁層３０を露光した後、現像処理を実施して、配線２９の所定部分が露出するコンタクトホール３０ａを形成する。
このようにして、１枚の疑似ウエハ１０を用いて複数の疑似ＳｏＣチップ４０が同時に形成される。
次に、図６（ｃ）に示すように、例えばレーザダイシングにより、開口部１１ａ毎に樹脂１４の部分（図６（ｃ）中に破線矢印で示す部分）を切断して、図６（ｄ）に示すように疑似ＳｏＣチップ４０を切り出す。その後、疑似ＳｏＣチップ４０をパッケージに封止する。このようにして、半導体装置が完成する。
なお、疑似ＳｏＣチップ４０を切り出した後の基板１１は、Ｎ−メチルピロリドン等に浸漬したり、オゾンによってアッシングしたりすることで開口部１１ａの壁面に付着している樹脂１４を除去でき、再使用が可能となる。基板１１を再使用しなくてもよい場合は、ダイヤモンドブレード等を使用して基板１１を切断して、疑似ＳｏＣチップ４０を切り出してもよい。
本実施形態では、上述したように剛性が高い基板１１を使用し、その基板１１の開口部１１ａ内にデバイス１３ａ，１３ｂを配置した後、開口部１１ａ内に樹脂１４を充填して疑似ウエハ１０を形成する。このため、疑似ウエハ１０に反りが発生しにくく、半導体製造装置（例えば、成膜装置、露光装置及び搬送装置等）で位置合わせする際の位置合わせエラーや、疑似ウエハ１０を半導体製造装置に装着する際の装着ミスが回避される。
また、本実施形態では、樹脂１４の使用量が少ないため、樹脂１４が硬化する際に樹脂１４に蓄積される応力が小さい。このため、疑似ウエハ１０から疑似ＳｏＣチップ４０を切り出す際に樹脂１４に蓄積された応力が開放されても、疑似ウエハ１０上に形成された配線（配線２３，２９等）が破壊されることはない。
以上の理由により、本実施形態に係る製造方法によれば、疑似ＳｏＣチップを用いた半導体装置の製造歩留まりが向上する。
更に、本実施形態によれば、樹脂１４の使用量が少なく、基板１１を繰り返し使用することができるので、疑似ＳｏＣチップを用いた半導体装置の製造コストを低減できるという利点もある。
（第２の実施形態）
図７〜図１２は、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。本実施形態においても、図１を参照して説明する。図７〜図１２は、図１にＩ−Ｉ線の位置における断面図である。
まず、第１の実施形態と同様に、複数の開口部１１ａが設けられた基板１１を用意する（図１参照）。
その後、図７（ａ）に示すように、開口部１１ａの壁面を覆う樹脂膜５１を形成する。樹脂膜５１の厚さは、例えば１μｍ〜５ｍｍ程度とする。また、樹脂膜５１は、後述する工程で水又はアルカリ性水溶液に溶解する材料で形成する。
そのような材料には、例えばヒドロキシエチルセルロース、ポリビニルアルコール、ポリビニルアセタール、ポリビニルブチラール、及びポリビニルピロリドン等の水溶性樹脂がある。
また、メタクリル酸、アクリル酸、又は安息香酸ユニット等を含むカルボン酸含有アルカリ可溶性樹脂や、スチレン−マレイン酸無水物共重合体、フェノール系樹脂、又はヘキサフルオロカルビノール基を含むアルカリ可溶性樹脂等により樹脂膜５１を形成してもよい。
本実施形態では、ヒドロキシエチルセルロースにより樹脂膜５１を形成するものとする。樹脂膜５１は、可溶性膜の一例である。
図１３（ａ），（ｂ）は、樹脂膜５１の形成方法の一例を示す図である。例えば、図１３（ａ）に示すように、基板１１の開口部１１ａの内側に、矩形の枠板４５を配置する。その後、図１３（ｂ）に示すように、開口部１１ａの壁面と枠板４５との間の隙間に、上述した水溶性樹脂又はアルカリ可溶性樹脂５１ａを注入する。そして、樹脂５１ａが硬化した後、枠板４５を取り外す。これにより、図７（ａ）のように、開口部１１ａの壁面を覆う樹脂膜５１が得られる。
但し、樹脂膜５１の形成方法はこれに限定されるものではない。例えば、開口部１１ａ内に樹脂５１ａを充填した後、ドリル等により開口部１１ａの壁面近傍の樹脂５１ａのみを残し、他の部分の樹脂５１ａを除去して樹脂膜５１を形成してもよい。
また、開口部１１ａ内に樹脂５１ａを充填した後、フォトリソグラフィ法を用いて所定の部分の樹脂５１ａを除去することにより、樹脂膜５１を形成してもよい。
本実施形態では、前述したように樹脂膜５１の厚さを１μｍ〜５ｍｍ程度としている。但し、樹脂膜５１の厚さは液体に対する溶解しやすさを考慮して決定すればよく、１μｍ以下であってもよい。樹脂膜５１の厚さを５ｍｍ以上としてもよいが、その場合は１枚の疑似ウエハから作製できる疑似ＳｏＣチップの数が少なくなる。
次に、図７（ｂ）に示すように、基板１１の下側に仮接合フィルム１２を接続する。そして、チップボンダー等の装置を使用して、開口部１１内の仮接合フィルム１２上にデバイス１３ａ，１３ｂを、電極形成面を下にして配置する。
その後、開口部１１ａ内に、例えばエポキシ樹脂又はアクリル樹脂等の絶縁性樹脂１４を充填した後、樹脂１４を硬化させる。樹脂１４の硬化が完了した後、基板１１を反転し、仮接合フィルム１２を剥離する。
このようにして、図７（ｃ）に示すような、デバイス１３ａ，１３ｂと基板１１とが樹脂１４により一体化された疑似ウエハ５０が形成される。
次に、図７（ｄ）に示すように、擬似ウエハ５０の上にポジ型フォトレジストを例えば１μｍの厚さに塗布して、絶縁層５２を形成する。その後、所定の露光マスクを使用して絶縁層５２を露光した後、現像処理を実施して、デバイス１３ａ，１３ｂの電極が露出する開口部５２ａを形成する。
次に、スパッタリング等の方法により、図７（ｅ）に示すように、疑似ウエハ５０の上側全面にシード層５３を形成する。本実施形態においても、第１の実施形態と同様に、シード層５３をＴｉ層とＣｕ層との２層構造とする。
次に、図８（ａ）に示すように、シード層５３の上にフォトレジストを例えば８μｍの厚さに塗布して、フォトレジスト膜５４を形成する。そして、所定の露光マスクを介してフォトレジスト膜５４を露光した後、現像処理を実施して、デバイス１３ａ，１３ｂの電極に対応する位置に、シード層５３が露出する開口部５４ａを形成する。
次に、図８（ｂ）に示すように、シード層５３を給電層として、開口部５４ａ内のシード層５３上にＣｕを例えば３μｍの厚さに電解めっきする。これにより、開口部５４ａの内側に、デバイス１３ａ，１３ｂの電極に電気的に接続したピン５５が形成される。
次に、図８（ｃ）に示すように、フォトレジスト膜５４を例えばアセトン等の剥離液により除去する。その後、ピン５５に覆われていない部分のシード層５３をエッチングにより除去して、各ピン５５を電気的に分離する。
次に、図８（ｄ）に示すように、疑似ウエハ５０の上側全面に感光性フェノール樹脂を例えば４μｍの厚さに塗布して、絶縁層５６とする。そして、所定の露光マスクを介して絶縁層５６を露光し、現像処理を行って、絶縁層５２が露出するスリット５６ａを形成する。このスリット５６ａは、樹脂膜５１の上方に形成され、上から見たときに擬似ＳｏＣチップ形成領域を囲む矩形枠状となる。
次に、図８（ｅ）に示すように、化学機械研磨等の方法により絶縁層５６の上部を除去して、ピン５５の上面を露出させる。
次に、図９（ａ）に示すように、絶縁層５６上に例えば感光性フェノール樹脂を２μｍの厚さに塗布して、絶縁層５７を形成する。そして、所定の露光マスクを介して絶縁層５７を露光した後、現像処理を実施して、樹脂膜５１の上方の絶縁層５２が露出するスリット５７ａを形成するとともに、所定のパターンで溝５７ｂを形成する。
溝５７ｂは後述の配線６０を形成するためのものであり、この溝５７ｂによりピン５５の上面が露出する。その後、例えば２５０℃の温度で熱処理して、絶縁層５７を硬化（ポストキュア）させる。
次に、スパッタリング等の方法により、図９（ｂ）に示すように、疑似ウエハ５０の上側全面にシード層５８を形成する。このシード層５８も、例えば前述のシード層１５と同様に、Ｔｉ層とＣｕ層との２層構造とする。
次に、図９（ｃ）に示すように、シード層５８を給電層としてＣｕを例えば３μｍの厚さに電解めっきし、シード層５８の上にＣｕ層５９を形成する。この電解めっきにより、スリット５７ａ及び溝５７ｂがＣｕで埋められる。
その後、例えば１５０℃の温度で２分間熱処理を実施し、Ｃｕ層５９のＣｕグレインを成長させて、膜質を安定させる。
次に、図９（ｄ）に示すように、絶縁層５７が露出するまでＣｕ層５９及びシード層５８を化学機械研磨する。これにより、溝５７ｂに残ったＣｕが配線６０となる。また、スリット５７ａ内には、シード層５８の一部と、Ｃｕ層５９の一部とが残る。
次に、図１０（ａ）に示すように、疑似ウエハ１０の上側全面に例えば感光性フェノール樹脂を５μｍの厚さに塗布して、絶縁層６１を形成する。そして、所定の露光マスクを介して絶縁層６１を露光した後、現像処理を実施して、配線６０の所定部分が露出する開口部６１ａを形成するとともに、スリット５７ａ内のＣｕ層５９及びシード層５８が露出するスリット６１ｂを形成する。その後、例えば２５０℃の温度で熱処理して、絶縁層６１を硬化（ポストキュア）させる。
次に、図１０（ｂ）に示すように、スパッタリング等の方法により疑似ウエハ５０の上側全面にシード層６２を形成する。このシード層６２も、例えば前述のシード層１５と同様に、Ｔｉ層とＣｕ層との２層構造とする。
次に、図１０（ｃ）に示すように、シード層６２の上に例えばフォトレジストを４μｍの厚さに塗布して、フォトレジスト膜６３を形成する。そして、所定の露光マスクを介してフォトレジスト膜６３を露光した後、現像処理を実施して、開口部６１ａに対応する位置に開口部６３ａを形成するとともに、スリット６１ｂに対応する位置にスリット６３ｂを形成する。
次に、図１０（ｄ）に示すように、シード層６２を給電層として、開口部６２ａの内側のシード層６２の上にＣｕを例えば３μｍの厚さに電解めっきする。これにより、フォトレジスト膜６３の開口部６３ａ内にＣｕよりなる配線６４が形成される。また、スリット６３ｂ内にＣｕが埋め込まれる。
次に、図１１（ａ）に示すように、アセトン等の剥離液によりフォトレジスト膜６３を剥離する。そして、配線６４に覆われていない部分のシード層６２をエッチングにより除去して、絶縁層６１の上面を露出させる。なお、フォトレジスト膜６３を剥離することにより、絶縁層６１のスリット６１ｂ内に埋め込まれたＣｕが露出する。
次に、図１１（ｂ）に示すように、疑似ウエハ５０の上側全面に例えばフォトレジストを例えば４μｍの厚さに塗布して、フォトレジスト膜６５を形成する。その後、所定の露光マスクを介してフォトレジスト膜６５を露光した後、現像処理を実施して、樹脂膜５１の上方にスリット６５ａを形成する。
その後、図１１（ｃ）に示すように、スリット６５ａ内のＣｕやシード層を、エッチングにより除去する。Ｃｕは、例えば硫酸カリウムをエッチング液とするウェットエッチングで除去できる。また、Ｔｉ層は、例えばフッ化アンモニウム水溶液をエッチング液とするウェットエッチングや、ＣＦ4とＯ2との混合ガスを用いたドライエッチングで除去できる。このエッチングによりスリット６５ａの底部に絶縁層５２が露出する。
次に、図１２（ａ）に示す構造を得るまでの工程を説明する。
上述の工程でスリット６５ａ内のＣｕやシード層をエッチングにより除去した後、フォトレジスト膜６５を除去する。その後、疑似ウエハ５０の上側全面に例えば感光性フェノール樹脂を塗布して、絶縁層６６を形成する。次いで、所定の露光マスクを用いて絶縁層６６を露光し、現像処理を実施して、配線６４の所定部分が露出する開口部を形成するとともに、樹脂膜５１の上方に絶縁層５２が露出するスリットを形成する。そして、例えば２５０℃の温度で熱処理して、絶縁層６６を硬化（ポストキュア）させる。
次に、疑似ウエハ５０の上側全面に導電性のシード層（図示せず）を形成した後、シード層の上にフォトレジストを塗布してフォトレジスト膜（図示せず）を形成する。そして、所定の露光マスクを介してフォトレジスト膜を露光し、その後現像処理を実施して、所定のパターンで溝を形成する。
次に、シード層を給電層としてＣｕを電解めっきする。このようにして、絶縁層６６の上に、Ｃｕよりなり所定の配線６４と電気的に接続する配線６７を形成する。その後、フォトレジスト膜を除去した後、配線６７に覆われていない部分のシード層を除去する。
次に、感光性フェノール樹脂等により、疑似ウエハ５０の上側全面に絶縁層６８を形成する。その後、所定の露光マスクを介して絶縁層６８を露光した後、現像処理を実施して、配線６７の所定部分が露出するコンタクトホール６８ａと、樹脂膜５１の上方の絶縁層５２が露出するスリット６８ｂとを形成する。
次に、疑似ウエハ５０を水に浸漬し、又は疑似ウエハ５０に水をスプレーして、図１２（ｂ）のように樹脂膜５１を溶解除去する。樹脂膜５１をアルカリ可溶性樹脂で形成した場合は、ＴＭＡＨ等のアルカリ性水溶液により樹脂膜５１を溶解する。これにより、疑似ウエハ５０の底面から絶縁層５２に到達するスリット５１ｂが形成され、各開口部１１ａ内に疑似ＳｏＣチップ７０が絶縁層５２のみで支持された状態となる。
次に、真空ピンセット等により疑似ＳｏＣチップ７０を疑似ウエハ５０から分離する。図１２（ｃ）は、分離後の疑似ＳｏＣチップ７０を示している。次いで、疑似ＳｏＣチップ７０をパッケージに封止する。このようにして、半導体装置が完成する。
なお、樹脂膜５１を液体に溶解するのではなく、疑似ウエハ５０を例えば−６５℃に冷却し樹脂膜５１を収縮させることによって、疑似ウエハ５０から疑似ＳｏＣチップ７０を分離してもよい。
疑似ＳｏＣチップを分離した後の基板１１は、Ｎ−メチルピロリドン等に浸漬したり、オゾンを用いてアッシングしたりすることで、開口部１１ａの壁面に付着している樹脂１４を除去でき、再使用が可能となる。
本実施形態においても、第１の実施形態と同様に、剛性が高い基板１１を使用し、その基板１１の開口部１１ａ内にデバイス１３ａ，１３ｂを配置した後、開口部１１ａ内に樹脂１４を充填して疑似ウエハ５０を形成する。このため、疑似ウエハ５０に反りが発生しにくく、半導体製造装置（例えば、成膜装置、露光装置及び搬送装置等）で位置合わせする際の位置合わせエラーや、疑似ウエハ１０を半導体製造装置に装着する際の装着ミスが回避される。
また、本実施形態では、樹脂１４の使用量が少ないため、樹脂１４が硬化する際に樹脂１４に蓄積される応力が小さい。このため、疑似ウエハ５０から疑似ＳｏＣチップ７０を切り出す際に樹脂１４に蓄積された応力が開放されても、疑似ウエハ５０上に形成された配線が破壊されることはない。
以上の理由により、本実施形態に係る製造方法によれば、疑似ＳｏＣチップを用いた半導体装置の製造歩留まりが向上する。
更に、本実施形態によれば、樹脂１４の使用量が少なく、基板１１を繰り返し使用することができるので、疑似ＳｏＣチップを用いた半導体装置の製造コストを低減できるという利点もある。
更に、本実施形態では、レーザダイシングやダイヤモンドブレードを使用することなく、疑似ウエハ５０から疑似ＳｏＣチップ７０を容易に分離することができるという利点もある。
（変形例）
上述の第２の実施形態では、基板１１の開口部１１ａの壁面に水又はアルカリ性水溶液に溶解する樹脂からなる樹脂膜５１を形成しているが、図１４（ａ）に示すように、開口部１１ａの壁面に金属膜８１を形成してもよい。
開口部１１ａの壁面に金属膜８１を形成する方法は特に限定されないが、例えば以下の方法を用いることができる。
すなわち、基板１１の表裏両面にフォトレジスト膜を塗布した後、超音波加工等により基板１１の所定箇所を矩形にくり抜いて開口部１１ａを形成する。その後、スパッタリング等の方法により、開口部１１ａの壁面にシード層となるＣｕ層を例えば１００ｎｍの厚さに形成する。次いで、フォトレジスト膜の上に付着した金属膜を、フォトレジスト膜ごと除去する。その後、シード層上にＣｕ層を例えば３ｍｍの厚さに電解めっきして、金属膜７５とする。
このようにして金属膜７５を形成した後、第２の実施形態と同様に、開口部１１ａ内にデバイス１３ａ，１３ｂを配置し、樹脂１４で固定して、疑似ウエハとする。そして、第２の実施形態と同様に、疑似ウエハ上に絶縁層及び配線等を形成し、図１４（ｂ）に示すような疑似ＳｏＣチップ８０を作製する。
次いで、例えば硫酸と過酸化水素水の混合溶液、酢酸と過酸化水素水の混合溶液、塩化第２鉄水溶液、又は硫酸カリウム水溶液等のエッチング液を使用して金属膜８１を溶解し、図１４（ｃ）に示すようにスリット８１ａを形成する。この場合、疑似ＳｏＣチップ８０の上側に露出している配線６７をレジスト等の皮膜で保護しておくことが好ましい。
その後、真空ピンセット等により疑似ＳｏＣチップ８０を疑似ウエハ５０から分離し、パッケージに封止する。このようにして、半導体装置が完成する。
なお、この変形例では、スリット６８ｂ内のＣｕ等を除去した後にスリット８１ａを形成しているが、スリット８１ａを形成する際にスリット６８ｂ内のＣｕを除去するようにしてもよい。
以上の諸実施形態に関し、更に以下の付記を開示する。
（付記１）一方の面側から他方の面側に貫通する開口部が設けられた基板の前記開口部内に複数のデバイスを配置する工程と、
前記開口部内に樹脂を注入して、前記基板と前記デバイスとが一体化した疑似ウエハを形成する工程と、
前記疑似ウエハ上に前記複数のデバイスと電気的に接続した配線を形成して、前記複数のデバイスと前記配線とを有する疑似ＳｏＣチップを得る工程と、
前記疑似ＳｏＣチップを前記基板から分離する工程と
を有することを特徴とする半導体装置の製造方法。
（付記２）前記基板が、シリコン、セラミックス、ガラス及び石英のいずれかにより形成されていることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記開口部内に複数のデバイスを配置する工程の前に、前記開口部の壁面に可溶性膜を付着させる工程を有し、
前記疑似ＳｏＣチップを前記基板から分離する工程では前記可溶性膜を水、アルカリ性水溶液又は酸性水溶液により溶解することを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記４）前記可溶性膜が、ポリビニルピロリドン、ポリビニルアルコール、ポリビニルアセタール、セルロース、アクリル酸若しくはメタクリル酸を含む樹脂、又はそれらの誘導体により形成されていることを特徴とする付記３に記載の半導体装置の製造方法。
（付記５）前記可溶性膜が、金属により形成されていることを特徴とする付記３に記載の半導体装置の製造方法。
（付記６）前記疑似ＳｏＣチップを前記基板から分離する工程では、レーザダイシングを用いることを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記７）前記疑似ＳｏＣチップを前記基板から分離する工程では、真空ピンセットを用いることを特徴とする付記３乃至５のいずれか１項に記載の半導体装置の製造方法。
（付記８）前記疑似ＳｏＣチップを前記基板から分離する工程の後に、前記基板に付着している前記樹脂を除去する工程を有することを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記９）一方の面側から他方の面側に貫通する開口部が設けられた基板と、
前記基板の前記開口部内に配置された複数のデバイスと、
前記開口部内に充填されて前記基板と前記複数のデバイスとを一体化する樹脂と
を有することを特徴とする疑似ウエハ。
（付記１０）前記開口部の壁面と前記樹脂との間に、水、アルカリ性水溶液又は酸性水溶液により溶解可能な可溶性膜が設けられていることを特徴とする付記９に記載の疑似ウエハ。
１０，５０…疑似ウエハ、１１…基板、１１ａ…開口部、１２…仮接合フィルム、１３ａ，１３ｂ…デバイス、１４…樹脂、１５，２１，２５，５３，５８，６２…シード層、１６，２６，５４，６３，６５…フォトレジスト膜、１７，５５…ピン、１８，１９，２４，２８，３０，５２，５６，５７，６１，６６，６８…絶縁層、２２，５９…Ｃｕ層、２３，２７，２９，６０，６４，６７…配線、４０，７０，８０…疑似ＳｏＣチップ、４５…枠板、５１…樹脂膜、８１…金属膜。

Claims (5)

  1. 一方の面側から他方の面側に貫通する開口部が設けられた基板の前記開口部の壁面に可溶性膜を付着させる工程と、
    前記可溶性膜の内側の前記開口部内に複数のデバイスを配置する工程と、
    前記開口部内に樹脂を注入して、前記基板と前記デバイスとが一体化した疑似ウエハを形成する工程と、
    前記基板、前記可溶性膜、前記樹脂、及び前記複数のデバイスの上に第１の絶縁層を形成する工程と、
    前記第１の絶縁層上に前記複数のデバイスと電気的に接続した配線を形成して、前記複数のデバイスと前記配線とを有する疑似ＳｏＣチップを得る工程と、
    前記可溶性膜を水、アルカリ性水溶液又は酸性水溶液により溶解する工程と、
    前記可溶性膜を溶解する工程の後に、前記疑似ＳｏＣチップを前記基板から分離する工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 前記基板が、シリコン、セラミックス、ガラス及び石英のいずれかにより形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記疑似ＳｏＣチップを前記基板から分離する工程の後に、前記基板に付着している前記樹脂を除去する工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記疑似ＳｏＣチップを前記基板から分離する工程では、真空ピンセットを用いることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記複数のデバイスと電気的に接続した配線を形成する工程の前に、前記第１の絶縁層の上に第２の絶縁層を形成する工程と、前記第２の絶縁層の前記可溶性膜に対応する位置に、前記第１の絶縁層が露出するスリットを形成する工程とを有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
JP2012174251A 2012-08-06 2012-08-06 半導体装置の製造方法 Expired - Fee Related JP6003369B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012174251A JP6003369B2 (ja) 2012-08-06 2012-08-06 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012174251A JP6003369B2 (ja) 2012-08-06 2012-08-06 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2014033151A JP2014033151A (ja) 2014-02-20
JP6003369B2 true JP6003369B2 (ja) 2016-10-05

Family

ID=50282733

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012174251A Expired - Fee Related JP6003369B2 (ja) 2012-08-06 2012-08-06 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP6003369B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9554469B2 (en) * 2014-12-05 2017-01-24 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Method of fabricating a polymer frame with a rectangular array of cavities
US11705414B2 (en) * 2017-10-05 2023-07-18 Texas Instruments Incorporated Structure and method for semiconductor packaging

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4480108B2 (ja) * 2000-06-02 2010-06-16 大日本印刷株式会社 半導体装置の作製方法
JP2003152134A (ja) * 2001-11-19 2003-05-23 Sony Corp チップ状電子部品の製造方法、及びその製造に用いる疑似ウェーハの製造方法
JP3773896B2 (ja) * 2002-02-15 2006-05-10 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2004128286A (ja) * 2002-10-04 2004-04-22 Sony Corp チップ状電子部品及びその製造方法、その製造に用いる疑似ウェーハ及びその製造方法、並びに実装構造
US20080085572A1 (en) * 2006-10-05 2008-04-10 Advanced Chip Engineering Technology Inc. Semiconductor packaging method by using large panel size
JP5296636B2 (ja) * 2009-08-21 2013-09-25 新光電気工業株式会社 半導体パッケージの製造方法
US8772087B2 (en) * 2009-10-22 2014-07-08 Infineon Technologies Ag Method and apparatus for semiconductor device fabrication using a reconstituted wafer

Also Published As

Publication number Publication date
JP2014033151A (ja) 2014-02-20

Similar Documents

Publication Publication Date Title
JP3929966B2 (ja) 半導体装置及びその製造方法
US8080122B2 (en) Method of manufacturing wiring substrate and method of manufacturing semiconductor device
US20200135678A1 (en) Protrusion Bump Pads for Bond-on-Trace Processing
JP5102726B2 (ja) 半導体装置の製造方法
US8334174B2 (en) Chip scale package and fabrication method thereof
US8759685B2 (en) Wiring substrate and method of manufacturing the wiring substrate
JP5263918B2 (ja) 半導体装置及びその製造方法
JP2010034403A (ja) 配線基板及び電子部品装置
JP2007311385A (ja) 半導体装置の製造方法および半導体装置
JP2007036060A (ja) 半導体装置及びその製造方法
TW200929477A (en) Interposer and method for manufacturing interposer
JP4601686B2 (ja) 半導体装置および半導体装置の製造方法
JP4206885B2 (ja) 半導体装置の製造方法
JP2005203695A (ja) 半導体装置およびその製造方法
TW201110267A (en) An electronic device package and method of manufacture
JP5553642B2 (ja) 半導体装置の製造方法及び薄型化基板の製造方法
JP2009272512A (ja) 半導体装置の製造方法
JP6003369B2 (ja) 半導体装置の製造方法
JP4499761B2 (ja) 半導体装置
JP2006191153A (ja) 半導体装置及びその製造方法
US20080203569A1 (en) Semiconductor device and manufacturing method thereof
JP2005347299A (ja) チップ内蔵基板の製造方法
JP2006179563A (ja) 半導体装置の製造方法、半導体装置、積層半導体装置、回路基板、及び電子機器
JP2008288481A (ja) 半導体装置およびその製造方法
JP2004296812A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150406

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160105

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160307

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160809

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160822

R150 Certificate of patent or registration of utility model

Ref document number: 6003369

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees