JP2008084459A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 内部状態を認識可能にすることで書き込み動作や消去動作のエラー回避に有用な機能を有する不揮発性半導体記憶装置を提供する。
【解決手段】 主メモリセルアレイ６は入力された情報を記録する複数の主メモリセルで構成される。書き込み消去制御回路４は、書き込み或いは消去の指示が与えられると、データの書き込み或いは消去が完了するまで、アドレスデコーダによって選択された書き込み或いは消去の対象となる対象メモリセルに対して書き込み或いは消去のための電圧印加処理を繰り返し実行する制御を行うと共に、データの書き込み或いは消去が完了するまでに対象メモリセルが要した電圧印加処理の繰り返し回数を示す特性値を、補助メモリセルアレイ７を構成する複数の補助メモリセルの内の前記対象メモリセルが属する前記ブロックに対応する補助メモリセルに対して書き込む制御を行う。
【選択図】 図１

Description

本発明は、不揮発性半導体記憶装置に関し、特に書き込み動作や消去動作のエラー回避に有用な機能を有する不揮発性半導体記憶装置に関する。

代表的な不揮発性半導体記憶装置であるフラッシュメモリ等のＥＥＰＲＯＭは、メモリセルトランジスタが有する電荷蓄積層内にホットキャリアが注入されることで閾値電圧を変化させ、これによって同一電圧を印加した場合に反転層が形成されるか否かが変化し、当該電圧を印加した際に読み出し電流が発生するか否かが変化する。かかる読み出し電流が検知されたか否かを２値信号の内の「０」及び「１」に対応付けることで、対象メモリセルが書き込み状態であるか否かの判断を行う。

このとき、製造条件のバラツキ等に起因して前記の閾値電圧の値がメモリセルトランジスタ毎に異なる。又、書き込み或いは消去動作を繰り返すことで、例えばメモリセル内の酸化膜の劣化等に起因してこのバラツキは更に大きくなる。

従って、通常は、書き込み或いは消去動作を行う際、かかる動作を行う都度、書き込み或いは消去の対象となるメモリセルに対して読み出し動作を行って、正しく書き込みが行われているか、或いは既登録情報が正しく消去されているかを確認し（ベリファイ処理）、正しく書き込み或いは消去が行われていなければ、繰り返し書き込み或いは消去動作を行うことでエラーの回避を図っている。一方、所定回数以上繰り返し書き込み或いは消去動作を行った場合であっても、依然として正しく書き込み或いは消去が行われない場合には、書き込み或いは消去対象となっているメモリセルを含むブロックが不良であると認識し、その旨の信号を出力する。

このとき、不良であると認識したブロック（不良ブロック）のアドレスを保持する手段を設けると共に、外部より書き込み対象として指定されたアドレスと不良ブロックのアドレスを比較し、両者が一致した場合には代替ブロックを対象ブロックとして指定するブロック代替手段を備える不揮発性半導体記憶装置が従来より提供されている（例えば、特許文献１参照）。

特開平７−２９３９２号公報

特許文献１の構成によれば、書き込み対象となるブロックのアドレスと不良ブロックのアドレスが一致すると、対象ブロックとして自動的に代替ブロックが指定されることで書き込みエラーを回避することができる。

ところで、書き込み或いは消去対象として指定されるメモリセルに偏りが生じている場合、上述したように、書き込みや消去が繰り返し行われることで書き込みエラーや消去エラーが発生する蓋然性が高まるため、あるメモリセルを含むブロックでは書き込み或いは消去エラーが発生し、別のブロックではこのようなエラーが発生しないということが起こり得る。即ち、実際に書き込み或いは消去エラーが発生するまでの間に、不揮発性半導体記憶装置の各ブロックに係る内部状態が認識されていれば、実際にかかるエラーが発生する前段階でエラー発生の蓋然性の高いブロックの存在を知ることができ、エラーの回避を予め行うことができる。しかしながら、上記特許文献１に記載の不揮発性半導体記憶装置にはこのような機能はなく、対象ブロックと不良ブロックが一致すれば代替ブロックが指定されるに過ぎず、不良ブロックが発生する前段階で内部状態を認識することで不良ブロックの発生を抑制する作用は有しない。

本発明は、上記の問題点に鑑み、内部状態を認識可能にすることで書き込み動作や消去動作のエラー回避に有用な機能を有する不揮発性半導体記憶装置を提供することを目的とする。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、ユーザデータを記憶する複数の不揮発性の主メモリセルと、複数の前記主メモリセルの中から、書き込み或いは消去の対象となる対象メモリセルを選択するアドレスデコーダと、所定数の前記主メモリセルによって構成される構成単位であるブロック毎に、前記主メモリセルの書き込み或いは消去特性を示す内部状態を記憶する複数の不揮発性の補助メモリセルと、前記対象メモリセルに対して前記ユーザデータの書き込み或いは消去の制御を行うと共に、前記補助メモリセルに対して前記内部状態の書き込みの制御を行う書き込み消去制御回路と、を備えてなり、前記書き込み消去制御回路が、前記対象メモリセルに対する書き込み或いは消去の指示が与えられると、データの書き込み或いは消去が完了するまで前記対象メモリセルに対して書き込み或いは消去のための電圧印加処理を繰り返し実行する制御を行うと共に、データの書き込み或いは消去が完了するまでに前記対象メモリセルが要した前記電圧印加処理の繰り返し回数を示す特性値を、前記対象メモリセルが属する前記ブロックに対応する前記補助メモリセルに対して書き込む制御を行うことを第１の特徴とする。

本発明に係る不揮発性半導体記憶装置の上記第１の特徴構成によれば、主メモリセルの書き込み或いは消去特性を示す内部状態が不揮発性半導体記憶装置内部の補助メモリセル内に記録されているため、書き込み処理或いは消去処理を行う前にこの補助メモリセルに記録されている情報を読み出すことで、主メモリセルの内部状態を認識することができる。特に、補助メモリセルには、主メモリセルに対して正しく書き込み或いは消去を実行するのに要した電圧印加処理の繰り返し回数を示す特性値が当該主メモリセルが属するブロック毎に記録されているため、この特性値が表す繰り返し回数を認識することでエラー発生の蓋然性を予め知ることができる。

即ち、主メモリセルに対する電圧印加処理回数が多ければ多いほど、当該主メモリセル内の酸化膜の劣化が進行し、この結果正しく書き込み或いは消去動作を行うことのできない不良メモリセルとなる蓋然性が高くなる。複数の主メモリセルを有する構成下において、特に一部の主メモリセルに対して書き込み処理或いは消去処理が頻繁に行われているような場合、かかる主メモリセルは不良メモリセルになる可能性が高く、このようなメモリセルが更に書き込み処理或いは消去処理の対象として指定されると、正しく書き込み或いは消去動作が行われるまで何度も繰り返して電圧印加処理が施されることとなり、多くの処理時間を要する上にマイクロプロセッサに対する負担も増大する。本発明に係る不揮発性半導体記憶装置の構成によれば、書き込み処理或いは消去処理を行う前段階において、補助メモリセルに記憶されている情報を読み出すことで、このような不良メモリセルになる蓋然性の高い主メモリセルの存在を認識することができるため、仮にこのようなメモリセルが存在していた場合においても、予め当該メモリセルを使用しない旨の措置を施すことができ、不良メモリセルに対して書き込み処理或いは消去処理が行われるような事態を避けることが可能となる。

尚、上記の特性値としては、繰り返し回数そのものを採用するものとしても構わないし、繰り返し回数が属する範囲を採用するものとしても構わない。前者の場合、特性値を読み出すことで繰り返し回数そのものを認識することができ、後者の場合、特性値を読み出すことで繰り返し回数の範囲（例えば１０回以上１９回以下等）を認識することができる。

又、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴構成に加えて、前記書き込み消去制御回路が、前記電圧印加処理の繰り返し回数をカウントすると共にカウントされた繰り返し実行回数を一時的に記録するカウンタ回路を有し、前記対象メモリセルに対する書き込み或いは消去の指示が与えられると、当該対象メモリセルに対してデータの書き込み或いは消去を実行する制御を行うと共に、当該実行後に前記カウンタ回路に記録されている前記繰り返し実行回数と、前記対象メモリセルが属する前記ブロックに対応する前記補助メモリセルに記録されている前記特性値が表す繰り返し回数との間で比較処理を行い、両者が異なる場合には、前記繰り返し実行回数を前記対象メモリセルが属する前記ブロックにおける前記特性値として、対応する前記補助メモリセルに書き込む制御を行うことを第２の特徴とする。

本発明に係る不揮発性半導体記憶装置の上記第２の特徴構成によれば、補助メモリセルに記録されている情報として、対応する主メモリセルが属するブロックに含まれる複数の主メモリセルに対して書き込み処理或いは消去処理が正しく実行されるために現時点で必要な電圧印加回数が、回数そのもの或いは回数の範囲として記録されることとなるため、かかる情報を読み出すことによって、常に主メモリセルの最新の内部状態を認識することができる。

又、本発明に係る不揮発性半導体記憶装置は、上記第２の特徴構成に加えて、同一の前記ブロックに対応する前記補助メモリセルが複数存在し、前記書き込み消去制御回路が、前記対象メモリセルの前記繰り返し回数の範囲に応じて異なる前記補助メモリセルを書き込み先として指定することを第３の特徴とする。

上述したように、同一の主メモリセルに対して書き込み或いは消去処理が繰り返されることで、当該主メモリセルの劣化が進行し、これに伴って正しく書き込み或いは消去が行われるまでに要する前記繰り返し実行回数は増大する。そして、この劣化度合いが時間と共に自動的に修復されることは通常起こり得ないため、同一の主メモリセルに対して正しく書き込み或いは消去が行われるまでに要する電圧印加処理回数は、時間経過と共に増加する又は同一回数を維持する傾向にあることが分かり、このことは複数の主メモリセル夫々についても同様に当てはまる。即ち、複数の主メモリセルによって構成されるブロック単位で見た場合、同一のブロックに属する複数の主メモリセル夫々の前記繰り返し回数は、時間経過と共に増加する又は同一回数を維持するため、各ブロック毎に補助メモリセルに記録されている前記繰り返し回数についても時間経過と共に増加する又は同一回数を維持する傾向にあることが分かる。

従って、本発明に係る不揮発性半導体記憶装置の上記第３の特徴構成によれば、繰り返し回数の範囲に応じて書き込み先を変化させることで、補助メモリセルに対して消去処理を行うことなく、対応するブロックに属する複数の主メモリセルの繰り返し回数の情報を更新することが可能となる。例えば、繰り返し回数の範囲に応じて各補助メモリセルの割り当てを行い、各範囲内の繰り返し回数を初めて実現したときに、当該範囲に対応した補助メモリセルに対して書き込みを行う構成とすることで、ブロックに対応する複数の補助メモリセルの書き込み状態から、当該ブロックに属する複数の主メモリセルの繰り返し回数を認識することができる。そして、消去処理を行わない構成であるため、主メモリセルに対するユーザデータの書き込み或いは消去処理の完了後、補助メモリセルに対して追加的に行われる処理時間は短く、又、マイクロプロセッサに対して追加的に処理負担を要求する構成ではない。更に、補助メモリセルに対して消去処理を行わない構成であるため、補助メモリセルに記録されたデータを消去するための消去手段を備えない構成とすることができ、これによって補助メモリセルによって記憶されている繰り返し回数が誤って消去されることがなく、情報の安定化が図られる。

又、本発明に係る不揮発性半導体記憶装置は、上記第２又は第３の特徴構成に加えて、同一の前記ブロックに対応する前記補助メモリセルとして、書き込み情報記憶用補助メモリセルと消去情報記憶用補助メモリセルとを各別に有しており、前記書き込み消去制御回路が、前記対象メモリセルに対する書き込み指示が与えられた場合には、前記書き込み情報記憶用補助メモリセルを前記特性値の書き込み先として指定し、前記対象メモリセルに対する消去指示が与えられた場合には、前記消去情報記憶用補助メモリセルを前記特性値の書き込み先として指定することを第４の特徴とする。

本発明に係る不揮発性半導体記憶装置の上記第４の特徴構成によれば、同一のブロックに対応する書き込み情報記憶用補助メモリセル及び消去情報記憶用補助メモリセルに記録されている情報を夫々各別に読み出すことによって、書き込み動作を行う場合に要する繰り返し回数と、消去動作を行う場合に要する繰り返し回数とを各別に認識することができるため、より詳細な主メモリセルの内部状態を知ることができる。

又、本発明に係る不揮発性半導体記憶装置は、上記第２〜第４の何れか一の特徴構成に加えて、前記ブロックは、前記書き込み消去制御回路によって同時に消去制御が行われる複数の前記主メモリセルで構成されることを第５の特徴とする。

又、本発明に係る不揮発性半導体記憶装置は、上記第２〜第５の何れか一の特徴構成に加えて、複数の前記主メモリセルが行方向及び列方向に夫々マトリクス状に配置されてなるメモリセルアレイと、同一行にある前記主メモリセルが共通に接続される複数のワード線と、同一列にある前記主メモリセルが共通に接続される複数のビット線とを有し、前記アドレスデコーダが、入力されたアドレス信号よって指定されたアドレスに対応する前記対象メモリセルに接続される前記ワード線及び前記ビット線を選択し、前記書き込み消去制御回路が、選択された前記ビット線に対して所定の電圧を印加する指示を行うことで前記対象メモリセルに対する書き込み或いは消去が行われることを第６の特徴とする。

又、本発明に係る不揮発性半導体記憶装置は、上記第６の特徴構成に加えて、前記書き込み消去制御回路が、前記アドレス信号に基づいて選択された前記補助メモリセルから読み出された前記特性値が表す繰り返し回数と前記繰り返し実行回数との間で前記比較処理を行うことを第７の特徴とする。

又、本発明に係る不揮発性半導体記憶装置は、上記第１〜第７の何れか一の特徴構成に加えて、複数の前記補助メモリセル夫々に記録されている前記特性値を出力する出力回路を備えることを第８の特徴とする。

本発明に係る不揮発性半導体記憶装置の上記第８の特徴構成によれば、補助メモリセルに記録されている情報を出力回路より出力して読み出すことで、主メモリセルに対して書き込み或いは消去処理を行わずとも当該主メモリセルの内部状態を認識することができる。

本発明の構成によれば、主メモリセルの内部状態が不揮発性半導体記憶装置内部の補助メモリセル内に記録されているため、書き込み処理或いは消去処理を行う前にこの補助メモリセルに記録されている情報を読み出すことで、主メモリセルの状態を認識することができる。特に、補助メモリセルには、主メモリセルに対して正しく書き込み或いは消去を実行するのに要した電圧印加処理回数を示す特性値が、主メモリセルが属するブロック毎に記録されているため、補助メモリセルに記録される当該特性値を読み出し、この特性値が表す電圧印加処理回数を認識することで書き込み或いは消去エラーが実際に発生する前段階において予めこのようなエラー発生の蓋然性を知ることができる。

以下において、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称する）の実施形態について図面を参照して説明する。

図１は、本発明装置の概略的構成を示すブロック図である。図１に示されるように、本発明装置１は、入出力回路２、インタフェース回路３、書き込み消去制御回路４、主メモリセルアレイ６、及び補助メモリセルアレイ７を備えて構成される。尚、主メモリセルアレイ６は、複数の不揮発性のメモリセル（以下、「主メモリセル」と称する）が行方向及び列方向にマトリクス状に配列されて構成されており、同一行の主メモリセルは共通のワード線に接続され、同一列の主メモリセルは共通のビット線に接続される。又、主メモリセルアレイ６の周辺部には、所定のワード線を選択すると共に選択ワード線に対して所定の電圧を印加可能に構成されるロウデコーダ２２と、同様に所定のビット線を選択すると共に選択ビット線に対して所定の電圧を印加可能に構成されるカラムデコーダ２３と、これらロウデコーダ２２及びカラムデコーダ２３を活性化させるブロックデコーダ２１と、を備える。本発明装置１は、この主メモリセルアレイ６、ブロックデコーダ２１、ロウデコーダ２２、及びカラムデコーダ２３を備えてなる一のブロックを複数備える構成である。

入出力回路２は、外部回路との間でアドレス、データ（ユーザデータ、外部コマンド、内部状態データ等）、或いは各種制御信号を入出力するための回路である。

インタフェース回路３は、入出力回路２から与えられた信号を解析し、書き込み、或いは消去等の各コマンド信号を書き込み消去制御回路４に与え、アドレス信号をブロックデコーダ２１、ロウデコーダ２２、カラムデコーダ２３（以下、適宜、これらのデコーダを「アドレスデコーダ」と総称する）に与える。

ブロックデコーダ２１は、アドレス信号に基づいて対象となるブロック（以下、「対象ブロック」と称する）に備えられるロウデコーダ２２、及びカラムデコーダ２３を活性化させる。ロウデコーダ２２、カラムデコーダ２３は、アドレス信号に基づいて対象となるメモリセル（以下、「対象メモリセル」と称する）に接続されるワード線及びビット線を選択し、書き込み消去制御回路４より指定された処理内容に応じた所定のパルス電圧を印加する（以下、かかるパルス電圧の印加処理を「電圧印加処理」と称する）。

書き込み消去制御回路４は、インタフェース回路３から与えられたコマンド信号（書き込みコマンド、消去コマンド等）に基づいてロウデコーダ２２、及びカラムデコーダ２３に対して所定の電圧印加指示を与える。例えば、書き込み消去制御回路４は、インタフェース回路３より書き込みコマンド信号が与えられた場合、ロウデコーダ２２及びカラムデコーダ２３に対して書き込み用の電圧印加指示を与える。そして、各ブロックに備えられるロウデコーダ２２及びカラムデコーダ２３の内、ブロックデコーダ２１によって活性化された対象ブロックに係るロウデコーダ２２及びカラムデコーダ２３が、当該書き込み用電圧印加指示に基づいて、予め定められた書き込み用のパルス電圧を対象メモリセルに印加し、これによって当該対象メモリセルに対して書き込みが行われる。同様に、書き込み消去制御回路４が、インタフェース回路３より消去コマンド信号が与えられた場合、対象ブロックに係るロウデコーダ２２及びカラムデコーダ２３が、当該消去用電圧印加指示に基づいて、予め定められた消去用のパルス電圧を対象メモリセルに印加し、これによって当該対象メモリセルに対して消去が行われる。特に、対象ブロックに属する全メモリセルを対象メモリセルとすることで、ブロック単位で一括して消去動作を行うことができる構成である。

又、書き込み消去制御回路４は、ロウデコーダ２２及びカラムデコーダ２３に対して書き込み或いは消去用電圧印加指示を与えた後、対象メモリセルに対して書き込み或いは消去動作が正しく行われたかを確認するためのベリファイ手段、及び後述するカウンタ回路を備える構成とする。

補助メモリセルアレイ７は、複数の不揮発性のメモリセル（以下、「補助メモリセル」と称する）で構成されており、これら複数の補助メモリセルによって各主メモリセルが属するブロックの内部状態がブロック毎に記録されている。そして、主メモリセルアレイ６と同様、補助メモリセルアレイ７の周辺部においても、各補助メモリセルに接続されるワード線及びビット線を選択するためのロウデコーダ２４、及びカラムデコーダ２５（以下、適宜、これらのデコーダを「補助アドレスデコーダ」と総称する）を備える。尚、この補助メモリセル及び上述した主メモリセルに使用される不揮発性メモリセルは、例えばフラッシュメモリセル等の書き込み及び消去を個別に行ってデータの記憶を行う形式のメモリセルであれば如何なる型式のものであっても構わない。

又、主メモリセルアレイ６、及び補助メモリセルアレイ７は、夫々内部のメモリセルが記録する情報を外部に出力して読み出すための、読み出し用センスアンプ３１、３２を備える。インタフェース回路３に対して主メモリセルアレイ６に係る所定のアドレスに記録された情報の読み出しコマンドが与えられると、アドレス信号に基づいて特定された対象メモリセルに対してアドレスデコーダによって読み出し電圧が印加され、読み出された情報がセンスアンプ３１を介して入出力回路２から読み出される。又、インタフェース回路３に対して補助メモリセルアレイ７の読み出しコマンドが与えられると、アドレス信号に基づいて特定された補助メモリセルに対して補助アドレスデコーダによって読み出し電圧が印加されて、読み出された情報がセンスアンプ３２を介して入出力回路２から読み出される。尚、補助メモリセルアレイ７に記録される情報の読み出し動作の詳細については後述する。

図２は、本発明装置１に対してユーザデータの書き込み或いは消去を行う際の動作手順を示すフローチャートである。以下、図２に示されるフローチャートを参照して、本発明装置１に対して情報の書き込み或いは消去を行う際の動作手順について説明する。

まず、外部から入出力回路２に対して書き込みコマンド、或いは消去コマンド、及び対象となるアドレス信号が入力される（ステップ＃１）。入出力回路２は、外部より入力された信号をインタフェース回路３に与える。

インタフェース回路３は、入出力回路２より与えられた信号を解析し、書き込みコマンド或いは消去コマンドを検出すると、書き込み消去制御回路４に対して書き込み指示、或いは消去指示を与える。又、インタフェース回路３は、アドレス信号をアドレスデコーダに与え、アドレスデコーダは、このアドレス信号、及び書き込み消去制御回路４によって与えられたコマンド（書き込みか消去か等）に応じて、所定のワード線及びビット線に対してコマンド毎に定められた所定の電圧印加処理を施す（ステップ＃２）。

電圧印加処理の後、書き込み消去制御回路４がステップ＃２においてパルス電圧が印加された後の対象メモリセルに対して読み出し指示を与える（ステップ＃３）。この場合も、書き込み或いは消去の場合と同様、所定のワード線及びビット線に対して、読み出しのための所定のパルス電圧が印加されることで、読み出し動作が行われる。

書き込み消去制御回路４は、ステップ＃３によって読み出された情報に基づいて、ステップ＃２において正しく書き込み或いは消去動作が行われたかどうかを確認（ベリファイ処理）する（ステップ＃４）。正しく書き込み或いは消去動作が行われていなかった場合（書き込みエラー或いは消去エラーが発生した場合：ステップ＃４においてＮｏ）、再びステップ＃２に戻って再度書き込み或いは消去動作を行う。このとき、ステップ＃２の繰り返し実行回数をカウンタ回路によってカウントする。このカウンタ回路は、ステップ＃２の繰り返し実行回数を一時的に保持する構成であり、少なくとも対象メモリセルに対する一連の書き込み或いは消去動作（即ちステップ＃１〜ステップ＃８に係る一連の動作）が終了するまでの間、当該繰り返し実行回数が保持される構成であるものとする。即ち、改めて別の対象メモリセルに対して書き込み或いは消去動作が行われるタイミングで、このカウンタ回路に保持されている情報がリセットされるものとしても構わない。

尚、ステップ＃４におけるベリファイ処理は、例えば書き込み動作の場合、入出力回路２から入力された書き込み対象となる情報と、対象メモリセルから読み出された情報とが一致しているか否かを判断することによって行われ、消去動作の場合、対象メモリセルから消去状態を示す情報が読み出されたか否かを判断することによって行われるものとして構わない。

ステップ＃４において正しく書き込み或いは消去動作が行われたと判断された場合（ステップ＃４においてＹｅｓ）、対象ブロックに対応した補助メモリセルに記録された情報を補助メモリセルアレイ７から読み出す（ステップ＃６）。

図３は、補助メモリセルアレイ７の構成の一例を模式的に示すブロック図である。主メモリセルアレイ６が、複数の主メモリセルで構成される一単位（ブロック）が複数（ブロックＢ０からブロックＢｎまで）集合して構成されるものとした場合、補助メモリセルアレイ７の各メモリセルは、主メモリセルアレイ６の各ブロックに対応するように構成されている。又、書き込み情報記憶用補助メモリセルと消去情報記憶用補助メモリセルとが各別に存在する。

図３における補助メモリセルＷ００、Ｗ０１、・・・、Ｗ０ｍは、主メモリセルアレイ７におけるブロックＢ０における書き込み情報（書き込み情報についての説明は後述する）が記録される領域であり、補助メモリセルＷ１０、Ｗ１１、・・・、Ｗ１ｍは、主メモリセルアレイ７におけるブロックＢ１における書き込み情報が記録される領域であり、補助メモリセルＷｎ０、Ｗｎ１、・・・、Ｗｎｍは、主メモリセルアレイ７におけるブロックＢｎにおける書き込み情報が記録される領域である。同様に、補助メモリセルＥ００、Ｅ０１、・・・、Ｅ０ｍは、主メモリセルアレイ７におけるブロックＢ０における消去情報（消去情報についての説明は後述する）が記録される領域であり、補助メモリセルＥ１０、Ｅ１１、・・・、Ｅ１ｍは、主メモリセルアレイ７におけるブロックＢ１における消去情報が記録される領域であり、補助メモリセルＥｎ０、Ｅｎ１、・・・、Ｅｎｍは、主メモリセルアレイ７におけるブロックＢｎにおける消去情報が記録される領域である。尚、図３では、補助メモリセルアレイ７があたかも２列複数行からなるマトリクス状で構成されているかのように記載されているが、これは一例であって、マトリクスの構成態様は図３の態様に限られるものではない。

ここで、ブロックＢ０における書き込み情報とは、ブロックＢ０に属する複数の主メモリセルの内、情報を正しく書き込むために必要な電圧印加処理の繰り返し回数が最も多い主メモリセルの繰り返し回数を意味するものとする。言い換えれば、少なくともブロックＢ０における書き込み情報として記録された回数だけ電圧印加処理を施せば、ブロックＢ０に属するどの主メモリセルに対しても正しく書き込み処理を行うことができることを表している。従って、補助メモリセルＷ００、Ｗ０１、・・・、Ｗ０ｍに記録された情報を読み出すことによって、ブロックＢ０に属するどの主メモリセルに対しても正しく書き込み動作を行うために現時点で必要な電圧印加処理の繰り返し回数を認識することができる。

同様に、ブロックＢ０における消去情報とは、ブロックＢ０に属する複数の主メモリセルの内、情報を正しく消去するために必要な電圧印加処理の繰り返し回数が最も多いメモリセルの繰り返し回数を意味するものとする。従って、補助メモリセルＥ００、Ｅ０１、・・・、Ｅ０ｍに記録された情報を読み出すことによって、ブロックＢ０に属するどの主メモリセルに対しても正しく消去動作を行うために現時点で必要な電圧印加処理の繰り返し回数を認識することができる。他のブロックについても同様である。

尚、以下では、あるブロックＹに属するどの主メモリセルに対しても正しく書き込み或いは消去動作を行うために必要な電圧印加処理の繰り返し回数を「最大繰り返し回数」と称する。

又、図３では一のブロックに対して、書き込み情報記憶用、及び消去情報記憶用の双方共に複数の補助メモリセルが対応付けられている。この複数の補助メモリセルに記録された情報によって、対象ブロックに属する主メモリセルに対して書き込み動作或いは消去動作を正しく行うために現時点で必要な最大繰り返し回数を認識可能な構成となっている。

ここで、初期状態として、一のブロックに対して対応付けられているこれら複数の補助メモリセルの全てが消去状態（データ「１」に対応する）であるものとする。又、最大繰り返し回数が０回以上９回以下の範囲内においては、補助メモリセルＸｉ０（Ｘ＝ＷｏｒＥ、ｉ＝０、１、・・・、ｍ；以下同様）が書き込み状態（データ「０」に対応する）となり、１０回以上１９回以下の範囲内においては、更に補助メモリセルＸｉ１が書き込み状態となり、２１回以上２９回以下の範囲内においては更に補助メモリセルＸｉ２が書き込み状態となる構成とする。又、補助メモリセルＸｎｍは、最大繰り返し回数が所定回数（例えば９０回）以上において書き込み状態となる構成とする。このように、最大繰り返し回数の属する範囲に応じて一の値（以下、適宜「特性値」と称する）が対応付けられており、補助メモリセルには当該特性値が記録される構成である。以下、図４を参照して、補助メモリセルに対する書き込み方法について説明する。

図４は、ブロックＢ０に係る書き込み情報が記憶される補助メモリセルＷ００〜Ｗ０ｍにおける記録状態を示す模式的なブロック図である。例えば、状態Ｓ１のように補助メモリセルＷ００が書き込み状態、補助メモリセルＷ０１〜Ｗ０ｍが消去状態にある場合、上述した規則に従えば、ブロックＢ０の最大繰り返し回数は０回以上９回以下であることが分かる。即ち、ブロックＢ０に属するどの主メモリセルに対しても正しく書き込み動作を行うために必要な電圧印加処理の繰り返し回数は０回以上９回以下であることが分かる。又、同様に状態Ｓ２のように、補助メモリセルＷ００及びＷ０１が書き込み状態、補助メモリセルＷ０２〜Ｗ０ｍが消去状態にある場合、ブロックＢ０の最大繰り返し回数は１０回以上１９回以下であることが分かり、ブロックＢ０に属するどの主メモリセルに対しても正しく書き込み動作を行うために必要な電圧印加処理の繰り返し回数は１０回以上１９回以下であることが分かる。

ステップ＃６における対象ブロックがブロックＢ０であって、このステップ＃６における読み出し行為が当該ブロックＢ０に属する主メモリセルに対する最初の書き込み動作に起因するものである場合を想定する。かかる場合、上述したように補助メモリセルＷ００〜Ｗ０ｍの全てが消去状態である場合（図４における状態Ｓ０に相当）、この補助メモリセルＷ００〜Ｗ０ｍに記録された情報（特性値）を読み出すことで、ブロックＢ０に属する複数の主メモリセルの何れにも未だ書き込み処理が行われていない旨を認識する（このような状態において、以下では、便宜上ブロックＢ０の最大繰り返し回数が「未計測回数」であると記載する）。このとき、ステップ＃５において対象メモリセルに対して書き込み動作を正しく行うのに要した電圧印加処理の繰り返し実行回数をカウンタ回路から読み出し、ステップ＃６で読み出された最大繰り返し回数と比較する（ステップ＃７）。例えば、カウンタ回路で保持されている繰り返し回数が０回であった場合（即ち、最初の電圧印加処理によって正しく書き込みが行われた場合）、ステップ＃５で計測された繰り返し実行回数「０回」とステップ＃６で読み出された最大繰り返し回数「未計測回」とを比較すると、両者は異なるので（ステップ＃７においてＮｏ）、カウンタ回路によって保持されている「０回」をブロックＢ０の最大繰り返し回数として記録すべく、対応する補助メモリセルに情報の書き込みを行い（ステップ＃８）、処理を終了する。上述した規則に従えば、ブロックＢ０に属する主メモリセルに対応する書き込み情報記憶用補助メモリセルＷ００〜Ｗ０ｍの内、メモリセルＷ００を書き込み状態（データ「０」）とし、補助メモリセルＷ０１〜Ｗ０ｍについてはそのままの消去状態（データ「１」）を維持する。即ち、図４において補助メモリセルＷ００〜Ｗ０ｍは、状態Ｓ０から状態Ｓ１に遷移することとなる。

この後、ブロックＢ０に属する別の主メモリセルに対して書き込み指示が行われ、この対象メモリセルに対して正しく書き込みが行われるまでに施された電圧印加処理の繰り返し実行回数が７回であった場合、ステップ＃６においてブロックＢ０に対応する補助メモリセルＷ００〜Ｗ０ｍに記録される特性値を読み出すことで、ブロックＢ０に係る最大繰り返し回数が０回以上９回以下であることを認識すると、かかる情報は当該繰り返し実行回数「７回」に等しいため、繰り返し実行回数（７回）と読み出された特性値が表す最大繰り返し回数（０回以上９回以下）とが一致し（ステップ＃７においてＹｅｓ）、補助メモリセルに対して新たに情報の書き込みを行うことなく、処理を終了する。一方、例えば繰り返し実行回数が１１回であった場合には、繰り返し実行回数（１１回）と特性値が表す最大繰り返し回数（０回以上１０回以下）とが一致しないため（ステップ＃７においてＮｏ）、最大繰り返し回数が「１１回以上２０回以下」である旨を示すべく、ブロックＢ０に属する主メモリセルに対応する書き込み情報記憶用補助メモリセルＷ００〜Ｗ０ｍの内、メモリセルＷ００及びＷ０１を書き込み状態（データ「０」）とし、補助メモリセルＷ０２〜Ｗ０ｍについてはそのままの消去状態（データ「１」）を維持する。つまり、実際には補助メモリセルＷ０１に対して追加的に書き込みを行い、他の補助メモリセルＷ００、及びＷ０２〜Ｗ０ｍについては、そのままの状態を維持する。このような制御が行われることで、補助メモリセルＷ００〜Ｗ０ｍは、図４に示す状態Ｓ１から状態Ｓ２に遷移することとなる。

補助メモリセルＷ００〜Ｗ０ｍと同様、他の補助メモリセルについてもこのような規則に従って情報が書き込まれることで、対応するブロックの最大繰り返し回数が増加するに連れ、追加的に補助メモリセルに対して書き込みを順次行うことで、対応するブロックに係る最大繰り返し回数の更新を行うことができる。即ち、最大繰り返し回数の更新を行うに際しては、追加的に補助メモリセルに対する書き込みを行うのみで良いため、補助メモリセルに対する消去処理が不要な構成である。従って、主メモリセルに対する書き込み処理の終了後（即ちステップ＃１〜ステップ＃５に係る各ステップの終了後）、追加的に最大繰り返し回数の更新に要する処理（ステップ＃６〜ステップ＃８）には消去処理が不要であるため、処理時間は短く、又、マイクロプロセッサに対して追加的に処理負担を要求する構成ではない。更に、補助メモリセルに対して消去処理を行わない構成であるため、補助メモリセルに記録されたデータを消去するための消去手段を備えない構成とすることができ、これによって補助メモリセルによって記憶されている繰り返し回数が誤って消去されることがなく、情報の安定化が図られる。

尚、消去動作の場合についても、上述した書き込み動作と同様の手順で行われるものとすることで、同様に最大繰り返し回数の更新を短い処理時間で実行することが可能である。

このように書き込み動作或いは消去動作を行う都度、当該書き込み或いは消去動作に際して施された電圧印加処理の繰り返し実行回数と、対応する主メモリセルが属するブロックの補助メモリセルに記録された特性値が表す最大繰り返し回数との比較を行って、最大繰り返し回数と異なる値の場合には、自動的に、最大繰り返し回数を繰り返し実行回数とする旨の更新を行う構成とすることで、補助メモリセルアレイ７には、常に全てのブロックについての現時点における最新の最大繰り返し回数に関する情報が記録されることとなる。従って、この補助メモリセルアレイ７に記録された情報を別途読み出すことによって、現時点における主メモリセルアレイ６の全体的な書き込み或いは消去特性を確認することが可能となる。

図５は、補助メモリセルアレイ７に記録された情報を読み出す際の手順を示すフローチャートである。以下、図５に示されるフローチャートを参照して、本発明装置１に対して主メモリセルアレイ６の内部状態を読み出す際の動作手順について説明する。

まず、外部から入出力回路２に対して内部状態の読み出しコマンドが入力される（ステップ＃１１）。入出力回路２は、外部より入力された信号をインタフェース回路３に与え、インタフェース回路３によってこの入力された信号が解析されて、内部状態読み出しコマンドである旨を認識し、内部状態読み出しコマンドを書き込み消去制御回路４に与える。書き込み消去制御回路４は、補助アドレスデコーダ（ロウデコーダ２４及びカラムデコーダ２５）に対して読み出し指示に応じた電圧印加の指示を与える。このとき、入出力回路２より内部状態読み出しコマンドを入力する際に、読み出す情報の種別（書き込み情報か消去情報か）や、読み出す対象とする対象ブロックを指定することができる場合には、当該指定した内容が該当する補助メモリセルのアドレス信号に変換されて補助アドレスデコーダに与えられ、補助アドレスデコーダにおいて、この指定された補助メモリセルに接続されるワード線或いはビット線に所定の読み出し電圧が印加されることで、記録された情報がセンスアンプ３２を介して入出力回路２より出力される（ステップ＃１２）。又、入出力回路２より読み出す対象となる情報の指定ができない場合や全ての情報を読み出す旨の指定をした場合には、補助アドレスデコーダによって補助メモリセルアレイ７を構成する全ての補助メモリセルに対して読み出し電圧が順次与えられて、かかる情報がセンスアンプ３２を介して入出力回路２より出力されるものとすることができる。

このようにして入出力回路２から読み出された補助メモリセルに記録された情報を解析することで、主メモリセルアレイ６を構成する各ブロック毎の最大繰り返し回数（厳密には、最大繰り返し回数の範囲）を認識することができる。従って、所定の主メモリセル、或いは所定のブロックに属する主メモリセルに対して特に書き込み或いは消去処理が繰り返し行われている場合、かかるブロックの最大繰り返し回数が他のブロックの最大繰り返し回数より多く示されることとなるため、補助メモリセルアレイ７から読み出された情報を確認することで、書き込み或いは消去不良が発生する前段階においてかかる状態を認識することができる。従って、書き込み不良或いは消去不良が発生する前に、当該ブロックに属する主メモリセルを使用しないように措置を施すことができるため、書き込みエラーや消去エラーを発生させることがなく、書き込みエラー或いは消去エラーが発生した時点で代替ブロックを指定する従来方法と比較してマイクロプロセッサに対する負担を大幅に軽減することができる。

尚、上述の実施形態では、繰り返し回数が１０回を超える毎に、異なる補助メモリセルに対する書き込み処理が行われる構成としたが、この補助メモリセルの書き込みに関する規則は一例であって、この態様に限定されるものではない。例えば、繰り返し回数が増加するに連れ、新たな補助メモリセルに対する書き込みを行う間隔を短くする構成としても構わないし、逆に、長くする構成としても構わない。特に後者の構成とすることで、例えば一部の主メモリセルに初期不良が存在しており、使用を開始してからそれほど時間が経過していないにも拘らず当該メモリセルに対して書き込み処理或いは消去処理を正しく行うためには電圧印加処理を繰り返し行う必要があるような状態となっている場合、繰り返し回数が数回程度増加するだけで新たに補助メモリセルに対して書き込みが行われるため、当該主メモリセルの属するブロックの繰り返し回数が他のブロックと比較して多くなっていることを、補助メモリセルアレイ７の記録状態を読み出すことで即座に認識することができ、かかる不良状態の存在を即座に知ることができる。又、繰り返し回数の範囲に応じて、或いは全範囲に亘って、繰り返し回数が１回増加する毎に新たな補助メモリセルに対して書き込みを行う構成としても良い。この構成態様の場合は、補助メモリセルに記録される特性値がそのまま繰り返し回数に一致することとなる。

本発明装置の概略的構成を示すブロック図 本発明装置に対して情報の書き込み或いは消去を行う際の動作手順を示すフローチャート 補助メモリセルアレイの一構成例を模式的に示すブロック図 補助メモリセルに対する書き込み方法について説明するための図 補助メモリセルアレイに記録された情報を読み出す際の手順を示すフローチャート

符号の説明

１： 本発明に係る不揮発性半導体記憶装置
２： 入出力回路
３： インタフェース回路
４： 書き込み消去制御回路
６： 主メモリセルアレイ
７： 補助メモリセルアレイ
２１： ブロックデコーダ
２２： ロウデコーダ
２３： カラムデコーダ
２４： ロウデコーダ
２５： カラムデコーダ
３１： センスアンプ
３２： センスアンプ

Claims (8)

1. ユーザデータを記憶する複数の不揮発性の主メモリセルと、
   複数の前記主メモリセルの中から、書き込み或いは消去の対象となる対象メモリセルを選択するアドレスデコーダと、
   所定数の前記主メモリセルによって構成される構成単位であるブロック毎に、前記主メモリセルの書き込み或いは消去特性を示す内部状態を記憶する複数の不揮発性の補助メモリセルと、
   前記対象メモリセルに対して前記ユーザデータの書き込み或いは消去の制御を行うと共に、前記補助メモリセルに対して前記内部状態の書き込みの制御を行う書き込み消去制御回路と、を備えてなり、
   前記書き込み消去制御回路が、
   前記対象メモリセルに対する書き込み或いは消去の指示が与えられると、データの書き込み或いは消去が完了するまで前記対象メモリセルに対して書き込み或いは消去のための電圧印加処理を繰り返し実行する制御を行うと共に、データの書き込み或いは消去が完了するまでに前記対象メモリセルが要した前記電圧印加処理の繰り返し回数を示す特性値を、前記対象メモリセルが属する前記ブロックに対応する前記補助メモリセルに対して書き込む制御を行うことを特徴とする不揮発性半導体記憶装置。
2. 前記書き込み消去制御回路が、
   前記電圧印加処理の繰り返し回数をカウントすると共にカウントされた繰り返し実行回数を一時的に記録するカウンタ回路を有し、
   前記対象メモリセルに対する書き込み或いは消去の指示が与えられると、当該対象メモリセルに対してデータの書き込み或いは消去を実行する制御を行うと共に、当該実行後に前記カウンタ回路に記録されている前記繰り返し実行回数と、前記対象メモリセルが属する前記ブロックに対応する前記補助メモリセルに記録されている前記特性値が表す前記繰り返し回数との間で比較処理を行い、両者が異なる場合には、前記繰り返し実行回数を前記対象メモリセルが属する前記ブロックにおける前記特性値として、対応する前記補助メモリセルに書き込む制御を行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 同一の前記ブロックに対応する前記補助メモリセルが複数存在し、
   前記書き込み消去制御回路が、前記対象メモリセルの繰り返し回数の範囲に応じて異なる前記補助メモリセルを書き込み先として指定することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 同一の前記ブロックに対応する前記補助メモリセルとして、書き込み情報記憶用補助メモリセルと消去情報記憶用補助メモリセルとを各別に有しており、
   前記書き込み消去制御回路が、前記対象メモリセルに対する書き込み指示が与えられた場合には、前記書き込み情報記憶用補助メモリセルを前記特性値の書き込み先として指定し、前記対象メモリセルに対する消去指示が与えられた場合には、前記消去情報記憶用補助メモリセルを前記特性値の書き込み先として指定することを特徴とする請求項２又は請求項３に記載の不揮発性半導体記憶装置。
5. 前記ブロックは、前記書き込み消去制御回路によって同時に消去制御が行われる複数の前記主メモリセルで構成されることを特徴とする請求項２〜請求項４の何れか１項に記載の不揮発性半導体記憶装置。
6. 複数の主メモリセルが行方向及び列方向に夫々マトリクス状に配置されてなるメモリセルアレイと、同一行にある前記主メモリセルが共通に接続される複数のワード線と、同一列にある前記主メモリセルが共通に接続される複数のビット線とを有し、
   前記アドレスデコーダが、入力されたアドレス信号によって指定されたアドレスに対応する前記対象メモリセルに接続される前記ワード線及び前記ビット線を選択し、
   前記書き込み消去制御回路が、選択された前記ビット線に対して所定の電圧を印加する制御を行うことで前記対象メモリセルに対する書き込み或いは消去が行われることを特徴とする請求項２〜請求項５の何れか１項に記載の不揮発性半導体記憶装置。
7. 前記書き込み消去制御回路が、前記アドレス信号に基づいて選択された前記補助メモリセルから読み出された前記特性値が表す繰り返し回数と前記繰り返し実行回数との間で前記比較処理を行うことを特徴とする請求項６に記載の不揮発性半導体記憶装置。
8. 複数の前記補助メモリセル夫々に記録されている前記特性値を出力する出力回路を備えることを特徴とする請求項１〜請求項７の何れか１項に記載の不揮発性半導体記憶装置。

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