JP2008159134A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】不良セルに起因するメモリセルの急激な容量低下を防止する。
【解決手段】複数のメモリセルによりブロックが形成され、複数のブロックからなるメモリセルアレイにおいて、ブロックにおけるメモリセルの数が均等になるように2つの領域に分割し、一方の領域における不良メモリセルの数はエラー訂正により救済可能なビット数を超えており、他方の領域における不良メモリセルの数はエラー訂正により救済可能なビット数以下であるブロックを2以上有し、2つのブロックにおける他方の領域同士を組み合わせることにより新たな1つのブロックを形成し、新たな1つのブロックについて、情報の書き込み、消去を行なうことを特徴とする不揮発性半導体記憶装置を提供することにより上記課題を解決する。
【選択図】図6
【解決手段】複数のメモリセルによりブロックが形成され、複数のブロックからなるメモリセルアレイにおいて、ブロックにおけるメモリセルの数が均等になるように2つの領域に分割し、一方の領域における不良メモリセルの数はエラー訂正により救済可能なビット数を超えており、他方の領域における不良メモリセルの数はエラー訂正により救済可能なビット数以下であるブロックを2以上有し、2つのブロックにおける他方の領域同士を組み合わせることにより新たな1つのブロックを形成し、新たな1つのブロックについて、情報の書き込み、消去を行なうことを特徴とする不揮発性半導体記憶装置を提供することにより上記課題を解決する。
【選択図】図6
Description
本発明は、不揮発性半導体記憶装置に関するものであり、特に、不良メモリセルが存在しているメモリセルアレイを有効に活用する不揮発性半導体記憶装置に関するものである。
不揮発性半導体記憶装置であるNAND型フラッシュメモリでは、従来、物理ページの情報管理として、物理ページごとにデータの消去の行なわれた回数や、データの書き込みであるプログラミングの行なわれた回数を記憶している。そして、データの消去や書き込みなどによってメモリセルにストレスがかかった回数、即ち、電圧印加がされた回数を基準に物理ブロックの使用を不可とするものや、実際にエラーの発生した物理ページを含む物理ブロックを使用不可としている。
物理ブロックの使用状況を向上させるためには、物理ブロック内で所定の数、即ち、誤り訂正が可能なビット数の範囲内であれば、エラー訂正符号によるエラー訂正が可能であり使用することが可能である。引用文献1には、エラーの発生したメモリセルの位置とエラー訂正能力とに基づいて、より正確に物理ブロックの使用の可否を判断することにより、使用可能なメモリを増やし、記憶容量の低下を抑制する発明が開示されている。
しかしながら、NAND型フラッシュメモリにおいては、情報の消去は物理ブロックを単位として行なわれるため、物理ブロック内に良好なメモリセルが存在していても、不良メモリセルがエラー訂正能力を超える場合には、物理ブロック全体の使用を不可としていた。
特開2002−133892号公報
本発明は、不揮発性半導体記憶装置において、良好なメモリセルをできる限り有効に活用し、不良ブロックを有する場合であっても、記憶容量の低下を抑制した不揮発性半導体記憶装置を提供するものである。
本発明の一態様に係る不揮発性半導体記憶装置は、複数のメモリセルによりブロックが形成され、複数の前記ブロックからなるメモリセルアレイにおいて、前記ブロックにおける前記メモリセルの数が均等となるように2つの領域に分割し、一方の領域における不良メモリセルの数はエラー訂正により救済可能なビット数を超えており、他方の領域における不良メモリセルの数はエラー訂正により救済可能なビット数以下であるブロックを2以上有し、2つの前記ブロックにおける他方の領域同士を組み合わせることにより新たな1つのブロックを形成し、前記新たな1つのブロックについて、情報の書き込み、消去を行なうことを特徴とする。
また、本発明の一態様に係る不揮発性半導体記憶装置は、ワード線に接続された複数のメモリセルによりページが構成され、複数の前記ページによりブロックが構成され、複数の前記ブロックによりメモリセルアレイが構成されるメモリセルアレイにおいて、不良メモリセルの数がエラー訂正により救済可能なビット数を超えるページを除いたページにより新たな一つのブロックを構成し、前記新たな一つのブロックについて情報の書き込み、消去を行なうことを特徴とする。
本発明によれば、不揮発性半導体記憶装置において、良好なメモリセルをできる限り有効に活用し、不良ブロックを有する場合であっても、記憶容量の低下を防ぐことができる。
〔第1の実施の形態〕
本発明における一実施の形態を以下に記載する。
本発明における一実施の形態を以下に記載する。
第1の実施の形態における不揮発性半導体記憶装置であるNANDセル型フラッシュメモリは、I/O部15、データ入出力バッファ16、コマンド入力バッファ17、アドレスバッファ18、ロウデコーダ19、ワード線制御回路20、カラムデコーダ21、ビット線制御回路22、メモリセルアレイ23、バットブロックコントローラ24により構成されている。
メモリセルアレイ23は、データを記憶するメモリセルをマトリックス状に配列させたものからなる。即ち、メモリセルアレイ23は、複数のビット線と複数のワード線と共通ソース線を含んでおり、ビット線とワード線の交点に電気的にデータの書き換えが可能なメモリセルがマトリックス状に配列されている。メモリセルには、入力されたデータと、このデータについて一定のビット数のデータビットごとに付加される誤り訂正のためのパリティデータ(冗長データ)が記憶される。ワード線には複数のメモリセルが接続されページを構成しており、複数のワード線に接続されている複数のメモリセル、即ち、複数のページにより一つのブロックが構成されている。メモリセルアレイ23は、この複数のブロックにより構成されている。
このメモリセルアレイ23には、ワード線電圧を制御するためのワード線制御回路20、及びビット線制御回路22が接続されている。ワード線制御回路20は、ロウデコーダ19によりデコードされたアドレス信号に従い、ワード線を選択しワード線電圧を制御する。ロウデコーダ19には、アドレスバッファ18を介しI/O部15より信号を入力する。
ビット線制御回路22は、ビット線を介してメモリセルアレイ23のメモリセルにおけるデータに基づく信号を検知・増幅する機能に加え、読み出しデータや書き込みデータを保持するデータラッチ機能を有するセンスアンプ兼データラッチ回路である。ビット線制御回路22は、カラムデコーダ21、データ入出力バッファ16及びコマンド入出力バッファ17に接続されている。ビット線制御回路22は、カラムデコーダ21によりデコードされたアドレス信号に従い、ビット線を選択する機能を有している。
データ入出力バッファ16は、ビット線制御回路22に対する入出力データを一時的に保持する機能を有している。データ入出力バッファ16からI/O部15を介しデータが外部に出力されるとともに、I/O部15を介しデータがデータ入出力バッファ16に入力される。また、データ入出力バッファ16の内部には、ステータスレジスタ25が設けられ、ステータスレジスタ25においては、メモリセルアレイ23内におけるブロックごとの不良メモリセルに関する情報が記憶されている。
コマンド入出力バッファ17は、I/O部15を介し伝達されたコマンドを一時的に保持する機能を有している。また、アドレスバッファ18は、I/O部15を介し入力されたアドレス信号を一時的に保持する機能を有している。バットブロックコントローラ24は、メモリセルアレイ23内におけるバットブロックの情報を管理制御するためのものである。
次に、図2に基づき本実施の形態におけるバットブロックコントローラ24について説明する。本実施の形態におけるバットブロックコントローラ24は、バッドブロックアドレスレジスタ26、比較器27から構成されている。バットブロックアドレスレジスタ26は、メモリセルアレイ23において、プログラム動作時又は消去動作時に一定数を越えるメモリセルに不良が確認されたブロックについて、そのブロックアドレスを記憶する機能を有している。本実施の形態では、各々のブロックは、ワード線を基準として上位と下位の領域に2分割されており、バットブロックアドレスレジスタ26において、上位又は下位の領域の各々について、不良メモリセルの数が一定数以下であるか否かが記憶されている。ここで、規定する一定数とは、エラー訂正により救済可能なビット数を意味する。
比較器27は、アドレスバッファ18より入力されたブロックアドレスにより、ブロックの上位又は下位の領域に一定数を越える不良セルがあるか否か判断する機能を有している。具体的には、入力されたブロックアドレスによりバッドブロックアドレスレジスタ26より情報を読み出し、ブロックの上位又は下位の領域において不良メモリセルの数が一定数を超えるか否かの判断を行なう。
入力されたブロックアドレスにおけるブロックの上位及び下位の領域において、ともに不良メモリセルの数が一定数以下である場合には、通常のプログラム動作、消去動作が行なわれる。具体的には、比較器27よりロウデコーダ19に情報が伝達され、情報のプログラム又は消去が行なわれる。また、このブロックアドレスにおけるブロックの上位及び下位の領域において、ともに不良メモリセルが一定数以下である旨の情報、即ち、ブロックとして良好である旨の情報は、ステータスレジスタ25に伝達され記憶される。
入力されたブロックアドレスにおけるブロックの上位又は下位の領域の一方においては不良メモリセルの数は一定数を超えており、他方においては不良メモリセルの数は一定数以下である場合、同様のブロックをバットブロックアドレスレジスタ26より検出し、2つのブロックの他方の領域、即ち、不良メモリセルの数が一定数以下である領域同士を組み合わせて仮想的に一つのブロックを形成し、情報のプログラム又は消去を行なう。
尚、ブロックの上位又は下位の領域ごとに、不良メモリセルの数が一定数以下であるか否かの情報は、ステータスレジスタ25に伝達され記憶される。
入力されたブロックアドレスにおけるブロックの上位及び下位の領域において、ともに不良メモリセルの数が一定数を超えている場合には、情報のプログラム動作及び消去動作は行なわれず、このブロックアドレスにおけるブロックの上位及び下位の領域において、ともに不良メモリセルが一定数を超えている旨の情報がステータスレジスタ25に伝達され記憶される。
次に、本実施の形態におけるNAND型フラッシュメモリにおける情報の消去動作について、図3に基づき説明する。
最初に、ステップ102(S102)において、消去コマンド及びアドレスがI/O部15より入力される。
次に、ステップ104(S104)において、消去シーケンサが起動し、制御信号及びアドレス情報が、データ入出力バッファ16、コマンド入出力バッファ17、アドレスバッファ18に伝達される。尚、消去動作は、通常ブロック単位で一括して行なわれる。
次に、ステップ106(S106)において、メモリセルアレイ23において、消去電圧が印加されメモリセルにおける情報の消去が行われる。具体的には、所定のブロックの情報を消去するための信号はロウデコーダ19に伝達され、ワード線制御回路20を介し、メモリセルアレイ23に伝達され、メモリセルアレイ23内の所定のブロックにおいてメモリセルの情報の消去を行なう。
次に、ステップ108(S108)において、消去ベリファイが行なわれる。ここでは、S106において消去を行なったブロックについてベリファイを行なうが、この消去ベリファイは、ブロックを上位と下位の領域に分割し各々の領域について行なう。
具体的には、選択トランジスタST1、ST2をON状態とし、図4に示すように、ワード線WL8〜WL15に接続されている上位の領域のメモリセルについては、ワード線WL8〜WL15に読み出しマスク電圧であるVread、即ち、非選択のページのメモリセルのゲートを、メモリセルの状態が消去状態或いは既にプログラムされた状態の如何に関わらず、メモリセルをオン状態にすることが可能なゲート電位、言い換えれば、選択されているブロック内の全ての非選択のメモリセルをオン状態にすることができるように、メモリセルがとり得る閾値Vth分布の最大値よりも高いゲート電位であるVreadを印加し、ワード線WL0〜WL7に接続されている下位の領域のメモリセルについては、ワード線WL0〜WL7にVssを印加する。これにより、下位の領域においてメモリセルの閾値Vthが負のレベルに至っていない不良メモリセルを検知することができる。図4は、下位の領域には不良メモリセルが存在している場合を示す。
次に、図5に示すように、ワード線WL8〜WL15に接続されている上位の領域のメモリセルについては、ワード線WL8〜WL15にVssを印加し、ワード線WL0〜WL7に接続されている下位の領域のメモリセルについては、ワード線WL0〜WL7に読み出しマスク電圧であるVreadを印加する。これにより、上位の領域における不良メモリセルを検知することができる。図5は、上位の領域には不良メモリセルが存在していない場合を示す。
次に、ステップ110(S110)において、ベリファイOKか否かの判断を行なう。ベリファイがOKである場合には、ステップ112に移行する。一方、ベリファイがOKでない場合には、ステップ114に移行する。本実施の形態では、ブロック全体、即ち、上位の領域及び下位の領域においてともにベリファイがOKであるか否かが判断される。
ステップ112(S112)では、消去のベリファイがパスした旨の情報がステータスレジスタ25に伝達され記憶された後に終了する。
一方、ステップ114(S114)では、最大値を超過しているか否かの判断が行なわれる。具体的には、消去電圧が設定した最大値を超えているか否か、また、後述する消去電圧印加のループの回数が設定した最大値を超えているか否か、について判断が行なわれる。これにより、最大値を超過していると判断された場合には、ステップ116に移行する。一方、最大値を超過していないと判断された場合には、ステップ118に移行する。
ステップ116(S116)では、このブロックがフェイルである旨の情報がステータスレジスタ25に伝達され記憶される。この後、このブロックにおけるフェイルとなったページアドレスを確認する動作が行なわれる。この情報に基づき、ブロックの上位又は下位の領域について、不良メモリセルの数が一定数以下であるか否かの情報が、バッドブロックアドレスレジスタ26に格納され、終了する。
一方、ステップ118(S118)では、消去電圧の昇圧を行なう。具体的には、ステップ106において印加した消去電圧よりも高い電圧を印加するため、不図示の昇圧回路により消去電圧の昇圧を行なう。この後、ステップ106に移行し、昇圧した消去電圧を印加する。
一つのブロックのワード線を基準として2分割された上位又は下位の領域の各々について、不良メモリセルの数が一定数以下であるか否かの情報は、上位又は下位の領域ごとにバットブロックアドレスレジスタ26に記憶される。このバットブロックアドレスレジスタ26に記憶されている情報に基づき、上位又は下位の領域のどちらか一方の領域は不良メモリセルの数が一定数以下であり、他方の領域は不良メモリセルの数が一定数を超えるブロックを2つ取り出し、各々のブロックにおける不良メモリセルの数が一定数以下となる領域同士を組み合わせ、仮想的に一つのブロックを形成し、情報のプログラムや消去を行なう。
具体的には、図6に示すように、上位の領域P1では不良メモリセルの数が一定数以下であり、下位の領域P2では不良メモリセルの数が一定数を超えるブロックPと、上位の領域Q1では不良メモリセルの数が一定数を超え、下位の領域Q2では不良メモリセルの数が一定数以下であるブロックQについて、各々の不良メモリセルの数が一定数以下である領域である領域P1と領域Q2を組み合わせることにより、新たなブロックを形成し使用するものである。
次に、本実施の形態におけるNAND型フラッシュメモリにおける情報のプログラム(書き込み)動作について、図7に基づき説明する。
最初に、ステップ202(S202)において、プログラムコマンド及びアドレスがI/O部15より入力される。
次に、ステップ204(S204)において、プログラムシーケンサが起動し、制御信号及びアドレス情報が、データ入出力バッファ16、コマンド入出力バッファ17、アドレスバッファ18に伝達される。尚、消去動作は、通常ブロック単位で一括して行なわれる。
次に、ステップ206(S206)において、メモリセルアレイ23において、プログラム電圧が印加されメモリセルにおいて情報のプログラムが行われる。具体的には、所定のブロックにおいて情報をプログラムするための信号はロウデコーダ19に伝達され、ワード線制御回路20を介し、メモリセルアレイ23に伝達されるとともに、カラムデコーダ21に伝達され、ビット線制御回路22を介し、メモリセルアレイ23に伝達される。これにより、メモリセルアレイ23内の所定のブロックにおいてメモリセルの情報のプログラムが行なわれる。
次に、ステップ208(S208)において、プログラムベリファイが行なわれる。具体的には、S206においてプログラムを行なったブロックについてベリファイを行なう。
次に、ステップ210(S210)において、ベリファイOKか否かの判断がなされる。ベリファイがOKである場合には、ステップ212に移行する。一方、ベリファイがOKでない場合には、ステップ214に移行する。
ステップ212(S212)では、プログラムのベリファイがパスした旨の情報がステータスレジスタ25に伝達され記憶された後に終了する。
一方、ステップ214(S214)では、最大値を超過しているか否かの判断が行なわれる。具体的には、プログラム電圧が設定した最大値を超えているか否か、また、後述するプログラム電圧印加のループの回数が設定した最大値を超えているか否か、について判断が行なわれる。これにより、最大値を超過していると判断された場合には、ステップ216に移行する。一方、最大値を超過していないと判断された場合には、ステップ218に移行する。
ステップ216(S216)では、このブロックがフェイルである旨の情報がステータスレジスタ25に伝達され記憶される。プログラム動作においては、アドレス情報にページアドレスを含んでいるため、ステップ216において、プログラム対象アドレスが、そのまま不良ページアドレスとなり記憶される。従って、このブロックにおけるフェイルとなったページアドレスを確認する動作は、プログラム動作においては行なわれない。この情報に基づき、ブロックの上位又は下位の領域について、不良メモリセルの数が一定数以下であるか否かの情報が、バッドブロックアドレスレジスタ26に格納され、終了する。
一方、ステップ218(S218)では、プログラム電圧の昇圧を行なう。具体的には、ステップ206において印加したプログラム電圧よりも高い電圧を印加するため、不図示の昇圧回路によりプログラム電圧の昇圧を行なう。この後、ステップ206に移行し、昇圧したプログラム電圧を印加する。
一つのブロックのワード線を基準として2分割された上位又は下位の領域の各々について、不良メモリセルの数が一定数以下であるか否かの情報は、上位又は下位の領域ごとにバットブロックアドレスレジスタ26に記憶される。このバットブロックアドレスレジスタ26に記憶されている情報に基づき、上位又は下位の領域のどちらか一方が不良メモリセルの数が一定数を超えるブロックが2つある場合、不良メモリセルの数が一定数以下である他方同士を組み合わせ、仮想的に一つのブロックを形成し、情報のプログラムや消去を行なう。組み合わせに関する具体的内容は、消去の場合と同様である。
従来は、一つのブロック内に不良メモリセルの数が一定数を超える場合には、ブロック全体を使用不可として扱っていたのに対し、本実施の形態では、ブロックを2分して上位と下位の領域に分割し、どちらか一方にのみ不良メモリセルの数が一定数を超える2つのブロックについて、一方の領域のみを使用不可とし、使用可能な他方の領域を組み合わせることにより一つのブロックを形成し使用することができる。これにより、メモリセルの利用効率を高めることができ、不良メモリセルが発生した場合におけるメモリセルアレイ23内における容量低下の度合いを緩和させることができる。
〔第2の実施の形態〕
第2の実施の形態における不揮発性半導体記憶装置であるNANDセル型フラッシュメモリの構成は、第1の実施の形態と同様である。
第2の実施の形態における不揮発性半導体記憶装置であるNANDセル型フラッシュメモリの構成は、第1の実施の形態と同様である。
図8に基づき第2の実施の形態におけるバットブロックコントローラ24について説明する。本実施の形態におけるバットブロックコントローラ24は、ブロック比較器31、ページ比較器32、予約領域データレジスタ33、ページアドレス加算器34、バットブロックアドレスレジスタ35により構成されている。
バットブロックアドレスレジスタ35は、メモリセルアレイ23において、プログラム動作時又は消去動作時に一定数を超えるメモリセルに不良(NG)が確認されたブロックについて、そのブロックアドレスを記憶する機能を有している。ここで、規定する一定数とは、エラー訂正により救済可能なビット数を意味する。この不良情報に基づき、不良ページアドレスの情報は、予約領域NGページデータレジスタ33に記憶し、この後、プログラム動作を行なう前に予約領域ページバッファに転送し、メモリセルアレイ23内に設けられた該当するブロックの予約領域におけるメモリセルに状態をプログラムする。
新たなブロックへのアクセスが開始された際には、バッドブロックアドレスレジスタ35において、一定数を超えるメモリセルに不良が存在しているか否か判断し、一定数を超えるメモリセルに不良が存在している場合には、そのブロックの予約領域のメモリセルより情報を読み出す。予約領域のメモリセルより読み出された情報は、予約領域ページバッファ36を介し、予約領域NGページデータレジスタ33に格納する。予約領域NGページデータレジスタ33では、NGページ数を計測しNGページ数のレポートを作成し、ステータスレジスタ25に伝達する。
その後、ページ比較器32において、アドレスバッファ18から伝達されたページアドレス(論理アドレス)と予約領域NGページデータレジスタ33に登録されたアドレスとを比較する。ページアドレス(論理アドレス)が、予約領域NGページデータレジスタ33に記憶されている不良ページである場合には、ページアドレス加算器34によりアドレスを一つ加算する。よって、ページ比較器32においては、論理アドレスと物理アドレスとの変換が行なわれる。
図9に、論理アドレスと物理アドレスとの変換例を示す。具体的には、外部から入力されたページアドレスである論理アドレスを内部の有効(NGではない)ページアドレス(物理アドレス)に変換する動作を論理アドレス・物理アドレス変換である。従って、物理アドレスにおいて、NGページである領域をスキップし、ナンバリングしたものが論理アドレスとなる。
ブロック比較器31は、アドレスバッファ18より入力されたブロックアドレスにおいて一定数を越える不良セルがあるか否か、具体的には、一定数を超える不良ページがあるか否かをブロックごとに判断する機能を有している。一定数を越える不良セルが存在しているブロックについては、「NGブロックレポート」をステータスレジスタ25に伝達し、このブロックへのアクセスを禁止する。
次に、本実施の形態におけるNAND型フラッシュメモリにおける情報の消去動作について説明する。消去動作に関しては、図3に示すフローチャートと同じであるが、ステップ108におけるベリファイ動作が異なる。
具体的には、本実施の形態におけるベリファイは、選択トランジスタST1、ST2がともにON状態となり、ワード線WLごとに順次行なわれる。図10においては、ワード線WL1におけるベリファイ動作の様子を示す。この場合では、ワード線WL1にVssが印加され、それ以外のワード線WL0、WL2〜WL15には、読み出しマスク電圧であるVreadが印加される。これにより、ワード線WL1におけるベリファイが行なわれる。図10では、ワード線WL1に接続されているメモリセルに不良がないためパス状態となる。
次に、図11においては、ワード線WL2におけるベリファイ動作の様子を示す。この場合では、ワード線WL2にVssが印加され、それ以外のワード線WL0、WL1、WL3〜WL15には、読み出しマスク電圧であるVreadが印加される。これにより、ワード線WL2におけるベリファイが行なわれる。図11では、ワード線WL2に接続されているメモリセルに不良が存在しているため、フェイル状態となる。
以上は、ワード線WLを1本ごとに順次行なう場合であるが、より高速のプログラム等を行なうためには、ワード線2本ごとに順次行なってもよい。具体的には、図12は、ワード線WL0とワード線WL1とについて、消去ベリファイを行なった後、図13に示すようにワード線WL2とワード線WL3について、消去ベリファイを行なう。
次に、本実施の形態におけるNAND型フラッシュメモリにおける情報のプログラム動作について、図14に基づき説明する。
最初に、ステップ302(S302)において、プログラムコマンド、アドレス及びデータがI/O部15より入力される。
次に、ステップ304(S304)において、プログラムを行なう領域に、バットブロックが存在しているか否かの判断がなされる。不良ブロックが存在していない場合には、ステップ306に移行する。また、不良ブロックが存在している場合には、ステップ308に移行する。
ステップ306(S306)では、通常のプログラム動作が行なわれ、このプログラム動作が終了した後は、終了する。
ステップ308(S308)では、不良ブロックが、予約領域NGページデータレジスタ33に記憶されているブロックの情報であるか否か判断される。予約領域NGページデータレジスタ33に記憶されているブロックの情報であると判断された場合には、ステップ310に移行する。予約領域NGページデータレジスタ33に記憶されているブロックの情報ではないと判断された場合には、ステップ312に移行する。この後、ステップ314に移行する。
ステップ310(S310)では、ページ変換が行なわれる。具体的には、前述したように、ページ比較器32において論理アドレス・物理アドレスの変換が行なわれる。
一方、ステップ312(S312)では、予約領域NGページデータレジスタ33における情報の更新が行なわれる。具体的には、ブロックのすべてのワード線WLに0〔V〕を印加することにより、予約領域におけるメモリセルの情報を読み出し、これに基づき予約領域NGページデータレジスタ33における情報の更新が行なわれる。これが終了した後は、ステップ310に移行する。
ステップ314(S314)では、ブロックの物理アドレスのページにおいてプログラム動作が行なわれる。
次に、ステップ316(S316)では、ベリファイがOKか否かの判断が行なわれる。ベリファイがOKである場合には、そのまま終了する。ベリファイがOKでない場合には、ステップ318に移行する。
ステップ318(S318)では、予約領域NGページデータレジスタに、ベリファイがOKでないことを示すため、その旨の情報となる「H」が記憶される。
次に、ステップ320(S320)では、ページがMAXであるか否かの判断がなされる。ページがMAXとなっていない場合には、ステップ322に移行する。ページがMAXとなっている場合には、ステップ324に移行する。
ステップ322では、物理アドレスの次のページに更新した後、ステップ314に移行する。
ステップ324では、物理アドレスのページを減じ、NGページ(不良ページ)ではない最大ページアドレスをページとして設定する。
次に、ステップ326では、既にプログラムされたデータを破壊しないように、予約領域のメモリセルにおける予約領域NGページデータレジスタ33よりNGページ情報を転送し記憶する。
次に、ステップ328(S328)では、ブロックの物理アドレスのページにおいてプログラム動作が行なわれる。この後、終了する。
次に、各々のブロックにおける不良ページアドレスを記憶するためのメモリセル(本明細書中「予約領域のメモリセル」と称する。)について説明する。予約領域のメモリセルは、ワード線WLと同数のビット線BLにより接続されたメモリセルにより構成される。
図15に予約領域のメモリセルの状態図を示す。16本のワード線WL0〜WL15に対応して16本のビット線BL0〜BL15が設けられており、ワード線WL0〜WL15とビット線BL0〜BL15に接続されたメモリセルにより予約領域のメモリセルが形成される。
プログラム動作は、ブロックにおいてはワード線WLごとに順次行なわれる。
具体的には、ワード線WL0に接続されているメモリセルについてプログラムを行なった後、ベリファイを行なう。図16では、ステップ316において、ワード線WL0に接続されたメモリセルにおいて、不良メモリセルの数が一定数を超える場合を示す。
この場合、予約領域ページバッファ36に「H」を格納し、図17に示すように、ワード線WL1のプログラム動作の際に、BL0を「H」とすることにより、ワード線WL1とBL0に接続された予約領域のメモリセルに「H」がプログラムされる。即ち、BL1におけるメモリセルが「H」であることにより、ワード線WL0では、一定数を越える不良メモリセルが存在していることを認識することができる。この後、隣のワード線WL1について、プログラムを行った後のベリファイを行なう。
この結果、図18に示すように、ワード線WL1に接続されたメモリセルにおいて、不良メモリセルの数が一定数を超える場合には、予約領域ページバッファ36に「H」を格納し、ワード線WL2のプログラム動作の際に、ビット線BL1を「H」とすることにより、ワード線WL2とBL1に接続された予約領域のメモリセルに「H」がプログラムされる。尚、この際、ビット線BL0も「H」である場合には、ワード線WL2とBL0に接続された予約領域のメモリセルに「H」がプログラムされる。
このようにして、順次ワード線WLごとにプログラムを行ないつつ、ベリファイを行なった結果について、その情報を次のワード線WLのプログラムの際に、予約領域におけるメモリセルに情報を記憶させ、ブロック全体のプログラムを行なう。
尚、ブロックの最後のワード線WL15におけるメモリセルにおいて一定数を超える不良メモリセルが存在している場合には、その前のワード線WL14における予約領域のメモリセルにその旨の情報を記憶する。また、ワード線WL15及びWL14におけるメモリセルにおいて、ともに一定数を超える不良メモリセルが存在していた場合には、その前のワード線WL13における予約領域のメモリセルにその旨の情報を記憶する。
図19には、ワード線WL15とワード線WL14におけるメモリセルにおいて、ともに一定数を超える不良メモリセルが存在していた場合を示す。
この場合には、ワード線WL13における予約領域のメモリセルをクリアにした後、ワード線WL13の予約領域のメモリセルについてプログラムを実施する。具体的には、ビット線BL14及びBL15を「H」とすることにより、ワード線WL13とビット線BL14及びBL15とに接続されたメモリセルに「H」がプログラムされる。
このように予約領域のメモリセルに記憶されたビット線BLごとの不良メモリセルの情報は、すべてのワード線WLを0〔V〕とすることにより読み出すことができ、ブロックの不良ページ情報を得ることができる。
尚、ワード線を2本ごとに行なう場合においては、予約領域におけるビット線の本数は、図20に示すように半分にすることがでる。このため、予約領域におけるメモリセルの数も半分にすることができ、メモリセルを有効に活用することができる。
以上、実施の形態において本発明における不揮発性半導体記憶装置について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
15・・・I/O部、16・・・データ入出力バッファ、17・・・コマンド入出力バッファ、18・・・アドレスバッファ、19・・・ロウデコーダ、20・・・ワード線制御回路、21・・・カラムデコーダ、22・・・ビット線制御回路、23・・・メモリセルアレイ、24・・・バットブロックコントローラ、25・・・ステータスレジスタ、P、Q・・・ブロック、P1、Q1・・・ブロックの上位の領域、P2、Q2・・・ブロックの下位の領域
Claims (5)
- 複数のメモリセルによりブロックが形成され、複数の前記ブロックからなるメモリセルアレイにおいて、
前記ブロックにおける前記メモリセルの数が均等となるように2つの領域に分割し、
一方の領域における不良メモリセルの数はエラー訂正により救済可能なビット数を超えており、他方の領域における不良メモリセルの数はエラー訂正により救済可能なビット数以下であるブロックを2以上有し、
2つの前記ブロックにおける他方の領域同士を組み合わせることにより新たな1つのブロックを形成し、
前記新たな1つのブロックについて、情報の書き込み、消去を行なうことを特徴とする不揮発性半導体記憶装置。 - 複数の前記メモリセルはワード線に接続されており、前記ブロックは複数の前記ワード線に接続されたメモリセルにより構成される不揮発性半導体記憶装置であって、
前記ブロックの分割は、前記ワード線を基準として分割されること特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記ブロックにおいて前記ワード線は2N本設けられており、
前記ブロックは、前記ブロックの一方の端の1本目より隣接する順にN本目までと、N+1本目から隣接する順に2N本目まで、とにより分割を行なうことを特徴とする請求項2に記載の不揮発性半導体記憶装置。 - ワード線に接続された複数のメモリセルによりページが構成され、複数の前記ページによりブロックが構成され、複数の前記ブロックによりメモリセルアレイが構成されるメモリセルアレイにおいて、
不良メモリセルの数がエラー訂正により救済可能なビット数を超えるページを除いたページにより新たな一つのブロックを構成し、
前記新たな一つのブロックについて情報の書き込み、消去を行なうことを特徴とする不揮発性半導体記憶装置。 - 前記エラー訂正により救済可能なビット数を超える数の不良メモリセルの有無に関する情報は、ブロックを構成するワード線と同数のビット線により接続されたメモリセルに記憶されていることを特徴とする請求項4に記載の不揮発性半導体記憶装置。
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JP2021044042A (ja) * | 2019-09-13 | 2021-03-18 | キオクシア株式会社 | 半導体記憶装置 |
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2006
- 2006-12-22 JP JP2006345710A patent/JP2008159134A/ja not_active Withdrawn
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JP2021044042A (ja) * | 2019-09-13 | 2021-03-18 | キオクシア株式会社 | 半導体記憶装置 |
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