JP4925301B2 - 半導体メモリシステム - Google Patents
半導体メモリシステム Download PDFInfo
- Publication number
- JP4925301B2 JP4925301B2 JP2007028170A JP2007028170A JP4925301B2 JP 4925301 B2 JP4925301 B2 JP 4925301B2 JP 2007028170 A JP2007028170 A JP 2007028170A JP 2007028170 A JP2007028170 A JP 2007028170A JP 4925301 B2 JP4925301 B2 JP 4925301B2
- Authority
- JP
- Japan
- Prior art keywords
- error correction
- correction code
- semiconductor memory
- data
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
また、請求項5記載の発明は、第1のエラー訂正コードあるいは第1のエラー訂正コードより訂正能力の高い第2のエラー訂正コードが付加されたデータが格納される再書き込み可能な不揮発性半導体メモリと、前記不揮発性半導体メモリに対するアクセスを制御するメモリコントローラと、を備え、前記不揮発性半導体メモリには、ページ単位で第1のエラー訂正コードが適用されているのか、第2のエラー訂正コードが適用されているのかを指定する指定情報が記憶されており、前記メモリコントローラは、第1のエラー訂正コードおよび第2のエラー訂正コードを利用した誤り訂正処理を実行することが可能であり、前記メモリコントローラは、前記不揮発性半導体メモリから読み出したデータに対して、前記指定情報で指定されている第1のエラー訂正コードあるいは第2のエラー訂正コードを利用して誤り訂正処理を実行する手段と、前記不揮発性半導体メモリからからデータを読み出したとき、その領域の読み出し回数が、所定の回数を超えていた場合は、読み出しデータに係る第2のエラー訂正コードを生成し、前記不揮発性半導体メモリに、生成した第2のエラー訂正コードを格納するエラー訂正コード格納手段と、を含むことを特徴とする。
また、請求項6記載の発明は、データが格納される再書き込み可能な不揮発性半導体メモリと、前記不揮発性半導体メモリに格納されたデータを訂正するための第1のエラー訂正コードあるいは第1のエラー訂正コードより訂正能力の高い第2のエラー訂正コードが格納される訂正コード記憶手段と、前記不揮発性半導体メモリに対するアクセスを制御するメモリコントローラと、を備え、前記訂正コード記憶手段には、ページ単位で第1のエラー訂正コードが適用されているのか、第2のエラー訂正コードが適用されているのかを指定する指定情報が記憶されており、前記メモリコントローラは、第1のエラー訂正コードおよび第2のエラー訂正コードを利用した誤り訂正処理を実行することが可能であり、前記メモリコントローラは、前記不揮発性半導体メモリから読み出したデータに対して、前記指定情報で指定されている第1のエラー訂正コードあるいは第2のエラー訂正コードを利用して誤り訂正処理を実行する手段と、前記不揮発性半導体メモリからからデータを読み出したとき、その領域の読み出し回数が、所定の回数を超えていた場合は、読み出しデータに係る第2のエラー訂正コードを生成し、前記訂正コード記憶手段に、生成した第2のエラー訂正コードを格納するエラー訂正コード格納手段と、を含むことを特徴とする。
また、請求項12記載の発明は、第1のエラー訂正コードおよび第1のエラー訂正コードより訂正能力の高い第2のエラー訂正コードが付加されたデータが格納される再書き込み可能な前記不揮発性半導体メモリと、前記不揮発性半導体メモリに対するアクセスを制御するメモリコントローラと、を備え、前記不揮発性半導体メモリには、ページ単位で第1のエラー訂正コードが適用されているのか、第2のエラー訂正コードが適用されているのかを指定する指定情報が記憶されており、前記メモリコントローラは、第1のエラー訂正コードおよび第2のエラー訂正コードを利用した誤り訂正処理を実行することが可能であり、前記メモリコントローラは、前記不揮発性半導体メモリから読み出したデータに対して、前記指定情報で指定されている第1のエラー訂正コードあるいは第2のエラー訂正コードを利用して誤り訂正処理を実行する手段と、前記不揮発性半導体メモリからデータを読み出したとき、その領域の読み出し回数が、所定の回数を超えていた場合は、当該読み出しデータに関して第2のエラー訂正コードが適用されるよう前記指定情報を書き換える指定情報変更手段と、を含むことを特徴とする。
また、請求項13記載の発明は、データが格納される再書き込み可能な不揮発性半導体メモリと、前記不揮発性半導体メモリに格納されたデータを訂正するための第1のエラー訂正コードおよび第1のエラー訂正コードより訂正能力の高い第2のエラー訂正コードが格納される訂正コード記憶手段と、前記不揮発性半導体メモリに対するアクセスを制御するメモリコントローラと、を備え、前記訂正コード記憶手段には、ページ単位で第1のエラー訂正コードが適用されているのか、第2のエラー訂正コードが適用されているのかを指定する指定情報が記憶されており、前記メモリコントローラは、第1のエラー訂正コードおよび第2のエラー訂正コードを利用した誤り訂正処理を実行することが可能であり、前記メモリコントローラは、前記不揮発性半導体メモリから読み出したデータに対して、前記指定情報で指定されている第1のエラー訂正コードあるいは第2のエラー訂正コードを利用して誤り訂正処理を実行する手段と、前記不揮発性半導体メモリからデータを読み出したとき、その領域の読み出し回数が、所定の回数を超えていた場合は、当該読み出しデータに関して第2のエラー訂正コードが適用されるよう前記指定情報を書き換える指定情報変更手段と、を含むことを特徴とする。
以下、図面を参照しつつ本発明の実施の形態について説明する。図1は、本実施の形態に係る情報処理システムの機能ブロック図である。この情報処理システムは、ホストシステム1とメモリモジュール(メモリシステム)2とを備えて構成される。メモリモジュール2は、メモリコントローラ3とメモリ4とを備えている。
次に、本発明の第2の実施の形態について説明する。図6は、第2の実施の形態に係るエラー訂正処理のフローチャートである。なお、第2の実施の形態における情報処理システムの構成は、図1で示したものと同様である。また、冗長領域42に格納される情報も、図3および図4で示したものと同様である。
次に、本発明の第3の実施の形態について説明する。図7は、第3の実施の形態に係るメモリ4における冗長領域42を示す図である。図8は、第3の実施の形態に係るエラー訂正処理のフローチャートである。なお、情報処理システムの構成は、図1で示したものと同様である。
次に、本発明の第4の実施の形態について説明する。図9は、第4の実施の形態に係るエラー訂正処理のフローチャートである。なお、第4の実施の形態における情報処理システムの構成は、図1で示したものと同様である。また、冗長領域42に格納される情報については、第3の実施の形態における図7で示したものと同様である。
第1〜第4の実施の形態においては、初期段階においては、第1エラー訂正アルゴリズムを利用し、エラーが発生した後に、より訂正能力の高い第2エラー訂正アルゴリズムを利用しようというものであった。
第1の実施の形態および第2の実施の形態においては、エラービット数が所定の閾値を超えたとき、あるいはエラーが発生したときに、第2ECC52を生成して、冗長領域42等に格納するようにした。この他の実施の形態として、読み出し回数に応じて第2ECC52を生成するようにしてもよい。
第3の実施の形態および第4の実施の形態においては、エラービット数が所定の閾値を超えたとき、あるいはエラーが発生したときに、第2ECC52を指定するよう、ECC指定情報50を書き換えるようにした。この他の実施の形態として、読み出し回数に応じてECC指定情報50を書き換えるようにしてもよい。
上記第1、第2、第6の実施の形態においては、第2ECC52を生成して格納したときに、ECC指定情報50を書き換えるようにした。しかし、第2ECC52を生成した直後に、ECC指定情報50を書き換える以外に、別のタイミングで書き換えるようにしてもよい。
2 メモリモジュール
3 メモリコントローラ
4 メモリ
41 データ領域
42 冗長領域
50 ECC指定情報
51 第1ECC
52 第2ECC
Claims (16)
- 第1のエラー訂正コードあるいは第1のエラー訂正コードより訂正能力の高い第2のエラー訂正コードが付加されたデータが格納され、再書き込み可能な不揮発性半導体メモリと、
前記不揮発性半導体メモリに対するアクセスを制御するメモリコントローラと、
を備え、
前記不揮発性半導体メモリには、ページ単位で第1のエラー訂正コードが適用されているのか、第2のエラー訂正コードが適用されているのかを指定する指定情報が記憶されており、
前記メモリコントローラは、第1のエラー訂正コードおよび第2のエラー訂正コードを利用した誤り訂正処理を実行することが可能であり、
前記メモリコントローラは、
前記不揮発性半導体メモリから読み出したデータに対して、前記指定情報で指定されている第1のエラー訂正コードあるいは第2のエラー訂正コードを利用して誤り訂正処理を実行する手段と、
データに対して第1のエラー訂正コードを利用して誤り訂正を行った後、読み出しデータに係る第2のエラー訂正コードを生成し、前記不揮発性半導体メモリに、生成した第2のエラー訂正コードを格納するエラー訂正コード格納手段と、
を含むことを特徴とする半導体メモリシステム。 - データが格納される再書き込み可能な不揮発性半導体メモリと、
前記不揮発性半導体メモリに格納されたデータを訂正するための第1のエラー訂正コードあるいは第1のエラー訂正コードより訂正能力の高い第2のエラー訂正コードが格納される訂正コード記憶手段と、
前記不揮発性半導体メモリに対するアクセスを制御するメモリコントローラと、
を備え、
前記訂正コード記憶手段には、ページ単位で第1のエラー訂正コードが適用されているのか、第2のエラー訂正コードが適用されているのかを指定する指定情報が記憶されており、
前記メモリコントローラは、第1のエラー訂正コードおよび第2のエラー訂正コードを利用した誤り訂正処理を実行することが可能であり、
前記メモリコントローラは、
前記不揮発性半導体メモリから読み出したデータに対して、前記指定情報で指定されている第1のエラー訂正コードあるいは第2のエラー訂正コードを利用して誤り訂正処理を実行する手段と、
データに対して第1のエラー訂正コードを利用して誤り訂正を行った後、読み出しデータに係る第2のエラー訂正コードを生成し、前記訂正コード記憶手段に、生成した第2のエラー訂正コードを格納するエラー訂正コード格納手段と、
を含むことを特徴とする半導体メモリシステム。 - 請求項1または請求項2に記載の半導体メモリシステムにおいて、
前記エラー訂正コード格納手段は、読み出しデータに関してエラーが発生したとき、エラービットの数が所定の閾値を超えている場合に、第2のエラー訂正コードを格納することを特徴とする半導体メモリシステム。 - 請求項1または請求項2に記載の半導体メモリシステムにおいて、
前記エラー訂正コード格納手段は、読み出しデータに関してエラーが発生したとき、エラービットの数に関わらず、第2のエラー訂正コードを格納することを特徴とする半導体メモリシステム。 - 第1のエラー訂正コードあるいは第1のエラー訂正コードより訂正能力の高い第2のエラー訂正コードが付加されたデータが格納される再書き込み可能な不揮発性半導体メモリと、
前記不揮発性半導体メモリに対するアクセスを制御するメモリコントローラと、
を備え、
前記不揮発性半導体メモリには、ページ単位で第1のエラー訂正コードが適用されているのか、第2のエラー訂正コードが適用されているのかを指定する指定情報が記憶されており、
前記メモリコントローラは、第1のエラー訂正コードおよび第2のエラー訂正コードを利用した誤り訂正処理を実行することが可能であり、
前記メモリコントローラは、
前記不揮発性半導体メモリから読み出したデータに対して、前記指定情報で指定されている第1のエラー訂正コードあるいは第2のエラー訂正コードを利用して誤り訂正処理を実行する手段と、
前記不揮発性半導体メモリからからデータを読み出したとき、その領域の読み出し回数が、所定の回数を超えていた場合は、読み出しデータに係る第2のエラー訂正コードを生成し、前記不揮発性半導体メモリに、生成した第2のエラー訂正コードを格納するエラー訂正コード格納手段と、
を含むことを特徴とする半導体メモリシステム。 - データが格納される再書き込み可能な不揮発性半導体メモリと、
前記不揮発性半導体メモリに格納されたデータを訂正するための第1のエラー訂正コードあるいは第1のエラー訂正コードより訂正能力の高い第2のエラー訂正コードが格納される訂正コード記憶手段と、
前記不揮発性半導体メモリに対するアクセスを制御するメモリコントローラと、
を備え、
前記訂正コード記憶手段には、ページ単位で第1のエラー訂正コードが適用されているのか、第2のエラー訂正コードが適用されているのかを指定する指定情報が記憶されており、
前記メモリコントローラは、第1のエラー訂正コードおよび第2のエラー訂正コードを利用した誤り訂正処理を実行することが可能であり、
前記メモリコントローラは、
前記不揮発性半導体メモリから読み出したデータに対して、前記指定情報で指定されている第1のエラー訂正コードあるいは第2のエラー訂正コードを利用して誤り訂正処理を実行する手段と、
前記不揮発性半導体メモリからからデータを読み出したとき、その領域の読み出し回数が、所定の回数を超えていた場合は、読み出しデータに係る第2のエラー訂正コードを生成し、前記訂正コード記憶手段に、生成した第2のエラー訂正コードを格納するエラー訂正コード格納手段と、
を含むことを特徴とする半導体メモリシステム。 - 請求項1、2、5または請求項6に記載の半導体メモリシステムにおいて、
前記エラー訂正コード格納手段は、第2のエラー訂正コードを格納した後、前記指定情報についても、第2のエラー訂正コードを指定する情報に書き換えることを特徴とする半導体メモリシステム。 - 第1のエラー訂正コードおよび第1のエラー訂正コードより訂正能力の高い第2のエラー訂正コードが付加されたデータが格納される再書き込み可能な前記不揮発性半導体メモリと、
前記不揮発性半導体メモリに対するアクセスを制御するメモリコントローラと、
を備え、
前記不揮発性半導体メモリには、ページ単位で第1のエラー訂正コードが適用されているのか、第2のエラー訂正コードが適用されているのかを指定する指定情報が記憶されており、
前記メモリコントローラは、第1のエラー訂正コードおよび第2のエラー訂正コードを利用した誤り訂正処理を実行することが可能であり、
前記メモリコントローラは、
前記不揮発性半導体メモリから読み出したデータに対して、前記指定情報で指定されている第1のエラー訂正コードあるいは第2のエラー訂正コードを利用して誤り訂正処理を実行する手段と、
読み出しデータに対して第1のエラー訂正コードを利用して誤り訂正を行った後、当該読み出しデータに関して第2のエラー訂正コードが適用されるよう前記指定情報を書き換える指定情報変更手段、
を含むことを特徴とする半導体メモリシステム。 - データが格納される再書き込み可能な不揮発性半導体メモリと、
前記不揮発性半導体メモリに格納されたデータを訂正するための第1のエラー訂正コードおよび第1のエラー訂正コードより訂正能力の高い第2のエラー訂正コードが格納される訂正コード記憶手段と、
前記不揮発性半導体メモリに対するアクセスを制御するメモリコントローラと、
を備え、
前記訂正コード記憶手段には、ページ単位で第1のエラー訂正コードが適用されているのか、第2のエラー訂正コードが適用されているのかを指定する指定情報が記憶されており、
前記メモリコントローラは、第1のエラー訂正コードおよび第2のエラー訂正コードを利用した誤り訂正処理を実行することが可能であり、
前記メモリコントローラは、
前記不揮発性半導体メモリから読み出したデータに対して、前記指定情報で指定されている第1のエラー訂正コードあるいは第2のエラー訂正コードを利用して誤り訂正処理を実行する手段と、
読み出しデータに対して第1のエラー訂正コードを利用して誤り訂正を行った後、当該読み出しデータに関して第2のエラー訂正コードが適用されるよう前記指定情報を書き換える指定情報変更手段と、
を含むことを特徴とする半導体メモリシステム。 - 請求項8または請求項9に記載の半導体メモリシステムにおいて、
前記指定情報変更手段は、読み出しデータに関してエラーが発生した場合であって、エラービットの数が所定の閾値を超えている場合に、前記指定情報を書き換えることを特徴とする半導体メモリシステム。 - 請求項8または請求項9に記載の半導体メモリシステムにおいて、
前記指定情報変更手段は、読み出しデータに関してエラーが発生した場合、エラービットの数に関わらず、前記指定情報を書き換えることを特徴とする半導体メモリシステム。 - 第1のエラー訂正コードおよび第1のエラー訂正コードより訂正能力の高い第2のエラー訂正コードが付加されたデータが格納される再書き込み可能な前記不揮発性半導体メモリと、
前記不揮発性半導体メモリに対するアクセスを制御するメモリコントローラと、
を備え、
前記不揮発性半導体メモリには、ページ単位で第1のエラー訂正コードが適用されているのか、第2のエラー訂正コードが適用されているのかを指定する指定情報が記憶されており、
前記メモリコントローラは、第1のエラー訂正コードおよび第2のエラー訂正コードを利用した誤り訂正処理を実行することが可能であり、
前記メモリコントローラは、
前記不揮発性半導体メモリから読み出したデータに対して、前記指定情報で指定されている第1のエラー訂正コードあるいは第2のエラー訂正コードを利用して誤り訂正処理を実行する手段と、
前記不揮発性半導体メモリからデータを読み出したとき、その領域の読み出し回数が、所定の回数を超えていた場合は、当該読み出しデータに関して第2のエラー訂正コードが適用されるよう前記指定情報を書き換える指定情報変更手段と、
を含むことを特徴とする半導体メモリシステム。 - データが格納される再書き込み可能な不揮発性半導体メモリと、
前記不揮発性半導体メモリに格納されたデータを訂正するための第1のエラー訂正コードおよび第1のエラー訂正コードより訂正能力の高い第2のエラー訂正コードが格納される訂正コード記憶手段と、
前記不揮発性半導体メモリに対するアクセスを制御するメモリコントローラと、
を備え、
前記訂正コード記憶手段には、ページ単位で第1のエラー訂正コードが適用されているのか、第2のエラー訂正コードが適用されているのかを指定する指定情報が記憶されており、
前記メモリコントローラは、第1のエラー訂正コードおよび第2のエラー訂正コードを利用した誤り訂正処理を実行することが可能であり、
前記メモリコントローラは、
前記不揮発性半導体メモリから読み出したデータに対して、前記指定情報で指定されている第1のエラー訂正コードあるいは第2のエラー訂正コードを利用して誤り訂正処理を実行する手段と、
前記不揮発性半導体メモリからデータを読み出したとき、その領域の読み出し回数が、所定の回数を超えていた場合は、当該読み出しデータに関して第2のエラー訂正コードが適用されるよう前記指定情報を書き換える指定情報変更手段と、
を含むことを特徴とする半導体メモリシステム。 - 請求項1、請求項2、請求項5、請求項6、請求項8、請求項9、請求項12および請求項13のいずれかに記載の半導体メモリシステムにおいて、
前記不揮発性半導体メモリに記憶されるデータの中で、読み出しアクセスが多数発生すると想定されたデータに関しては、第2のエラー訂正コードが使用されることを特徴とする半導体メモリシステム。 - 請求項1、請求項2、請求項5、請求項6、請求項8、請求項9、請求項12および請求項13のいずれかに記載の半導体メモリシステムにおいて、
前記不揮発性半導体メモリの記憶領域の中で、読み出しエラーが発生すると想定された記憶領域に格納されるデータに関しては、第2のエラー訂正コードが使用されることを特徴とする半導体メモリシステム。 - 請求項1、請求項2、請求項5、請求項6、請求項8、請求項9、請求項12および請求項13のいずれかに記載の半導体メモリシステムにおいて、
前記不揮発性半導体メモリに記憶されるデータの中で、重要度の高いデータに関しては、第2のエラー訂正コードが使用されることを特徴とする半導体メモリシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007028170A JP4925301B2 (ja) | 2007-02-07 | 2007-02-07 | 半導体メモリシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007028170A JP4925301B2 (ja) | 2007-02-07 | 2007-02-07 | 半導体メモリシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008192054A JP2008192054A (ja) | 2008-08-21 |
JP4925301B2 true JP4925301B2 (ja) | 2012-04-25 |
Family
ID=39752077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007028170A Expired - Fee Related JP4925301B2 (ja) | 2007-02-07 | 2007-02-07 | 半導体メモリシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4925301B2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5162763B2 (ja) * | 2007-08-07 | 2013-03-13 | 株式会社メガチップス | メモリアクセスシステム |
JP2010237822A (ja) * | 2009-03-30 | 2010-10-21 | Toshiba Corp | メモリコントローラおよび半導体記憶装置 |
KR101599834B1 (ko) | 2009-05-28 | 2016-03-04 | 삼성전자주식회사 | 메모리 컨트롤러 및 그것을 포함하는 메모리 시스템 |
JP5540969B2 (ja) | 2009-09-11 | 2014-07-02 | ソニー株式会社 | 不揮発性メモリ装置、メモリコントローラ、およびメモリシステム |
JP5467270B2 (ja) * | 2010-04-28 | 2014-04-09 | 国立大学法人 東京大学 | データ入出力制御装置および半導体記憶装置システム |
WO2012042444A1 (en) * | 2010-09-29 | 2012-04-05 | International Business Machines Corporation | Decoding in solid state memory devices |
JP2012094132A (ja) * | 2010-10-01 | 2012-05-17 | Siglead Inc | 不揮発性半導体メモリ装置とデータ誤り訂正方法 |
US8756474B2 (en) * | 2011-03-21 | 2014-06-17 | Denso International America, Inc. | Method for initiating a refresh operation in a solid-state nonvolatile memory device |
JP5764392B2 (ja) | 2011-06-13 | 2015-08-19 | 株式会社メガチップス | メモリコントローラ |
JP6177748B2 (ja) * | 2014-09-25 | 2017-08-09 | 日立オートモティブシステムズ株式会社 | 組み込み制御装置 |
JP6657634B2 (ja) * | 2015-07-24 | 2020-03-04 | ソニー株式会社 | 符号化装置、メモリシステム、通信システムおよび符号化方法 |
US9921754B2 (en) * | 2015-07-28 | 2018-03-20 | Futurewei Technologies, Inc. | Dynamic coding algorithm for intelligent coded memory system |
US10437480B2 (en) | 2015-12-01 | 2019-10-08 | Futurewei Technologies, Inc. | Intelligent coded memory architecture with enhanced access scheduler |
US10552256B2 (en) * | 2017-05-08 | 2020-02-04 | Samsung Electronics Co., Ltd. | Morphable ECC encoder/decoder for NVDIMM over DDR channel |
JP6818666B2 (ja) * | 2017-09-20 | 2021-01-20 | キオクシア株式会社 | メモリシステム |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06187248A (ja) * | 1992-12-16 | 1994-07-08 | Nec Corp | データエラー検出訂正制御回路 |
JPH0816488A (ja) * | 1994-06-29 | 1996-01-19 | Nec Corp | 電子ディスク装置 |
US8412879B2 (en) * | 2002-10-28 | 2013-04-02 | Sandisk Technologies Inc. | Hybrid implementation for error correction codes within a non-volatile memory system |
US7210077B2 (en) * | 2004-01-29 | 2007-04-24 | Hewlett-Packard Development Company, L.P. | System and method for configuring a solid-state storage device with error correction coding |
-
2007
- 2007-02-07 JP JP2007028170A patent/JP4925301B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008192054A (ja) | 2008-08-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4925301B2 (ja) | 半導体メモリシステム | |
JP5137002B2 (ja) | メモリコントローラ | |
JP5661227B2 (ja) | メモリコントローラ | |
US10096357B2 (en) | Data storage device and data writing method thereof | |
JP5028577B2 (ja) | メモリ制御方法およびメモリシステム | |
US8452913B2 (en) | Semiconductor memory device and method of processing data for erase operation of semiconductor memory device | |
JP5283845B2 (ja) | ビットエラーの予防方法、情報処理装置 | |
JP5162763B2 (ja) | メモリアクセスシステム | |
JP2008198310A (ja) | ビットエラーの修復方法および情報処理装置 | |
JP6744950B1 (ja) | 半導体装置および連続読出し方法 | |
JPWO2009004674A1 (ja) | 記憶装置、ディスク装置、書込み判定方法、制御装置 | |
JP5602984B2 (ja) | メモリコントローラ | |
JP5592478B2 (ja) | 不揮発性記憶装置及びメモリコントローラ | |
JP2020086739A (ja) | メモリコントローラ及びこれを備えるフラッシュメモリシステム | |
JP4177360B2 (ja) | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 | |
KR100967026B1 (ko) | 불휘발성 메모리 장치 및 그 캐쉬리드 방법 | |
JP4501881B2 (ja) | メモリコントローラ及びフラッシュメモリシステム | |
JP4661369B2 (ja) | メモリコントローラ | |
JP4544167B2 (ja) | メモリコントローラおよびフラッシュメモリシステム | |
JP2006221743A (ja) | 記憶システムと半導体記憶装置の書き込み方法 | |
JP4818453B1 (ja) | 電子機器およびデータ読み出し方法 | |
JP5207434B2 (ja) | メモリシステム | |
US20110228605A1 (en) | Nonvolatile memory | |
JP4194518B2 (ja) | メモリコントローラ、フラッシュメモリシステム、並びに、フラッシュメモリの制御方法 | |
JP2008084459A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090323 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20090323 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110920 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111011 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111202 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120124 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120203 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150217 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4925301 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |