JP2008066615A

JP2008066615A - 半導体装置及びその製造方法

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Publication number: JP2008066615A
Application number: JP2006244996A
Authority: JP
Inventors: Kazuhide Abe; 一英阿部
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2006-09-11
Filing date: 2006-09-11
Publication date: 2008-03-21
Also published as: US20080061399A1; US7812452B2

Abstract

【課題】導体材料がキャパシタ電極材料に到達するのを抑制可能な半導体装置及びその製造方法を提供すること。
【解決手段】本発明の第１の態様に係る半導体装置は、半導体基板と；前記半導体基板上に形成される下部電極と、前記下部電極上に形成される容量絶縁膜と、前記容量絶縁膜上に形成される上部電極より構成されるキャパシタと；前記上部電極及び下部電極上に形成されるコンタクトホールと；前記コンタクトホール内に形成される、酸素を含有したバリア層と；内面に前記バリア層が形成された前記コンタクトホールに充填される導体層とを備える。
【選択図】図８

Description

この発明は、半導体素子における配線構造とその形成方法に関する。

強誘電体メモリ（Ferroelectric random access memory：FeRAM）は強誘電体材料の持つヒステリシス特性を利用した高速・不揮発性メモリである。ＤＲＡＭ（Dynamic Random Access Memory）並みの高速書き込み・読み出しが可能であり、かつ不揮発性、低消費電力であるなど、優れた特長を持つ。そのため、EEPROM、SRAMやなどの既存メモリを置換しうるポテンシャルを有しており、開発が進められている。

図１には、従来の強誘電体メモリセルの断面構造を示す。強誘電体工程をCMOS工程と配線工程の間に数枚のマスクを追加挿入することで形成している。理想的には、CMOS部や配線部のプロセスをなんら変更することなく単にメモリ部を付加することによりメモリ混載LSIを実現する。

しかしながら、現実には、強誘電体の導入に伴い新たな対策・材料が必要になる。例えば、強誘電体は還元性雰囲気に極めて弱く、特性の劣化を生じるため、TaOxなどの水素(H₂)拡散防止膜１１８や、あるいはSiNなどの水素拡散を防止するパッシベーション膜１１４が導入されている。SiN膜はスパッタ法で形成される。これは、プラズマCVD (chemical vapor deposition)
で形成すると、還元性雰囲気で形成され、かつ膜中に大量の水素を含有してしまうためである。また、SiN 膜に代わってAl₂O₃
膜が使われる場合もある。

強誘電体キャパシタにおいては、強誘電体の焼結やエッチング後の特性回復のために高温、かつ酸素雰囲気中での熱処理が必要になる。そのため、下部電極、あるいは上部電極には酸化されにくい金属、あるいは酸化されても導電性であるような金属、あるいは導電性酸化物を選択する必要がある。そのような要求を満たす材料の一つとして、既存のLSIでは経験に乏しい材料であるが、酸化されにくく安定な元素である白金（Pt）が用いられる。

図１に示す従来の強誘電体メモリセルの製造に際しては、公知の製造方法によってトランジスタ(１０２ａ、１０２ｂ、１０２ｃ)が形成された半導体基板２０１上に、CVD法により絶縁層を堆積する。続いて、平坦化を目的としてBPSG膜をフローする。さらに、スピンオングラス（spin-on glass：ＳＯＧ）からなる絶縁層をスピン塗布し、エッチバックを行うことにより第1の絶縁層１０３を形成する。

次に、ホトリソグラフィー及びエッチングにより、コンタクトホール形成予定領域に複数の孔を形成する。次に、コンタクト材料のインプラ工程を行い、熱処理を実施する。熱処理後には、CVD法によりメタル膜（Ti膜）を堆積する。Ti堆積後、同一チャンバーにて、窒化処理を行う。次に、CVD法によりW膜を堆積する。符号１０４は、メタルプラグを示す。

次に、スパッタ法により容量絶縁膜の下部電極の密着層として第２の絶縁層１０５を堆積する。続いて、容量絶縁膜の下部電極１０６、容量絶縁膜１０７、容量絶縁膜の上部電極１０８を順次堆積する。下部電極１０６、および上部電極１０８は、Ptをスパッタ法で形成する。

次に、ホトリソグラフィー及びエッチングにより、Ptからなる上部電極１０８を加工する。次に、ホトリソグラフィー及びエッチングにより、SBTからなる容量絶縁膜１０７、およびPtからなる下部電極１０６を加工する。エッチング後は、強誘電体特性の回復を目的として、熱処理を行う。次に、CVD法により第３の絶縁膜１１０を堆積する。

次に、キャパシタ１０９の上部電極１０８、および下部電極１０６上にコンタクトホールを形成する。コンタクトホール形成後は、強誘電体特性の回復を目的として、熱処理を行う。その後、メタルプラグ１０４上にコンタクトホール１１２を形成する。次に、窒化チタン（TiN）からなるバリア膜１２０を堆積する。

次に、Al合金からなる主導体膜１１３、その上に反射防止膜としての役割を担うTiNからなる導電膜１１４を形成する。最後に、ホトリソグラフィー及びエッチングにより、バリア膜１２０、主導体膜１１３、導電膜１１４を加工し、配線パターンを形成する。なお、符号１１７，１１８，１１９は、各々、第２の配線、水素拡散防止膜、パッシベーション膜を示す。

なお、関連する技術を開示した文献として、以下の文献がある。
特開平８−１８１２１２号公報特開平６−１５１８１５号公報

電極材料であるPtは、一般的に配線材料に用いられているアルミニウム(Al)合金と高い反応性を示す。Al合金配線形成後は、強誘電体キャパシタ特性の回復のため、例えば、Ｏ_２雰囲気中で400℃、30分の熱処理を行う。この時に、AlがバリアメタルであるTiN結晶粒を通して拡散し、AlとPtの反応が起こる。その結果、Al₂Pt化合物が形成され、コンタクト部は体積膨張を起こし、破壊にまで至ることもある。図２にその様子を示す。

TiNは柱状結晶構造となっており、TiNの結晶粒間を通ってAl原子が拡散する。したがって、TiN膜厚を厚くすることでAlの拡散経路を長くし、バリア性を向上させる方法が一つには考えられる。しかしながら、スパッタ法で形成したTiN膜厚の厚膜化は、コンタクト上部におけるTiNのオーバーハング形状を促進する。そのため、強誘電体電極とのコンタクト、あるいは他のコンタクトにおいてもAl合金膜の埋め込み性が低下し、電気特性の劣化を引き起こす。また、コンタクトに十分なAl合金が埋め込まれていない場合、コンタクト形状の変動などにより、ロット間あるいはウエハ内において電気特性のばらつきを生じる懸念がある。

本発明は上記のような状況に鑑みて成されたものであり、導体材料がキャパシタ電極材料に到達するのを抑制可能な半導体装置及びその製造方法を提供することを目的とする。

上記課題を解決するために、本発明の第１の態様に係る半導体装置は、半導体基板と；前記半導体基板上に形成される下部電極と、前記下部電極上に形成される容量絶縁膜と、前記容量絶縁膜上に形成される上部電極より構成されるキャパシタと；前記上部電極及び下部電極上に形成されるコンタクトホールと；前記コンタクトホール内に形成される、酸素を含有したバリア層と；内面に前記バリア層が形成された前記コンタクトホールに充填される導体層とを備える。

また、本発明の第２の態様に係る半導体装置の製造方法は、半導体基板上にＰｔからなるキャパシタ用の下部電極を形成する工程と；前記下部電極上にキャパシタ用の容量絶縁膜を形成する工程と；前記容量絶縁膜上にＰｔからなるキャパシタ用の上部電極を形成する工程と；前記キャパシタを覆うように第１絶縁膜を形成する工程と；前記上部電極及び下部電極上の前記第１絶縁膜にコンタクトホールを形成する工程と；前記コンタクトホール内に第１バリア層を形成する工程と；前記第１バリア層上に第２バリア層を形成する工程と；前記第１及び第２バリア層で内部を覆われたコンタクトホールにＡｌ又はＡｌ合金からなる導体層を充填する工程とを含む。そして、前記第１バリア層を、成膜圧１０〜１５ｍＴｏｒｒのスパッタリングで形成する。

なお、前記第１バリア層の成膜圧は、更に好ましくは、１２ｍＴｏｒｒ以上とする。

本発明によれば、酸素取り込み量の多い圧縮応力を低減した第バリア層を下層、下層よりも圧縮応力の大きい第２バリア層を上層とした積層バリアを適用することにより、熱処理中に導体層がキャパシタ電極に到達するのを抑制出来る。特に、第１バリア層の酸素取り込み量を増大させることがAl等の導体層の拡散抑制に大きな効果を生じる。

以下、本発明を実施するための形態について実施例を用いて詳細に説明する。図３（Ａ）〜図７（Ｊ）は、本発明の第１実施例に係る半導体装置の製造工程を示す断面図である。先ず、公知の製造方法によってトランジスタ（２０２ａ，２０２ｂ，２０２ｃ）が形成された半導体基板２０１上に、ＣＶＤ法でO_３-TEOS BPSG からなる膜厚1200nmの絶縁層を堆積する。続いて、平坦化を目的としてＮ_２雰囲気中で850℃、20分の熱処理を行い、BPSG膜をフローする。さらに、スピンオングラス（spin-on glass：ＳＯＧ）からなる膜厚470nmの絶縁層をスピン塗布した後にエッチバックを行い、膜厚850nmの第1の絶縁層２０３を形成する（図３（Ａ））。エッチングに使用するガスは、例えば、C₄F₈、Ar、O₂、一酸化炭素(CO)を使用する。エッチングの条件は、ガス流量C₄F₈/Ar/O₂/CO=14/100/150/5sccm、RFパワー1500W、チャンバー圧力50mTorrとする。

次に、ホトリソグラフィー及びエッチングにより、コンタクトホール形成予定領域に複数の孔を形成する。孔のエッチングに使用するガスは、例えば、トリフルオロメタン(CHF₃)、四フッ化炭素(CF₄)、Ar等を使用する。エッチングの条件は、ガス流量CHF₃/CF₄/Ar=40/15/400sccm、RFパワー800W、チャンバー圧力500mTorrとする。次に、P+、BF2+などのコンタクトインプラを行い、1000℃10秒の熱処理を実施する。

熱処理後には、CVD法によりTi、およびTiNからなる膜厚15nmと20nmのメタル膜を堆積する。Ti膜の成膜には、例えば、四塩化チタニウム(TiCl₄)、アルゴン(Ar)、H₂を使用する。成膜条件は、例えば、TiCl₄/Ar/H₂=5/350/1500sccm、チャンバー圧力5Torr、RFパワー350W、ステージ温度630℃とする。Ti堆積後、同一チャンバーにて、窒化処理を行う。処理条件は、例えば、NH₃/N₂/Ar=500/250/350sccm、チャンバー圧力5Torr、RFパワー500W、ステージ温度630℃とする。一方、TiN膜の成膜には、例えば、TiCl₄、アンモニア（NH₃）、Arを使用する。成膜条件は、例えば、TiCl₄/NH₃/N₂=35/400/350sccm、チャンバー圧力300mTorr、ステージ温度680℃とする。

TiN堆積後、TiN膜中の塩素除去、および抵抗低減を目的として、同一チャンバーで熱処理を行う。熱処理条件は、NH₃/N₂=4000/400sccm、チャンバー圧力8Torr、ステージ温度680℃とする。

次に、CVD法により膜厚600nm のW膜を堆積する。W膜の成膜には、例えば、6フッ化タングステン（WF₆）、モノシラン（SiH₄）、H₂を使用する。成膜条件は、2ステップから構成される。例えば、W核生成のための1stステップは、WF₆/SiH₄=300/100sccm、チャンバー圧力300mTorr、ステージ温度400℃とする。次に、2ndステップは、WF₆/H₂=500/6500sccm、チャンバー圧力30Torr、ステージ温度400℃とする。Ti、TiN、およびW膜をエッチバックすることにより、メタルプラグ２０４が形成される（図３（Ｂ））。エッチングに使用するガスは、例えば、6フッ化硫黄（SF₆）、O₂を使用する。エッチングの条件は、ガス流量SF₆/O₂=250/50sccm、RFパワー300W、チャンバー圧力150mTorrとする。

次に、スパッタ法により容量絶縁膜の下部電極の密着層として第２の絶縁層２０５を堆積する（図３（Ｂ））。例えば、密着層２０５は酸化タンタル(TaxOy)とする。ターゲットにはTa、プロセスガスにAr/O₂混合ガスを用い、スパッタリング雰囲気の圧力を9.5mTorr、RFパワーを１．６kW、成膜温度を200℃の条件で堆積する。

続いて、容量絶縁膜の下部電極２０６、容量絶縁膜２０７、容量絶縁膜の上部電極２０８を順次堆積する（図３（Ｃ））。下部電極２０６、および上部電極２０８は、それぞれ膜厚150nm、および200nmのPtをスパッタ法で形成する。Ptの形成では、例えば、ターゲットにはPt、プロセスガスにArを用い、スパッタリング雰囲気の圧力を10mTorr、RFパワーを1kW、成膜温度を200℃の条件で堆積する。強誘電体よりなる容量絶縁膜２０７は、膜厚120nmのタンタル酸ビスマスストロンチウム(SrBi₂Ta₂O₉：SBT)を形成する。

具体的には、容量絶縁膜２０７は以下のようにして形成する。初めに、SBTの溶解した前駆体溶液をスピン塗布する。そして、150〜200℃に保持したホットプレート上で５分間乾燥させ、溶液を揮発除去した後に、焼成炉にて800℃30分の酸素中熱処理を行うことにより、結晶化したSBT膜を得る。次に、ホトリソグラフィー及びエッチングにより、Ptからなる上部電極２０８を加工する。エッチングに使用するガスは、例えば、塩素(Cl₂)とArを使用する。エッチングの条件は、ガス流量Cl₂/Ar=10/10sccm、RFパワー120〜500W、チャンバー圧力5mTorrとする。

次に、ホトリソグラフィー及びエッチングにより、SBTからなる容量絶縁膜２０７、およびPtからなる下部電極２０６を加工して、キャパシタ２０９が完成する。SBTエッチングに使用するガスは、例えば、Cl₂、Ar、臭化水素(HBr)、O₂を使用する。エッチングの条件は、ガス流量Cl₂/Ar/HBr/O₂=5/12/3/3sccm、RFパワー100〜800W、チャンバー圧力2mTorrとする。Pt下部電極２０６のエッチングガスおよび条件は上部電極２０８と同様である。

前記エッチング後は、強誘電体特性の回復を目的として、600〜750℃で１時間の熱処理をO₂雰囲気中で行う。

次に、CVD法によりP-TEOS-SiO₂膜からなる第３の絶縁膜２１０を堆積し、図３(Ｃ)に示す構造となる。

次に、図４（Ｄ）に示すように、キャパシタ２０９の上部電極２０８、および下部電極２０６上にコンタクトホール２１１を形成する。コンタクトホール２１１の形成後は、強誘電体特性の回復を目的として、600〜750℃で１時間の熱処理をO₂雰囲気中で行う。

次に、図４（Ｅ）に示すように、メタルプラグ２０４上にコンタクトホール２１２を形成する。エッチングに使用するガスは、例えば、CHF₃、CF₄、Arを使用する。エッチングの条件は、ガス流量CHF₃/CF₄/Ar=80/15/400sccm、RFパワー800W、チャンバー圧力500mTorrとする。

次に、図５（Ｆ）に示すように、窒化チタン(TiN)からなる厚さ75nmの第１バリア膜２１３を堆積する。例えば、ターゲットにはTi、プロセスガスにN₂ガスを用い、ガス流量N₂=165sccm、スパッタリング雰囲気の圧力を14mTorr、DCパワーを5000W、成膜温度を150℃の条件で、スパッタリング法によりTiNを堆積する。

次に、一度ウエハを大気暴露することで前述のように第１バリア膜２１３に酸素を取り込ませ、その後、図５（Ｇ）に示すように窒化チタン(TiN)からなる厚さ75nmの第２バリア膜２１４を形成する。例えば、ターゲットにはTi、プロセスガスにN₂ガスを用い、ガス流量N₂=80sccm、スパッタリング雰囲気の圧力を6mTorr、DCパワーを5000W、成膜温度を150℃の条件で、スパッタリング法によりTiNを堆積する。この第２バリア膜２１４は、大気暴露することなくAl合金と真空中で連続成膜されるため、Ａｌ原子の拡散を抑制する目的で第１バリア膜２１３よりも圧縮応力が大きく緻密な膜が好ましい。

次に、図６（Ｈ）及び（Ｉ）に示すように、Al合金からなる主導体膜２１５、その上に反射防止膜としての役割を担うTiNからなる導電膜２１６を形成する。Al合金の堆積には、例えば、ターゲットにはAl合金、プロセスガスにArガスを用い、２ステップで形成を行う。第１ステップではスパッタリング雰囲気の圧力を3mTorr、DCパワーを9kW、成膜温度を400℃とする。第２ステップでは、スパッタリング雰囲気の圧力を3mTorr、DCパワーを2kW、成膜温度を400℃の条件とする。TiNの堆積条件は、導電性バリア２１３と同様である。また、ここでは主導体膜２１５はAl合金の例を説明したが、Al、Cu、あるいはCuを主成分とする合金を用いても良い。

最後に、ホトリソグラフィー及びエッチングにより、第１バリア膜２１３、第２バリア膜２１４、主導体膜２１５、導電膜２１６を加工し、配線パターンを形成する（図７（Ｊ））。エッチングに使用するガスは、例えば、三塩化ホウ素(BCl₃)、Cl₂とする。エッチングの条件は、ガス流量BCl₃/Cl₂=40/60sccm、圧力1Pa、RFパワー70Wとする。

図８は、本発明の第１実施例に係る半導体装置の作用、原理を説明するためのグラフであり、第１バリア膜の成膜圧力と応力との関係を示す。以下、TiNストレス（応力）の成膜圧力依存性を用いて、本発明に係る第１バリア膜２１３の特徴について説明する。TiN堆積膜厚は75nmであり、マイナスの表記は圧縮応力を意味する。成膜圧力約6mTorrでは、およそ１．２×１０^１０dyne/cm^２以上の圧縮応力を示すのに対して、成膜圧力１０数mTorrを超える圧力では、圧縮応力が約４×１０^９dyne/cm^２と約1桁低下していることがわかる。この圧縮応力の緩和は、大気暴露したTiN膜中(粒界)に取り込まれる酸素量を増大させるのに効果的である。

図９は、本発明の第１実施例に係る半導体装置の作用、原理を説明するためのグラフであり、第１バリア膜の成膜圧力と抵抗変化との関係を示す。図９のグラフでは、成膜直後に対して１０日間放置後のシート抵抗変化(増加)をプロットしている。成膜圧力約６mTorrでは５％程度の抵抗増加に対して、成膜圧力１０数mTorrを超える圧力では１０％程度と約２倍の抵抗増加を示している。つまり、図８及び図９から、成膜圧力を高くすることで圧縮応力を低減し、放置後にシート抵抗が増加しやすい膜が形成できることが明らかである。

シート抵抗増加がＴｉＮ膜中に取り込まれる酸素量に起因することを明らかにするため、膜中の酸素を測定した結果を図１０及び図１１に示す。図１０及び図１１は、オージェ電子分光法（以下はＡＥＳ）による各元素の深さプロファイルを示す。バリア膜であるＴｉＮを２度に分けて形成しており、第１のＴｉＮ（２１３）形成後に大気暴露（５分以内）をしている。第１のＴｉＮは１０数mTorr（図１０）、あるいは約６mTorr（図１１）で形成した。中程の点線が、２度に分けて形成した第１バリア膜２１３、第２バリア膜２１４の境界を示している。酸素（Ｏ）のピーク高さを比較すると、第１バリア膜（ＴｉＮ）を１０数mTorrで形成した場合（図１０）には、酸素量が約２倍に増加している。つまり、シート抵抗が増加しやすい膜とは、取り込み酸素量が多い膜である。第１バリア膜２１３は粒界に酸素を含む特徴があり、より酸素を多く取り込める膜であるのが好ましい。

以上示したように、酸素取り込み量の多い（圧縮応力を低減した）第１バリア膜２１３を下層、下層よりも圧縮応力の大きい第２バリア膜２１４を上層とした積層バリアを適用することにより、熱処理中にAlがPtに到達するのを抑制出来る。特に、第１バリア膜２１３の酸素取り込み量を増大させることがAl拡散抑制に大きな効果を生じる。

本発明の効果は、次に示すデータにより実証されている。図１２は、リーク歩留まり（良品率）の第１バリア成膜圧力依存を示す。64k規模のキャパシタアレイリークを測定し、リーク電流1e-6A以上を不良と判断している。Al-Pt反応を生じるとパターンが破壊され、リーク電流が増大する。図１２から明らかなように、第１のTiNバリア（２１３）を１０数mTorrで成膜することにより、各種プロセスの熱処理工程を経ても高い歩留まりが得られている。

図１３（Ａ）〜図１７（Ｋ）は、本発明の第２実施例に係る半導体装置の製造工程を示す断面図である。上述した第１実施例と比較した場合、第１バリア膜（２１３，３１３）を形成するまでの工程は、概ね同じである。先ず、公知の製造方法によってトランジスタ（３０２ａ，３０２ｂ，３０２ｃ）が形成された半導体基板３０１上に、CVD法でO_３-TEOS BPSGからなる膜厚1200nmの絶縁層を堆積する。続いて、平坦化を目的としてＮ_２雰囲気中で850℃、20分の熱処理を行い、BPSG膜をフローする。さらに、スピンオングラス(spin-on glass：ＳＯＧ)からなる膜厚470nmの絶縁層をスピン塗布した後にエッチバックを行い、膜厚850nmの第1の絶縁層３０３を形成する（図１３（Ａ））。エッチングに使用するガスは、例えば、C₄F₈、Ar、O₂、一酸化炭素(CO)を使用する。エッチングの条件は、ガス流量C₄F₈/Ar/O₂/CO=14/100/150/5sccm、RFパワー1500W、チャンバー圧力50mTorrとする。

次に、CVD法により膜厚600nm のW膜を堆積する。W膜の成膜には、例えば、6フッ化タングステン（WF₆）、モノシラン（SiH₄）、H₂を使用する。成膜条件は、２ステップから構成される。例えば、W核生成のための1stステップは、WF₆/SiH₄
=300/100sccm、チャンバー圧力300mTorr、ステージ温度400℃とする。次に、2ndステップは、WF₆/H₂=500/6500sccm、チャンバー圧力30Torr、ステージ温度400℃とする。Ti、TiN、およびW膜をエッチバックすることにより、メタルプラグ３０４が形成される（図１３（Ｂ））。エッチングに使用するガスは、例えば、6フッ化硫黄（SF₆）、O₂を使用する。エッチングの条件は、ガス流量SF₆/O₂=250/50sccm、RFパワー300W、チャンバー圧力150mTorrとする。

次に、スパッタ法により容量絶縁膜の下部電極の密着層として第２の絶縁層３０５を堆積する（図１３（Ｂ））。例えば、密着層３０５は酸化タンタル(TaxOy)とする。ターゲットにはTa、プロセスガスにAr/O₂混合ガスを用い、スパッタリング雰囲気の圧力を9.5mTorr、RFパワーを１．６kW、成膜温度を200℃の条件で堆積する。

続いて、容量絶縁膜の下部電極３０６、容量絶縁膜３０７、容量絶縁膜の上部電極３０８を順次堆積する（図１３（Ｃ））。下部電極３０６、および上部電極３０８は、それぞれ膜厚150nm、および200nmのPtをスパッタ法で形成する。Ptの形成では、例えば、ターゲットにはPt、プロセスガスにArを用い、スパッタリング雰囲気の圧力を10mTorr、RFパワーを1kW、成膜温度を200℃の条件で堆積する。強誘電体よりなる容量絶縁膜２０７は、膜厚120nmのタンタル酸ビスマスストロンチウム(SrBi₂Ta₂O₉：SBT)を形成する。

具体的には、容量絶縁膜３０７は以下のようにして形成する。初めに、SBTの溶解した前駆体溶液をスピン塗布する。そして、150〜200℃に保持したホットプレート上で５分間乾燥させ、溶液を揮発除去した後に、焼成炉にて800℃30分の酸素中熱処理を行うことにより、結晶化したSBT膜を得る。次に、ホトリソグラフィー及びエッチングにより、Ptからなる上部電極３０８を加工する。エッチングに使用するガスは、例えば、塩素(Cl₂)とArを使用する。エッチングの条件は、ガス流量Cl₂/Ar=10/10sccm、RFパワー120〜500W、チャンバー圧力5mTorrとする。

次に、ホトリソグラフィー及びエッチングにより、SBTからなる容量絶縁膜３０７、およびPtからなる下部電極３０６を加工して、キャパシタ３０９が完成する。SBTエッチングに使用するガスは、例えば、Cl₂、Ar、臭化水素(HBr)、O₂を使用する。エッチングの条件は、ガス流量Cl₂/Ar/HBr/O₂=5/12/3/3sccm、RFパワー100〜800W、チャンバー圧力2mTorrとする。Pt下部電極３０６のエッチングガスおよび条件は上部電極３０８と同様である。

次に、CVD法によりP-TEOS-SiO₂膜からなる第３の絶縁膜３１０を堆積し、図１３(Ｃ)に示す構造となる。

次に、図１４（Ｄ）に示すように、キャパシタ３０９の上部電極３０８、および下部電極３０６上にコンタクトホール３１１を形成する。コンタクトホール３１１の形成後は、強誘電体特性の回復を目的として、600〜750℃で１時間の熱処理をO₂雰囲気中で行う。

次に、図１４（Ｅ）に示すように、メタルプラグ３０４上にコンタクトホール３１２を形成する。エッチングに使用するガスは、例えば、CHF₃、CF₄、Arを使用する。エッチングの条件は、ガス流量CHF₃/CF₄/Ar=80/15/400sccm、RFパワー800W、チャンバー圧力500mTorrとする。

次に、図１５（Ｆ）に示すように、窒化チタン(TiN)からなる厚さ50nmの第１バリア膜３１３を堆積する。例えば、ターゲットにはTi、プロセスガスにN₂ガスを用い、ガス流量N₂=165sccm、スパッタリング雰囲気の圧力を14mTorr、DCパワーを5000W、成膜温度を150℃の条件で、スパッタリング法によりTiNを堆積する。

ここからのプロセスが、第１実施例と大きく異なる。図１５（Ｇ）に示すように、チタンアルミ窒化物(TiAlN)からなる厚さ50nmの第２のバリア膜３１４を堆積する。例えば、ターゲットにはTiAl、プロセスガスにAr/N₂混合ガスを用い、ガス流量比Ar/N₂=40/100sccm、スパッタリング雰囲気の圧力を12mTorr、DCパワーを2000W、成膜温度を150℃の条件で、スパッタリング法によりTiAlNを堆積する。TiNバリア間に異種材料であるTiAlNを挿入することにより、バリア粒界の連続性を低減する役割を担っている。第１バリア膜３１３、第２バリア膜３１４形成後はそれぞれ大気曝露を行うことも可能であるが、真空中での連続成膜を行えば、より高いスループットで処理が可能である。

次に、図１６（Ｈ）に示すように、窒化チタン(TiN)からなる厚さ50nmの第３バリア膜３１５を堆積する。例えば、ターゲットにはTi、プロセスガスにN₂ガスを用い、ガス流量N₂=165sccm、スパッタリング雰囲気の圧力を14mTorr、DCパワーを5000W、成膜温度を150℃の条件で、スパッタリング法によりTiNを堆積する。

次に、図１６（Ｉ）及び図１７（Ｊ）に示すように、Al合金からなる主導体膜３１６、その上に反射防止膜としての役割を担うTiNからなる導電膜３１７を形成する。Al合金の堆積には、例えば、ターゲットにはAl合金、プロセスガスにArガスを用い、２ステップで形成を行う。第１ステップでは、スパッタリング雰囲気の圧力を3mTorr、DCパワーを9kW、成膜温度を400℃とする。第２ステップでは、スパッタリング雰囲気の圧力を3mTorr、DCパワーを2kW、成膜温度を400℃の条件とする。TiNの堆積条件は、導電性バリア３１３と同様である。また、ここでは主導体膜はAl合金の例を説明したが、Al、Cu、あるいはCuを主成分とする合金を用いても良い。

最後に、図１７（Ｋ）に示すように、ホトリソグラフィー及びエッチングにより、第１バリア膜３１３、第２バリア膜３１４、第３バリア膜３１５，主導体膜３１６、導電膜３１７を加工し、配線パターンを形成する。エッチングに使用するガスは、例えば、三塩化ホウ素(BCl₃)、Cl₂を使用する。エッチングの条件は、ガス流量BCl₃/Cl₂=40/60sccm、圧力１Pa、RFパワー70Wとする。

以上示したように、バリア膜（３１３，３１５）間に異種材料（３１４）を挿入することにより、Al原子の拡散経路であるバリア粒界の連続性を低減してAl拡散抑制に大きな効果を生じる。また、各バリアを真空中で連続堆積してウエハのベント、真空引きなどを排除することで高いスループットでの処理が実現できる。

図１は、従来の半導体装置の構造を示す断面図である。図２は、図１の円で囲んだ部分の拡大図である。図３（Ａ）〜（Ｃ）は、本発明の第１実施例に係る半導体装置の製造工程の一部を示す断面図である。図４（Ｄ），（Ｅ）は、本発明の第１実施例に係る半導体装置の製造工程の一部を示す断面図である。図５（Ｆ），（Ｇ）は、本発明の第１実施例に係る半導体装置の製造工程の一部を示す断面図である。図６（Ｈ），（Ｉ）は、本発明の第１実施例に係る半導体装置の製造工程の一部を示す断面図である。図７（Ｊ）は、本発明の第１実施例に係る半導体装置の製造工程の一部を示す断面図である。図８は、本発明の第１実施例に係る半導体装置の作用、原理を説明するためのグラフであり、第１バリア膜の成膜圧力と応力との関係を示す。図９は、本発明の第１実施例に係る半導体装置の作用、原理を説明するためのグラフであり、第１バリア膜の成膜圧力と抵抗変化との関係を示す。図１０は、本発明の第１実施例に係る半導体装置の作用を説明するためのグラフであり、ＡＥＳによる各種元素の深さプロファイルを示す。図１１は、従来の半導体装置の作用を説明するためのグラフであり、ＡＥＳによる各種元素の深さプロファイルを示す。図１２は、本発明の第１実施例に係る半導体装置の効果を示すグラフであり、成膜圧力とキャパシタアレイリーク歩留まりとの関係を示す。図１３（Ａ）〜（Ｃ）は、本発明の第２実施例に係る半導体装置の製造工程の一部を示す断面図である。図１４（Ｄ），（Ｅ）は、本発明の第２実施例に係る半導体装置の製造工程の一部を示す断面図である。図１５（Ｆ），（Ｇ）は、本発明の第２実施例に係る半導体装置の製造工程の一部を示す断面図である。図１５（Ｈ），（Ｉ）は、本発明の第２実施例に係る半導体装置の製造工程の一部を示す断面図である。図１７（Ｊ），（Ｋ）は、本発明の第２実施例に係る半導体装置の製造工程の一部を示す断面図である。

符号の説明

２０１，３０１半導体基板
２０６，３０６キャパシタ下部電極
２０７，３０７キャパシタ容量絶縁膜
２０８，３０８キャパシタ上部電極
２１１，２１２，３１１，３１２コンタクトホール
２１３，３１３，２１４，３１４，３１５バリア層
２１５，３１６導電層

Claims

半導体基板と；
前記半導体基板上に形成される下部電極と、前記下部電極上に形成される容量絶縁膜と、前記容量絶縁膜上に形成される上部電極より構成されるキャパシタと；
前記上部電極及び下部電極上に形成されるコンタクトホールと；
前記コンタクトホール内に形成される、酸素を含有したバリア層と；
内面に前記バリア層が形成された前記コンタクトホールに充填される導体層とを備えることを特徴とする半導体装置。
前記バリア層は、複数の層からなる積層構造を有することを特徴とする請求項１に記載の半導体装置。
前記バリア層は、前記電極側の第１バリア層とその上に形成された同一材料の第２バリア層からなることを特徴とする請求項２に記載の半導体装置。
前記第１及び第２のバリア層は、ＴｉＮからなることを特徴とする請求項３に記載の半導体装置。
前記第１バリア層の圧縮応力が前記第２バリア層の圧縮応力よりも小さいことを特徴とする請求項１，２，３又は４に記載の半導体装置。
前記バリア層は、前記電極側の第１バリア層とその上に形成される第３バリア層及び、これら第１及び第３バリア層に挟まれた第２バリア層とからなり、
前記第１及び第３バリア層が同一材料からなり、前記第２バリア層が異種材料からなることを特徴とする請求項２に記載の半導体装置。
前記第１バリア層及び第３バリア層がＴｉＮからなり、前記第２バリア層がＴｉＡｌＮからなることを特徴とする請求項６に記載の半導体装置。
前記導体層は、Ａｌ又はＡｌ合金からなることを特徴とする請求項１，２，３，４，５，６，又は７に記載の半導体装置。
前記上部電極及び下部電極は、Ｐｔからなることを特徴とする請求項１，２，３，４，５，６，７又は８に記載の半導体装置。
前記第１バリア層の圧縮応力が５×１０^９dyne/ｃｍ^２よりも小さいことを特徴とする請求項１，２，３，４，５，６，７，８又は９に記載の半導体装置。
半導体基板と；
前記半導体基板上に形成されるＰｔからなる下部電極と、前記下部電極上に形成される容量絶縁膜と、前記容量絶縁膜上に形成されるＰｔからなる上部電極より構成されるキャパシタと；
前記上部電極及び下部電極上に形成されるコンタクトホールと；
前記コンタクトホール内に形成される、酸素を含有したバリア層と；
内面に前記バリア層が形成された前記コンタクトホールに充填されるＡｌ又はＡｌ合金からなる導体層とを備えることを特徴とする半導体装置。
半導体基板上にＰｔからなるキャパシタ用の下部電極を形成する工程と；
前記下部電極上にキャパシタ用の容量絶縁膜を形成する工程と；
前記容量絶縁膜上にＰｔからなるキャパシタ用の上部電極を形成する工程と；
前記キャパシタを覆うように第１絶縁膜を形成する工程と；
前記上部電極及び下部電極上の前記第１絶縁膜にコンタクトホールを形成する工程と；
前記コンタクトホール内に第１バリア層を形成する工程と；
前記第１バリア層上に第２バリア層を形成する工程と；
前記第１及び第２バリア層で内部を覆われたコンタクトホールにＡｌ又はＡｌ合金からなる導体層を充填する工程とを含み、
前記第１バリア層を、成膜圧１０〜１５ｍＴｏｒｒのスパッタリングで形成することを特徴とする半導体装置の製造方法。
前記第１バリア層を形成後に、大気暴露する工程を更に含むことを特徴とする請求項１２に記載の半導体装置の製造方法。