JP2020102816A - 撮像装置および撮像装置の制御方法 - Google Patents
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Abstract
【課題】信号線の寄生抵抗による画素の信号の電圧降下を低減し、入力回路を低電圧化することができる撮像装置を提供することである。【解決手段】撮像装置は、信号線(306)と、各々が光電変換に基づく信号を選択的に信号線に出力する複数の画素(201)と、信号線に接続される第1の電流源(404a)と、信号線に対して、第1の電流源とは異なる位置に接続される第2の電流源(404b)と、信号線に接続され、画素の信号が入力される入力回路(202)とを有し、第1の電流源と第2の電流源は、信号線に信号を出力する画素に応じて、信号線に対して電流を流す。【選択図】図4
Description
本発明は、撮像装置および撮像装置の制御方法に関する。
デジタルスチルカメラやデジタルビデオカメラの撮像素子として、CMOSイメージセンサが用いられている。CMOSイメージセンサは、行列状の画素と、CDS(相関2重サンプリング)やAD(アナログデジタル)変換を行う列回路とを有する。近年では、画素と列回路を異なる半導体チップに形成し、それらの半導体チップを積層する積層型CMOSイメージセンサが知られている(特許文献1参照)。
CMOSイメージセンサは、画素列毎に列回路を有する。その場合、画素の信号は、長い列信号線を介して、列回路に入力されるため、列信号線の持つ寄生抵抗の影響を無視できない。例えば、列回路側の列信号線に定電流源を接続した場合、画素が出力する電圧に対して、駆動電流と寄生抵抗による電圧降下が発生してしまう。また、電圧降下の量は、列回路との距離が遠い画素ほど大きくなるため、電圧降下分を加味して列回路の入力レンジを設計する必要があり、列回路の低電圧化の妨げ、すなわち低電力化の妨げとなる。
画素を構成する半導体チップ(第1の基板)と列回路を構成する半導体チップ(第2の基板)とを積層した積層型CMOSイメージセンサでは、第2の基板の列回路を一方向に列数分並べてしまうと、アスペクト比が極端に大きくなる。そのため、マトリクス状に並べる構成が好ましいと考えられるが、この場合、列信号線と列回路との電気接続点は、列毎に端部であったり、中央であったり、と異なることになる。すなわち、列に対して、一つの定電流源をどこに配置しても、読み出す画素と列の組み合わせによって電圧降下の影響を受けてしまい、低電圧化の妨げとなってしまう。
本発明の目的は、信号線の寄生抵抗による画素の信号の電圧降下を低減し、入力回路を低電圧化することができる撮像装置および撮像装置の制御方法を提供することである。
本発明の撮像装置は、信号線と、各々が光電変換に基づく信号を選択的に前記信号線に出力する複数の画素と、前記信号線に接続される第1の電流源と、前記信号線に対して、前記第1の電流源とは異なる位置に接続される第2の電流源と、前記信号線に接続され、前記画素の信号が入力される入力回路とを有し、前記第1の電流源と前記第2の電流源は、前記信号線に信号を出力する画素に応じて、前記信号線に対して電流を流す。
本発明によれば、信号線の寄生抵抗による画素の信号の電圧降下を低減し、入力回路を低電圧化することができる。
(第1の実施形態)
図1は、本発明の第1の実施形態による撮像装置100の構成例を示す図である。撮像装置100は、例えばデジタルカメラであり、レンズ部101と、レンズ駆動装置102と、シャッタ103と、シャッタ駆動装置104と、撮像素子105と、信号処理回路106とを有する。さらに、撮像装置100は、タイミング発生部107と、メモリ部108と、全体制御部109と、記録媒体I/F部110と、記録媒体111と、表示部112とを有する。
図1は、本発明の第1の実施形態による撮像装置100の構成例を示す図である。撮像装置100は、例えばデジタルカメラであり、レンズ部101と、レンズ駆動装置102と、シャッタ103と、シャッタ駆動装置104と、撮像素子105と、信号処理回路106とを有する。さらに、撮像装置100は、タイミング発生部107と、メモリ部108と、全体制御部109と、記録媒体I/F部110と、記録媒体111と、表示部112とを有する。
レンズ部101は、被写体の光学像を撮像素子105に結像させるレンズ部である。レンズ駆動装置102は、レンズ部101のズーム制御、フォーカス制御、絞り制御などを行う。シャッタ103は、メカニカルシャッタである。シャッタ駆動装置104は、シャッタ103を制御する。撮像素子105は、例えばCMOSイメージセンサであり、レンズ部101により結像された被写体を画像信号に変換する。信号処理回路106は、撮像素子105より出力される画像信号に対して、各種の補正やデータ圧縮等の信号処理を行う。
タイミング発生部107は、撮像素子105および信号処理回路106に対して、各種タイミング信号を出力する。メモリ部108は、画像データを一時的に記憶する。全体制御部109は、各種演算と撮像装置100の全体を制御する。記録媒体111は、画像データの記録または読み出しを行う半導体メモリ等の着脱可能な記録媒体である。記録媒体インターフェース(I/F)部110は、記録媒体111に対する画像データの記録または読み出しを行う。表示部112は、各種情報や画像を表示する。
次に、撮像装置100の動作について説明する。撮像装置100は、メイン電源がオンされると、制御系の電源がオンし、更に信号処理回路106などの撮像系回路の電源がオンされる。その後、撮像装置100は、レリーズボタンが押されると、撮影動作を開始し、撮像素子105が画像信号を出力する。撮影動作が終了すると、信号処理回路106は、撮像素子105から出力された画像信号に対して、補正演算や画像処理を行う。全体制御部109は、信号処理回路106が出力する画像データをメモリ部108に書き込む。そして、全体制御部109は、メモリ部108に書き込まれたデータを、記録媒体I/F部110を介して、記録媒体111に記録する。また、全体制御部109が外部のコンピュータ等に出力し、そのコンピュータ等が画像の加工を行うことができる。
図2は、図1の撮像素子105の構成例を示す図である。撮像素子105は、複数の画素201が行列状に配置された第1の基板211と、複数の列回路202が行列状に配置された第2の基板212とを有する。列回路202は、画素201の列毎に設けられる。例えば、n列目の列回路202は、n列目の画素201に接続される。列回路202は、CDS(相関2重サンプリング)やAD(アナログデジタル)変換を行う回路を有し、画素201の出力信号をアナログからデジタルに変換し、デジタル信号を出力する。第2の基板212の各列の列回路202は、基板接続点203および後述する列信号線306を介して、第1の基板211の各列の画素201に接続される。各列の列回路202に接続される基板接続点203の行方向位置は、同一ではない。例えば、n列目の列回路202の基板接続点203の行方向位置は、画素200のm行目である。n+1列目の列回路202の基板接続点203の行方向位置は、画素200のm+3行目である。
図3は、図2の画素201の構成例を示す回路図である。画素201は、1つのフォトダイオード301と、1つのフローティングデフュージョン(FD)303と、4つのトランジスタ302,304〜305,307とを有し、列信号線306に接続される。画素201の各々には、1つのマイクロレンズが設けられる。撮像素子105は、各列の列信号線306を有する。各列の列信号線306には、それぞれ、各列の画素201が接続される。
フォトダイオード301は、光電変換素子であり、光を電荷に変換する。トランジスタ302は、転送スイッチであり、信号PTXに応じて、フォトダイオード301により変換された電荷をFD303に転送する。FD303は、フォトダイオード301から転送された電荷を蓄積する。トランジスタ304は、列信号線306に接続される定電流源と共にソースフォロワアンプを形成し、FD303に蓄積されている電荷量に応じた電圧を出力する。トランジスタ305は、選択スイッチであり、信号PSELに応じて、トランジスタ304の出力ノードを列信号線306に接続する。トランジスタ307は、リセットスイッチであり、信号PRESに応じて、FD303を電源電圧VDDにリセットする。複数の画素201は、行列状に配置され、各々が光電変換に基づく信号を列毎に選択的に複数の列信号線306にそれぞれ出力する。
図4(a)は、n列目の画素201とn列目の列回路202の接続を示す図である。n+3列目の画素201とn+3列目の列回路202の接続も、n列目の画素201とn列目の列回路202の接続と同様である。図4(b)は、n+1列目の画素201とn+1列目の列回路202の接続を示す図である。n+4列目の画素201とn+4列目の列回路202の接続も、n+1列目の画素201とn+1列目の列回路202の接続と同様である。図4(c)は、n+2列目の画素201とn+2列目の列回路202の接続を示す図である。n+5列目の画素201とn+5列目の列回路202の接続も、n+2列目の画素201とn+2列目の列回路202の接続と同様である。
撮像素子105は、行列状に配置された複数の画素201と、各列の列回路202と、各列の基板接続点203と、各列の列信号線306と、各列の第1の定電流源404aと、各列の第2の定電流源404bと、各列のインバータ405とを有する。第1の基板211は、複数の画素201と、列信号線306と、第1の定電流源404aと、第2の定電流源404bと、インバータ405とを有する。第2の基板212は、列回路202を有する。
各列の画素201は、それぞれ、各列の列信号線306に接続される。各列の第1の定電流源404aは、それぞれ、各列の最上部の画素201の上の列信号線306とグランド電位ノードとの間に接続される。各列の第2の定電流源404bは、それぞれ、各列の最下部の画素201の下の列信号線306とグランド電位ノードとの間に接続される。各列の第2の定電流源404bは、それぞれ、各列の列信号線306に対して、各列の第1の定電流源404aとは異なる位置に接続される。各列の列回路202は、それぞれ、各列の基板接続点203を介して各列の列信号線306に接続され、画素201の信号が入力される。図1のタイミング発生部107は、パワーセーブ信号A〜Cを生成する。
各列の画素201は、それぞれ、各列の列信号線306に接続される。各列の第1の定電流源404aは、それぞれ、各列の最上部の画素201の上の列信号線306とグランド電位ノードとの間に接続される。各列の第2の定電流源404bは、それぞれ、各列の最下部の画素201の下の列信号線306とグランド電位ノードとの間に接続される。各列の第2の定電流源404bは、それぞれ、各列の列信号線306に対して、各列の第1の定電流源404aとは異なる位置に接続される。各列の列回路202は、それぞれ、各列の基板接続点203を介して各列の列信号線306に接続され、画素201の信号が入力される。図1のタイミング発生部107は、パワーセーブ信号A〜Cを生成する。
図4(a)では、列回路202は、基板接続点203を介して、最上部の画素201の上の列信号線306に接続される。インバータ405は、パワーセーブ信号Aの反転信号を第2の定電流源404bに出力する。n列目とn+3列目では、パワーセーブ信号Aがローレベルである場合には、第1の定電流源404aは、列信号線306に電流を流し、駆動状態になり、第2の定電流源404bは、列信号線306に電流を流さず、パワーセーブ状態になる。逆に、パワーセーブ信号Aがハイレベルである場合には、第1の定電流源404aは、列信号線306に電流を流さず、パワーセーブ状態になり、第2の定電流源404bは、列信号線306に電流を流し、駆動状態になる。第1の定電流源404aと第2の定電流源404bは、相互に排他動作となる。
図4(b)では、列回路202は、基板接続点203を介して、n+2列目の画素201とn+3列目の画素201との間の列信号線306に接続される。インバータ405は、パワーセーブ信号Bの反転信号を第2の定電流源404bに出力する。n+1列目とn+4列目では、パワーセーブ信号Bがローレベルである場合には、第1の定電流源404aは、列信号線306に電流を流し、駆動状態になり、第2の定電流源404bは、列信号線306に電流を流さず、パワーセーブ状態になる。逆に、パワーセーブ信号Bがハイレベルである場合には、第1の定電流源404aは、列信号線306に電流を流さず、パワーセーブ状態になり、第2の定電流源404bは、列信号線306に電流を流し、駆動状態になる。第1の定電流源404aと第2の定電流源404bは、相互に排他動作となる。
図4(c)では、列回路202は、基板接続点203を介して、n+5列目の画素201とn+6列目の画素201との間の列信号線306に接続される。インバータ405は、パワーセーブ信号Cの反転信号を第2の定電流源404bに出力する。n+2列目とn+5列目では、パワーセーブ信号Cがローレベルである場合には、第1の定電流源404aは、列信号線306に電流を流し、駆動状態になり、第2の定電流源404bは、列信号線306に電流を流さず、パワーセーブ状態になる。逆に、パワーセーブ信号Cがハイレベルである場合には、第1の定電流源404aは、列信号線306に電流を流さず、パワーセーブ状態になり、第2の定電流源404bは、列信号線306に電流を流し、駆動状態になる。第1の定電流源404aと第2の定電流源404bは、相互に排他動作となる。
タイミング発生部107は、パワーセーブ信号A〜Cを独立に制御する。すなわち、タイミング発生部107は、nおよびn+3列目の定電流源404aおよび404bと、n+1およびn+4列目の定電流源404aおよび404bと、n+2およびn+5列目の定電流源404aおよび404bを独立に制御し、画素信号を読み出す。
複数の列回路202の一部または全部は、複数の列信号線306にそれぞれ接続される行方向位置が異なる。複数の列回路202が複数の列信号線306にそれぞれ接続される行方向位置は、列方向に対して周期的に変わる。図2に示すように、複数の列回路202は、行列状に配置される。
図5(a)および(b)は、列信号線306の寄生抵抗501による電圧降下を説明するための図である。図5(a)は、m+1行目の画素201の信号を読み出す場合の電圧降下を示す図である。図5(b)は、m+8行目の画素201の信号を読み出す場合の電圧降下を示す図である。図5(a)および(b)では、一つの定電流源404aが最上部の画素201の上の列信号線306に接続され、基板接続点203がm+2行目の画素201とm+3行目の画素201との間の列信号線306に接続されている。列信号線306は、長い金属配線であり、無視できない寄生抵抗501を有する。列信号線306は、各画素201間の寄生抵抗501を有する。図5(a)および(b)では、経路502は、列回路202が画素201の信号を読み出す経路を示し、経路503は、電流が画素201から定電流源404aに流れる経路を示す。
図5(a)は、m+1行目の画素201の信号を読み出す場合の信号を読み出す経路502と電流が流れる経路503を示す。m+1行目の画素201の図3のトランジスタ305がオンになると、電流は、m+1行目の画素201の電源電圧VDDのノードから、トランジスタ304,305および列信号線306の経路503を介して、定電流源404aに流れる。m+1行目の画素201の信号は、列信号線306の経路502を介して、列回路202に出力される。経路502と経路503は、列信号線306上で重ならないため、列回路202が画素201から読み出す信号の電圧降下が発生しない。m行目〜m+2行目の画素201を読み出す場合も同様である。
図5(b)は、m+8行目の画素201の信号を読み出す場合の信号を読み出す経路502と電流が流れる経路503を示す。m+8行目の画素201の図3のトランジスタ305がオンになると、電流は、m+8行目の画素201の電源電圧VDDのノードから、トランジスタ304,305および列信号線306の経路503を介して、定電流源404aに流れる。m+8行目の画素201の信号は、列信号線306の経路502を介して、列回路202に出力される。経路502と経路503は、列信号線306上で重なるため、列回路202が画素201から読み出す信号の電圧降下が発生する。電圧降下は、経路502および503が重なる経路に存在する列信号線306の寄生抵抗501と定電流源404aで流す電流で決まる。m+3行目〜m+8行目の画素201を読み出す場合も同様である。
電圧降下は、信号を読み出す画素201の行方向位置によって異なる。そのため、列回路202の入力レンジは、電圧降下分を見越して設計しなければならず、列回路202の低電力化の妨げとなる。この電圧降下は、列回路202の近傍に定電流源を配置した場合も同様に発生する。
図6は、撮像装置100の制御方法を示す図であり、パワーセーブ信号A〜Cに応じた撮像素子105の動作を示す。撮像素子105は、パワーセーブ信号A〜Cに応じて、画素201の信号の電圧降下を防止することができる。図6では、横軸は画素201の列方向位置(列番号)を示し、縦軸は読み出す画素201の行方向位置(行番号)を示す。
パワーセーブ信号Aは、図4(a)のnおよびn+3列目の第1の定電流源404aおよびインバータ405に入力される。パワーセーブ信号Aは、読み出す画素201の行方向位置にかかわらず、常にハイレベルになり、第1の定電流源404aがオフになり、第2の定電流源404bがオンになる。すなわち、図4(a)では、信号を読み出す画素201の行方向位置にかかわらず、常に、信号を読み出す画素201から列信号線306を介して第1の定電流源404aに電流が流れず、信号を読み出す画素201から列信号線306を介して第2の定電流源404bに電流が流れる。これにより、画素信号の経路502と電流の経路503は、相互に重ならないので、画素信号の電圧降下を防止することができる。
パワーセーブ信号Bは、図4(b)のn+1およびn+4列目の第1の定電流源404aおよびインバータ405に入力される。パワーセーブ信号Bは、m行目〜m+2行目の中のいずれかの行の画素201の信号が読み出される場合には、ローレベルになり、第1の定電流源404aがオンになり、第2の定電流源404bがオフになる。その場合、図4(b)では、信号を読み出す画素201から列信号線306を介して第1の定電流源404aに電流が流れ、信号を読み出す画素201から列信号線306を介して第2の定電流源404bに電流が流れない。これにより、画素信号の経路502と電流の経路503は、相互に重ならないので、画素信号の電圧降下を防止することができる。
また、パワーセーブ信号Bは、m+3行目〜m+8行目の中のいずれかの行の画素201の信号が読み出される場合には、ハイレベルになり、第1の定電流源404aがオフになり、第2の定電流源404bがオンになる。その場合、図4(b)では、信号を読み出す画素201から列信号線306を介して第1の定電流源404aに電流が流れず、信号を読み出す画素201から列信号線306を介して第2の定電流源404bに電流が流れる。これにより、画素信号の経路502と電流の経路503は、相互に重ならないので、画素信号の電圧降下を防止することができる。
パワーセーブ信号Cは、図4(c)のn+2およびn+5列目の第1の定電流源404aおよびインバータ405に入力される。パワーセーブ信号Cは、m行目〜m+5行目の中のいずれかの行の画素201の信号が読み出される場合には、ローレベルになり、第1の定電流源404aがオンになり、第2の定電流源404bがオフになる。その場合、図4(c)では、信号を読み出す画素201から列信号線306を介して第1の定電流源404aに電流が流れ、信号を読み出す画素201から列信号線306を介して第2の定電流源404bに電流が流れない。これにより、画素信号の経路502と電流の経路503は、相互に重ならないので、画素信号の電圧降下を防止することができる。
また、パワーセーブ信号Cは、m+6行目〜m+8行目の中のいずれかの行の画素201の信号が読み出される場合には、ハイレベルになり、第1の定電流源404aがオフになり、第2の定電流源404bがオンになる。その場合、図4(c)では、信号を読み出す画素201から列信号線306を介して第1の定電流源404aに電流が流れず、信号を読み出す画素201から列信号線306を介して第2の定電流源404bに電流が流れる。これにより、画素信号の経路502と電流の経路503は、相互に重ならないので、画素信号の電圧降下を防止することができる。
第1の定電流源404aと第2の定電流源404bは、列信号線306に信号を出力する画素201の位置に応じて、列信号線306に対して電流を流す。画素201と列回路202との間の列信号線306で画素201の信号が転送される経路502と、画素201と第1の定電流源404aまたは第2の定電流源404bとの間の列信号線306で電流が流れる経路503とは、相互に重なっていない。
図4(b)および(c)では、列回路202は、複数の画素201のうちの一の画素201が列信号線306に接続される位置と、複数の画素のうちの他の画素201が列信号線306に接続される位置との間の列信号線306に接続される。第1の定電流源404aと第2の定電流源404bは、列信号線306に信号を出力する画素の位置に応じて、いずれか1つが列信号線306に対して電流を流す。列信号線306に信号を出力する画素201は、第1の定電流源404aと第2の定電流源404bのうちの電流が流れる電流源と列回路202との間の列信号線306に接続されている。第1の定電流源404aと第2の定電流源404bは、列信号線306の両端に接続される。第1の定電流源404aと第2の定電流源404bは、それぞれ、直接、列信号線306に接続されている。
図4(b)および(c)では、列回路202は、複数の画素201のうちの一の画素201が列信号線306に接続される位置と、複数の画素のうちの他の画素201が列信号線306に接続される位置との間の列信号線306に接続される。第1の定電流源404aと第2の定電流源404bは、列信号線306に信号を出力する画素の位置に応じて、いずれか1つが列信号線306に対して電流を流す。列信号線306に信号を出力する画素201は、第1の定電流源404aと第2の定電流源404bのうちの電流が流れる電流源と列回路202との間の列信号線306に接続されている。第1の定電流源404aと第2の定電流源404bは、列信号線306の両端に接続される。第1の定電流源404aと第2の定電流源404bは、それぞれ、直接、列信号線306に接続されている。
信号を読み出す画素201から列回路202までの列信号線306上の経路502と、信号を読み出す画素201からオン状態の定電流源404aまたは404bまでの列信号線306上の経路503が相互に重ならないように、パワーセーブ信号A〜Cが制御される。これにより、いずれの画素201の信号を読み出す際にも、画素信号の電圧降下は発生しない。列回路202の入力レンジは、画素信号のレンジのみの最小限を確保すればよく、列回路202の電源電圧も最小限でよいことから、低電力化が可能となる。
画素信号の電圧降下は防止されるが、列信号線306の寄生抵抗501による画素信号の静定時間の遅延は、発生する。静定時間の遅延は、信号を読み出す画素201から列回路202までの距離が長いほど大きくなるが、高速読み出しを実現したい場合は、駆動電流を増やすことで遅延を小さくすることができる。一方で、駆動電流を増やしてしまうと、消費電力の増大につながる。静定時間を早めて、かつ消費電力の増大を最小限に抑える場合は、静定時間のボトルネックである列回路202から遠い画素201を読み出す際の駆動電流を大きくし、列回路202から近い画素201の信号を読み出す際の駆動電流を小さくすればよい。
そこで、第1の定電流源404aと第2の定電流源404bの内、列回路202との距離が遠い側の定電流源の電流を、列回路202との距離が近い側の定電流源の電流より大きく設定することができる。第1の定電流源404aは、第1の定電流源404aと列回路202との間の列信号線306が第2の定電流源404bと列回路202との間の列信号線306より長い場合には、第2の定電流源404bより大きな電流を流す。第2の定電流源404bは、第2の定電流源404bと列回路202との間の列信号線306が第1の定電流源404aと列回路202との間の列信号線306より長い場合には、第1の定電流源404aより大きな電流を流す。
第1の定電流源404aと列回路202との間の距離と、第2の定電流源404bと列回路202との間の距離の組み合わせは、複数列周期で繰り返される。そのため、複数列周期毎に第1の定電流源404aと第2の定電流源404bの内、列回路202との距離が遠い側の定電流源の電流を、列回路202との距離が近い側の定電流源の電流より大きく設定する。このようにすることで、高速読み出しと低電力駆動の両立が可能となる。
この駆動を行う場合、例えば、固定的に複数列周期毎に第1の定電流源404aと第2の定電流源404bが流す電流を異ならせるように定電流源を構成することができる。また、第1の定電流源404aと第2の定電流源404bのそれぞれの電流値を可変できる構成とし、タイミング発生部107が、電流制御信号により、複数列周期毎に第1の定電流源404aと第2の定電流源404bが流す電流を異ならせるように制御してもよい。
なお、本実施形態では、画素201の列に対して1つの列信号線306と列回路202を設ける構成を示したが、これに限定されない。例えば、画素201の列に対して、複数の列信号線306と複数の列回路202設けてもよい。
また、本実施形態では、撮像素子105は、第1の基板211および第2の基板212の積層構造のCMOSイメージセンサの例を示したが、これに限定されない。撮像素子105は、1つの基板で構成するCMOSイメージセンサでもよい。
(第2の実施形態)
図7は、本発明の第2の実施形態による撮像素子105の構成例を示す図である。図4(a)〜(c)では、第1の基板211に第1の定電流源404aおよび第2の定電流源404bを設ける例を示した。本実施形態では、図7に示すように、第2の基板212に第1の定電流源404aおよび第2の定電流源404bを設ける。第1の基板211は、複数の画素201と、列信号線306を有する。第2の基板212は、列回路202と、第1の定電流源404aと、第2の定電流源404bを有する。第2の基板212の第1の定電流源404aは、基板接続点701aを介して、第1の基板211の最上部の画素201の上の列信号線306に接続される。第2の基板212の第2の定電流源404bは、基板接続点701bを介して、第1の基板211の最下部の画素201の下の列信号線306に接続される。
図7は、本発明の第2の実施形態による撮像素子105の構成例を示す図である。図4(a)〜(c)では、第1の基板211に第1の定電流源404aおよび第2の定電流源404bを設ける例を示した。本実施形態では、図7に示すように、第2の基板212に第1の定電流源404aおよび第2の定電流源404bを設ける。第1の基板211は、複数の画素201と、列信号線306を有する。第2の基板212は、列回路202と、第1の定電流源404aと、第2の定電流源404bを有する。第2の基板212の第1の定電流源404aは、基板接続点701aを介して、第1の基板211の最上部の画素201の上の列信号線306に接続される。第2の基板212の第2の定電流源404bは、基板接続点701bを介して、第1の基板211の最下部の画素201の下の列信号線306に接続される。
(第3の実施形態)
第1の実施形態では、撮像素子105は、第1の定電流源404aと第2の定電流源404bで排他的にパワーセーブを行い、画素201を駆動する定電流源の切り替えを行う。ここで、第1の定電流源404aと第2の定電流源404bを切り替える際に、定電流源のパワーセーブ解除から安定動作までに有限な時間(復帰時間)が必要となる。撮像素子105は、復帰時間を待って、読み出しを行う場合、読み出し時間が延びてしまう。本発明の第3の実施形態では、復帰時間が読み出し時間に影響を与えないような撮像素子105を示す。
第1の実施形態では、撮像素子105は、第1の定電流源404aと第2の定電流源404bで排他的にパワーセーブを行い、画素201を駆動する定電流源の切り替えを行う。ここで、第1の定電流源404aと第2の定電流源404bを切り替える際に、定電流源のパワーセーブ解除から安定動作までに有限な時間(復帰時間)が必要となる。撮像素子105は、復帰時間を待って、読み出しを行う場合、読み出し時間が延びてしまう。本発明の第3の実施形態では、復帰時間が読み出し時間に影響を与えないような撮像素子105を示す。
図8は、本発明の第3の実施形態による撮像素子105の構成例を示す図である。図8の撮像素子105は、図4(a)〜(c)の撮像素子105に対して、インバータ405を削除し、スイッチ801a,801bおよびインバータ802を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
タイミング発生部107は、パワーセーブ信号αを第1の定電流源404aに出力し、パワーセーブ信号βを第2の定電流源404bに出力し、接続信号をスイッチ801aおよびインバータ802に出力する。スイッチ801aは、第1の定電流源404aと列信号線306との間に設けられる。スイッチ801bは、第2の定電流源404bと列信号線306との間に設けられる。インバータ802は、その接続信号の論理反転信号をスイッチ801bに出力する。
スイッチ801aは、トランジスタであり、接続信号がハイレベルである場合に、列信号線306を第1の定電流源404aに接続し、接続信号がローレベルである場合に、列信号線306を第1の定電流源404aから切断する。スイッチ801bは、トランジスタであり、接続信号がローレベルである場合に、列信号線306を第2の定電流源404bに接続し、接続信号がハイレベルである場合に、列信号線306を第2の定電流源404bから切断する。
定電流源404aと404bは、それぞれ、パワーセーブ信号αおよびβにより、パワーセーブを独立で制御可能である。第1の定電流源404aは、パワーセーブ信号αがローレベルである場合には、駆動状態であり、パワーセーブ信号αがハイレベルである場合には、駆動状態ではなくなる。第2の定電流源404bは、パワーセーブ信号βがローレベルである場合には、駆動状態であり、パワーセーブ信号βがハイレベルである場合には、駆動状態ではなくなる。
タイミング発生部107は、パワーセーブ信号αを第1の定電流源404aに出力し、パワーセーブ信号βを第2の定電流源404bに出力し、接続信号をスイッチ801aおよびインバータ802に出力する。スイッチ801aは、第1の定電流源404aと列信号線306との間に設けられる。スイッチ801bは、第2の定電流源404bと列信号線306との間に設けられる。インバータ802は、その接続信号の論理反転信号をスイッチ801bに出力する。
スイッチ801aは、トランジスタであり、接続信号がハイレベルである場合に、列信号線306を第1の定電流源404aに接続し、接続信号がローレベルである場合に、列信号線306を第1の定電流源404aから切断する。スイッチ801bは、トランジスタであり、接続信号がローレベルである場合に、列信号線306を第2の定電流源404bに接続し、接続信号がハイレベルである場合に、列信号線306を第2の定電流源404bから切断する。
定電流源404aと404bは、それぞれ、パワーセーブ信号αおよびβにより、パワーセーブを独立で制御可能である。第1の定電流源404aは、パワーセーブ信号αがローレベルである場合には、駆動状態であり、パワーセーブ信号αがハイレベルである場合には、駆動状態ではなくなる。第2の定電流源404bは、パワーセーブ信号βがローレベルである場合には、駆動状態であり、パワーセーブ信号βがハイレベルである場合には、駆動状態ではなくなる。
図9は、撮像装置100の制御方法を示すタイミングチャートであり、図8のパワーセーブ信号α、パワーセーブ信号βおよび接続信号を示す。時刻t901の前の期間では、パワーセーブ信号αがローレベルであり、パワーセーブ信号βがハイレベルであり、接続信号がハイレベルであり、撮像素子105は、現在の行の画素201の信号を読み出す。接続信号がハイレベルであるので、スイッチ801aは、列信号線306を第1の定電流源404aに接続し、スイッチ801bは、列信号線306を第2の定電流源404bから切断する。パワーセーブ信号αがローレベルであるので、第1の定電流源404aは、駆動状態であり、列信号線306の電流が流れる。第2の定電流源404bは、駆動状態ではなく、列信号線306の電流が流れない。
時刻t901〜t902の期間では、撮像素子105が現在の行の画素201の信号の読み出しを終了し、タイミング発生部107は、パワーセーブ信号βをハイレベルからローレベルに変化させる。第2の定電流源404bは、駆動状態になる。接続信号がハイレベルであり、スイッチ801aは、列信号線306を第1の定電流源404aに接続する。スイッチ801bは、列信号線306を第2の定電流源404bから切断しているので、第2の定電流源404bには列信号線306の電流が流れず、パワーセーブが行われる。パワーセーブ信号αがローレベルである。第1の定電流源404aは、駆動状態であり、列信号線306に接続され、列信号線306の電流が流れる。
時刻t902以降の期間では、タイミング発生部107は、パワーセーブ信号αをローレベルからハイレベルに変化させ、接続信号をハイレベルからローレベルに変化させ、撮像素子105は、次の行の画素201の信号の読み出しを開始する。接続信号がローレベルであるので、スイッチ801bは、列信号線306を第2の定電流源404bに接続し、スイッチ801aは、列信号線306を第1の定電流源404aから切断する。パワーセーブ信号βがローレベルであるので、第2の定電流源404bは、駆動状態であり、列信号線306の電流を流す。第1の定電流源404aは、駆動状態ではなく、列信号線306の電流を流さず、パワーセーブが行われる。
以上のように、時刻t901の前では、撮像素子105は、現在の行の画素201の信号を第1の定電流源404aを用いて読み出す。その後、時刻t902では、撮像素子105は、次の行の画素201の信号を第2の定電流源404bを用いて読み出す。
時刻t901〜t902は、第2の定電流源404bのパワーセーブ解除から安定動作になるまでの復帰時間である。タイミング発生部107は、次の行の画素201の信号読み出しを開始する時刻t902より復帰時間だけ早い時刻t901でパワーセーブ信号βを立ち下げ、第2の定電流源404bのパワーセーブを解除する。
次に、時刻t902では、タイミング発生部107は、接続信号を立ち下げ、列信号線306に接続する定電流源を第1の定電流源404aから第2の定電流源404bに切り替える。また、タイミング発生部107は、パワーセーブ信号αを立ち上げ、第1の定電流源404aのパワーセーブを行う。なお、第2の定電流源404bの復帰を例に説明したが、第1の定電流源404aの復帰の場合も同様である。
次に、時刻t902では、タイミング発生部107は、接続信号を立ち下げ、列信号線306に接続する定電流源を第1の定電流源404aから第2の定電流源404bに切り替える。また、タイミング発生部107は、パワーセーブ信号αを立ち上げ、第1の定電流源404aのパワーセーブを行う。なお、第2の定電流源404bの復帰を例に説明したが、第1の定電流源404aの復帰の場合も同様である。
本実施形態によれば、定電流源404aおよび404bのパワーセーブ復帰時間による読み出し時間の遅延を解消することができる。また、定電流源404aおよび404bの切り替え直後の画素201に供給する電流をより早く安定させるために、切り替え直後のみ大きな電流を流してもよい。その場合、第2の定電流源404bは、時刻t902以降の期間の開始時に、時刻t902以降の期間の安定時よりも大きな電流を流す。
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。撮像素子105は、デジタルカメラ、ビデオカメラの他、スマートフォン、タブレット、工業用カメラ、医療用カメラ、車載カメラ等に適用可能である。
105 撮像素子、107 タイミング発生部、201 画素、202 列回路、301 フォトダイオード、306 列信号線、404a 第1の定電流源、404b 第2の定電流源
Claims (20)
- 信号線と、
各々が光電変換に基づく信号を選択的に前記信号線に出力する複数の画素と、
前記信号線に接続される第1の電流源と、
前記信号線に対して、前記第1の電流源とは異なる位置に接続される第2の電流源と、
前記信号線に接続され、前記画素の信号が入力される入力回路とを有し、
前記第1の電流源と前記第2の電流源は、前記信号線に信号を出力する画素に応じて、前記信号線に対して電流を流すことを特徴とする撮像装置。 - 前記画素と前記入力回路との間の前記信号線で前記画素の信号が転送される経路と、前記画素と前記第1の電流源または前記第2の電流源との間の前記信号線で電流が流れる経路とは、相互に重なっていないことを特徴とする請求項1に記載の撮像装置。
- 前記入力回路は、前記複数の画素のうちの一の画素が前記信号線に接続される位置と、前記複数の画素のうちの他の画素が前記信号線に接続される位置との間の前記信号線に接続されることを特徴とする請求項1または2に記載の撮像装置。
- 前記第1の電流源と前記第2の電流源は、前記信号線に信号を出力する画素に応じて、いずれか1つが前記信号線に対して電流を流すことを特徴とする請求項1〜3のいずれか1項に記載の撮像装置。
- 前記信号線に信号を出力する画素は、前記第1の電流源と前記第2の電流源のうちの電流が流れる電流源と前記入力回路との間の前記信号線に接続されていることを特徴とする請求項1〜4のいずれか1項に記載の撮像装置。
- 第1の基板は、前記複数の画素を有し、
第2の基板は、前記入力回路を有することを特徴とする請求項1〜5のいずれか1項に記載の撮像装置。 - 前記第1の基板は、前記第1の電流源と前記第2の電流源を有することを特徴とする請求項6に記載の撮像装置。
- 前記第2の基板は、前記第1の電流源と前記第2の電流源を有することを特徴とする請求項6に記載の撮像装置。
- 前記第1の電流源と前記第2の電流源は、前記信号線の両端に接続されることを特徴とする請求項1〜8のいずれか1項に記載の撮像装置。
- 前記第1の電流源と前記第2の電流源は、それぞれ、直接、前記信号線に接続されていることを特徴とする請求項1〜9のいずれか1項に記載の撮像装置。
- 前記第1の電流源と前記信号線との間に設けられる第1のスイッチと、
前記第2の電流源と前記信号線との間に設けられる第2のスイッチとをさらに有することを特徴とする請求項1〜9のいずれか1項に記載の撮像装置。 - 第1の期間では、前記第1のスイッチは、前記信号線を前記第1の電流源に接続し、前記第2のスイッチは、前記信号線を前記第2の電流源から切断し、前記第1の電流源は、駆動状態であり、前記第2の電流源は、駆動状態ではなく、
前記第1の期間の後の第2の期間では、前記第1のスイッチは、前記信号線を前記第1の電流源に接続し、前記第2のスイッチは、前記信号線を前記第2の電流源から切断し、前記第1の電流源は、駆動状態であり、前記第2の電流源は、駆動状態であり、
前記第2の期間の後の第3の期間では、前記第1のスイッチは、前記信号線を前記第1の電流源から切断し、前記第2のスイッチは、前記信号線を前記第2の電流源に接続し、前記第1の電流源は、駆動状態ではなく、前記第2の電流源は、駆動状態であることを特徴とする請求項11に記載の撮像装置。 - 前記第2の電流源は、前記第3の期間の開始時に、前記第3の期間の安定時よりも大きな電流を流すことを特徴とする請求項12に記載の撮像装置。
- 前記第1の電流源は、前記第1の電流源と前記入力回路との間の前記信号線が前記第2の電流源と前記入力回路との間の前記信号線より長い場合には、前記第2の電流源より大きな電流を流し、
前記第2の電流源は、前記第2の電流源と前記入力回路との間の前記信号線が前記第1の電流源と前記入力回路との間の前記信号線より長い場合には、前記第1の電流源より大きな電流を流すことを特徴とする請求項1〜13のいずれか1項に記載の撮像装置。 - 複数の信号線と、
行列状に配置され、各々が光電変換に基づく信号を列毎に選択的に前記複数の信号線にそれぞれ出力する複数の画素と、
前記複数の信号線にそれぞれ接続される複数の第1の電流源と、
前記複数の信号線に対して、前記複数の第1の電流源とはそれぞれ異なる位置に接続される複数の第2の電流源と、
前記複数の信号線にそれぞれ接続され、前記画素の信号が入力される複数の入力回路とを有し、
前記第1の電流源と前記第2の電流源は、前記信号線に信号を出力する画素に応じて、前記信号線に対して電流を流すことを特徴とする撮像装置。 - 前記複数の入力回路の一部または全部は、前記複数の信号線にそれぞれ接続される行方向位置が異なることを特徴とする請求項15に記載の撮像装置。
- 前記複数の入力回路が前記複数の信号線にそれぞれ接続される行方向位置は、列方向に対して周期的に変わることを特徴とする請求項15または16に記載の撮像装置。
- 前記複数の入力回路は、行列状に配置されることを特徴とする請求項15〜17のいずれか1項に記載の撮像装置。
- 信号線と、
各々が光電変換に基づく信号を選択的に前記信号線に出力する複数の画素と、
前記信号線に接続される第1の電流源と、
前記信号線に対して、前記第1の電流源とは異なる位置に接続される第2の電流源と、
前記信号線に接続され、前記画素の信号が入力される入力回路とを有する撮像装置の制御方法であって、
前記第1の電流源と前記第2の電流源が、前記信号線に信号を出力する画素に応じて、前記信号線に対して電流を流すことを特徴とする撮像装置の制御方法。 - 複数の信号線と、
行列状に配置され、各々が光電変換に基づく信号を列毎に選択的に前記複数の信号線にそれぞれ出力する複数の画素と、
前記複数の信号線にそれぞれ接続される複数の第1の電流源と、
前記複数の信号線に対して、前記複数の第1の電流源とはそれぞれ異なる位置に接続される複数の第2の電流源と、
前記複数の信号線にそれぞれ接続され、前記画素の信号が入力される複数の入力回路とを有する撮像装置の制御方法であって、
前記第1の電流源と前記第2の電流源が、前記信号線に信号を出力する画素に応じて、前記信号線に対して電流を流すことを特徴とする撮像装置の制御方法。
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ID=71140012
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WO2022009530A1 (ja) * | 2020-07-07 | 2022-01-13 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置及び電子機器 |
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