JP2008064841A - 表示制御装置、半導体集積回路及び携帯端末システム - Google Patents

Abstract

【課題】画素データを転送するホスト装置によるダミーサイクルの挿入を最小限に抑えて画素データに対する階調補正を行う。
【解決手段】外部から順次転送される画素データの階調を補正可能な補正回路（７０）は、画素データを動作クロック（ＷＣＬＫ）に同期してシフトするシフト回路（７１）、シフト回路の途中のシフト出力を逐次複数画素分並列にラッチする並列ラッチ回路（７２）、シフト回路のシフト動作に同期しながら、並列ラッチ回路がラッチする複数画素分の画素データを用いた演算を行ってシフト回路の中間シフト出力を補正する演算回路（７３〜７５）、及び並列ラッチ回路でラッチした、前記表示サイズに応じた転送方向の同一ライン上にない画素データを用いて前記演算回路で補正結果が得られる期間には、演算回路の出力に代えてシフト回路の最終シフト段の出力を選択するセレクタ（７６）を有する。
【選択図】図１

Description

本発明は、表示サイズに従って外部から順次転送される画素データの階調を補正する補正技術に関し、液晶駆動制御用の半導体集積回路や携帯電話機等の携帯端末システム等に搭載され、例えば画フレームバッファに書き込まれる画像データに対する階調補正によるエッジ強調に適用して有効な技術に関する。

画像データに対して階調補正によるエッジ強調を行う技術が提供されている。特許文献１には、Ｎ−１フレーム目の入力階調信号とＮフレーム目の入力階調信号とに応じて定められた関係に基づいて輝度を補正するための補正信号を生成し、この補正信号を用いてＮフレーム目の入力階調信号を補正するようにした液晶表示装置について記載がある。エッジ強調を行う場合、着目する位置の画素に対してその前後に位置する画素のデータとの階調差を強調することによってエッジ強調を行うことができる。着目する画素の階調を強調するには着目する画素位置の前後に位置する画素のデータが転送されて揃うまで待たなければならない。揃ったところでエッジ強調のための演算をクロックに同期して複数サイクルで行う。例えば着目する画素の階調をその前後画素の階調を用いて平滑化し、平滑化した階調と前記着目画素の階調との差分を求め、その差を前記着目画素の階調に加算する処理を順次行なう。この一連の処理をクロックに同期してパイプライン的に行うには、演算サイクルに同期して着目画素のデータは適宜パイプラインの途中や終段に送られることが必要になる。この一連の処理をクロックに同期してパイプライン的に行えば、入力された画素データを順次そのパイプラインに投入することにより、入力画素データに対してエッジ強調を行った画素データを得ることができる。

特開２００２−８２６５７号公報

そのようなパイプライン的な処理によるエッジ強調の処理には異なる表示ラインの画素データに影響があることは望ましくない。例えば前記平滑化の処理に用いる画素のデータが異なる表示ラインにまたがらないようにすることが必要である。そのため、少なくとも平滑化の処理に用いる画素のデータが同一表示ラインの画素データになるように、転送される画素データの表示ラインが切り替わるときには毎回ダミーサイクルを複数サイクル挿入することが必要になる。そのようなダミーサイクルは画素データの転送サイクルと関係するので、画素データの転送元が発行するのが一般的である。そのような画素データをホスト装置がパラレルインタフェースによって転送する場合、ホスト装置はダミーサイクルを挿入するたびに例えばダミーの書き込みアクセスサイクルを発行するための命令実行を行わなければならず、ホスト装置の負担が大きくなるという問題点が見出された。ホスト装置の負担増大はパラレルインタフェースに限らずシリアルインタフェース等その他のインタフェースを用いて画素データの転送を受ける場合も同じである。

本発明の目的は、画素データの転送元であるホスト装置によるダミーサイクルの挿入を最小限に抑えて画素データに対する階調補正を行うことができる表示制御装置、更にはその表示制御装置を採用した半導体集積回路及び携帯端末システムを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係る表示制御装置（１０）は、表示サイズに従って外部から順次転送される画素データの階調を補正可能な補正回路（７０，７０Ａ）を備える。前記補正回路は、順次転送される画素データを動作クロックに同期してシフトする複数段のシフト回路（７１，７１Ａ）と、前記シフト回路の途中のシフト出力を逐次複数画素分並列にラッチする並列ラッチ回路（７２，７２Ａ）と、前記シフト回路のシフト動作に同期しながら、前記並列ラッチ回路がラッチする複数画素分の画素データを用いて演算を行い、その演算結果に基づいて前記シフト回路の中間シフト出力を補正する演算回路（７３，７３Ａ，７４，７４Ａ，７５）と、前記シフト回路の最終シフト段の出力又は前記演算回路の出力を選択するセレクタ（７６）と、前記並列ラッチ回路でラッチした、前記表示サイズに応じた転送方向の同一ライン上にない画素データを用いて前記演算回路で補正結果が得られる期間に、前記シフト回路の最終シフト段の出力を前記セレクタに選択可能とする制御信号を生成する選択制御回路（７９，７９Ａ）と、を有する。

これによれば、並列ラッチ回路がラッチする画素データが表示サイズに応じた転送方向同一ライン上の画素データでない状態になるクロックサイクル数分だけ連続してセレクタにシフト回路の最終シフト段出力を選択させるから、転送方向同一ライン上にない複数画素データの演算結果によって画素データが補正される事態を抑制することができる。換言すれば、その期間に並列ラッチにラッチされた画素データによる演算結果は無視されることになるので、その期間に敢えてダミーサイクルを挿入して画素データがラッチされる状態を回避することを要しない。従って、画素データの転送元であるホスト装置によるダミーサイクルの挿入を最小限に抑えて画素データに対する階調補正を行うことができる。

本発明の一つの具体的な形態として、前記並列ラッチ回路がラッチする最大画素データ数を３個とするとき、前記選択制御回路（７９）は前記表示サイズに応じた転送方向の同一ライン上の端の画素位置に応ずる画素データを前記セレクタに前記シフト回路の最終シフト段から選択させる。

本発明の別の具体的な形態として、前記並列ラッチ回路がラッチする最大画素データ数を５個とするとき、前記選択制御回路（７９Ａ）は前記表示サイズに応じた転送方向の同一ライン上の端とその隣の画素位置に応ずる画素データを前記セレクタに前記シフト回路の最終シフト段から選択させる。

本発明の更に別の具体的な形態として、前記表示サイズを垂直方向と水平方向で指定する第１制御レジスタ（ＶＳＡ，ＶＥＡ，ＨＳＡ，ＨＥＡ）を有する。前記選択制御回路は、前記第１制御レジスタの設定値に基づいて、表示サイズに応じた転送方向端部側の画素位置を判定する。前記選択制御回路による制御動作を容易に実現することができる。

本発明の更に別の具体的な形態として、前記演算回路は、前記並列ラッチ回路がラッチする複数画素分の画素データを平滑化する第１演算処理と、平滑化されたデータと前記シフト回路の中間シフト出力から得られる画素データとの差分から差分データを演算する第２演算処理と、前記シフト回路の次段の中間シフト出力から得られる画素データに前記差分データを加算する第３演算処理を行なう。画像データに対する階調補正によるエッジ強調を容易に行うことが可能になる。

本発明の更に別の具体的な形態として、前記シフト回路は直列５段のシフト段（ＬＴ１〜ＬＴ５）を有し、前記並列ラッチ回路は前記シフト回路の第1シフト段の中間シフト出力を順次動作クロックの３サイクル分並列に保持する。前記演算回路は、並列ラッチ回路が保持する３個の画素データを並列入力し前記動作クロックの１サイクルで前記第1演算処理を行なう第1演算処理回路（７３）、前記第１演算処理回路の出力と前記シフト回路の第３シフト段の中間シフト出力とを入力し前記動作クロックの１サイクルで前記第２演算処理を行なう第２演算回路（７４）と、前記第２演算処理回路の出力と前記シフト回路の第４シフト段の中間シフト出力とを入力し前記動作クロックの１サイクルで前記第３演算処理を行なう第３演算回路（７５）とを有する。

本発明の更に別の具体的な形態として、前記選択制御回路は、前記シフト回路の最終シフト段の出力として前記セレクタに表示サイズに応じた転送方向端部の画素位置の画素データを選択させ、それ以外の画素位置に対しては前記第３演算回路の出力をセレクタに選択させる。

本発明の更に別の具体的な形態として、第２制御レジスタ（ＡＶＳＴ）を有し、その設定値に応じて平滑化に利用する画素データに対する重み付けが決定される。第３制御レジスタ（ＤＴＨＨ，ＤＴＨＬ）を有し、その設定値に応じて差分データとして採用する差分の上限と下限が決定される。第４制御レジスタ（ＡＤＳＴ）を有し、その設定値に応じて加算すべき差分データに対する重み付けが決定される。前記制御レジスタの設定を変更することにより画像の種類に応じて最適なエッジ強調を行うことが容易になる。

〔２〕本発明に係る半導体集積回路は、ホストインタフェース用外部端子（ＴＭＬ１）と、前記ホストインタフェース用外部端子に接続するホストインタフェース回路（２０）と、前記ホストインタフェース回路に接続する表示制御回路（２１）と、前記表示制御回路に接続する表示駆動用外部端子（ＴＭＬ２）とを有する。前記ホストインタフェース回路は、差動でシリアルデータを入出力する第１シリアルインタフェース回路（２５）、パラレルインタフェース回路（３３）及びその他のインタフェース回路のうち少なくとも一つを有し、ホストインタフェースモードの設定状態に従ってホスト装置とのインタフェースに使用するインタフェース回路が選択される。前記表示制御回路は、表示データのフレームバッファに利用可能な表示メモリ（４３）と、前記表示メモリに格納する画素データの階調を補正可能な補正回路（７０）とを備える。前記補正回路は、前記ホストインタフェース回路から表示サイズに従って順次転送される画素データを動作クロックに同期してシフトする複数段のシフト回路と、前記シフト回路の途中のシフト出力を逐次複数画素分並列にラッチする並列ラッチ回路と、前記シフト回路のシフト動作に同期しながら、前記並列ラッチ回路がラッチする複数画素分の画素データを用いて演算を行い、その演算結果に基づいて前記シフト回路の中間シフト出力を補正する演算回路と、前記シフト回路の最終シフト段の出力又は前記演算回路の出力を選択するセレクタと、前記並列ラッチ回路でラッチした、前記表示サイズに応じた転送方向の同一ライン上にない画素データを用いて前記演算回路で補正結果が得られる期間に、前記シフト回路の最終シフト段の出力を前記セレクタに選択可能とする選択制御回路と、を有する。

これによれば、上記同様の補正回路を採用するから、画素データの転送元であるホスト装置によるダミーサイクルの挿入を最小限に抑えて画素データに対する階調補正を行うことができる。

本発明の一つの具体的な形態として、前記ホストインタフェース回路は前記第１シリアルインタフェース回路を有し、前記ホスト装置とのインタフェースに前記第１シリアルインタフェース回路の利用が選択されたとき、前記第１シリアルインタフェース回路は、画素データのデータパケット受信に応答して前記動作クロックを発生する。このとき、1フレーム分の前記データパケットの最後にはダミーデータライトされたデータパケットが付加されている。

また、前記ホスト装置とのインタフェースに前記パラレルインタフェース回路の利用が選択されたとき、前記パラレルインタフェース回路は、半導体集積回路の外部から画素データと共に転送されるパラレルインタフェース制御信号の一つであるライトストローブ信号の変化に応答して前記動作クロックを発生する。ホスト装置とパラレルインタフェース又は高速シリアルインタフェースの何れを採用する場合にも、ダミーサイクルの挿入を最小限に抑えて画素データに対する階調補正を行うことができる。

本発明の更に具体的な形態として、前記その他のインタフェース回路として、前記パラレルインタフェース回路を用いて入力するデータをフレームバッファに描画するためのタイミング制御信号を入力するＲＧＢ画像入力インタフェース回路を有する。前記タイミング制御信号として、データの有効性を示すデータイネーブル信号、水平同期信号、垂直同期信号、及びデータ取り込みタイミングを規定するドットクロックを入力する。前記ＲＧＢ画像入力インタフェース回路は、入力した前記ドットクロックを前記動作クロックとして前記補正回路に供給する。

〔３〕本発明に係る携帯端末システムは、第１筐体（１７）と、前記第１筐体にヒンジ部（１６）を介して折り曲げ可能に結合された第２筐体（１５）とを有する。前記第１筐体は前記ホスト装置（５）を有する。前記第２筐体は、前記ホスト装置に複数本の信号線を介してインタフェースされる液晶駆動制御装置（１０）及び前記液晶駆動制御装置によって表示制御される液晶ディスプレイ（１１）、を有する。前記複数本の信号線は前記ヒンジ部を通る。前記液晶駆動制御装置は、ホストインタフェース用外部端子と、前記ホストインタフェース用外部端子に接続するホストインタフェース回路と、前記ホストインタフェース回路に接続する表示制御回路と、前記表示制御回路に接続する表示駆動用外部端子と、を供えた半導体集積回路で構成される。前記ホストインタフェース回路は、差動でシリアルデータを入出力する第１シリアルインタフェース回路、パラレルインタフェース回路及びその他のインタフェース回路を有し、ホストインタフェースモードの設定状態に従ってホスト装置とのインタフェースに使用するインタフェース回路が選択される。前記表示制御回路は、表示データのフレームバッファに利用可能な表示メモリと、前記表示メモリに格納する画素データの階調を補正可能な補正回路とを備える。前記補正回路は、前記ホストインタフェース回路から表示サイズに従って順次転送される画素データを動作クロックに同期してシフトする複数段のシフト回路と、前記シフト回路の途中のシフト出力を逐次複数画素分並列にラッチする並列ラッチ回路と、前記シフト回路のシフト動作に同期しながら、前記並列ラッチ回路がラッチする複数画素分の画素データを用いて演算を行い、その演算結果に基づいて前記シフト回路の中間シフト出力を補正する演算回路と、前記シフト回路の最終シフト段の出力又は前記演算回路の出力を選択するセレクタと、前記並列ラッチ回路でラッチした、前記表示サイズに応じた転送方向の同一ライン上にない画素データを用いて前記演算回路で補正結果が得られる期間に、前記シフト回路の最終シフト段の出力を選択可能にするするセレクタと、を有する。

これによれば、上記同様の補正回路を採用するから、画素データの転送元であるホスト装置によるダミーサイクルの挿入を最小限に抑えて画素データに対する階調補正を行うことができる。

本発明の一つの具体的な形態として、前記ホスト装置とのインタフェースに前記第１シリアルインタフェース回路の利用が選択されたとき、前記第１シリアルインタフェース回路は、前記ホスト装置から画素データのデータパケットを受信するのに応答して前記動作クロックを発生する。このとき、１フレーム分の前記データパケットの最後にはダミーデータライトされたデータパケットが付加されている。

前記ホスト装置とのインタフェースに前記パラレルインタフェース回路の利用が選択されたとき、前記パラレルインタフェース回路は、前記ホスト装置から画素データと共に供給されるパラレルインタフェース制御信号の一つであるライトストローブ信号の変化に応答して前記動作クロックを発生する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、画素データの転送元であるホスト装置によるダミーサイクルの挿入を最小限に抑えて画素データに対する階調補正を行うことができる表示制御装置、更にはその表示制御装置を採用した半導体集積回路及び携帯端末システムを提供することができる。

≪携帯電話機≫
図２には携帯電話機１の一例が示される。アンテナ２で受信された無線帯域の受信信号は高周波インタフェース部（ＲＦＩＦ）３に送られる。受信信号は高周波インタフェース部３でより低周波数の信号に変換されて、復調され、ディジタル信号に変換されて、ベースバンド部（ＢＢＰ）４に供給される。ベースバンド部４ではマイクロコンピュータ（ＭＣＵ）５などを用いてチャネルコーデック処理を行ない、受信したディジタル信号の秘匿を解除し、誤り訂正を行なう。そして、特定用途半導体デバイス（ＡＳＩＣ）６を用いて通信用の必要な制御データと圧縮音声データなどの通信データに分ける。制御データはＭＣＵ５に送られ、ＭＣＵ５は通信プロトコル処理などを行なう。チャネルコーデック処理で取り出された音声データはＭＣＵ５を用いて伸張され、音声データが音声インタフェース回路（ＶＣＩＦ）９でアナログ信号に変換され、スピーカ７より音声として再生される。送信動作では、マイク８から入力された音声信号は音声インタフェース回路９でディジタル信号に変換され、ＭＣＵ５などを用いてフィルタ処理され、圧縮音声データに変換される。ＡＳＩＣ６は圧縮音声データと、ＭＣＵ５からの制御データを合成して送信データ列を生成し、ＭＣＵ５を用いてそれに誤り訂正・検出符号、秘匿コードを付加して送信データを生成する。送信データは高周波インタフェース部３で変復され、変復された送信データは高周波数の信号に変換されて、増幅され、アンテナ２より無線信号として送出される。

ＭＣＵ５は液晶駆動制御装置（ＬＣＤＣＮＴ）１０に表示コマンド及び表示データなどを発行する。液晶駆動制御装置１０は発行された表示コマンドおよび表示データに従って、液晶ディスプレイ１１に画像を表示させる制御、又は、その表示コマンド及び表示データをサブ液晶駆動制御装置（ＳＬＣＤＣＮＴ）１２に転送してサブ液晶ディスプレイ（ＳＤＩＳＰ）１３に画像を表示可能にする制御などを行う。ＭＣＵ５は中央処理装置（ＣＰＵ）、ディジタル信号処理プロセッサ（ＤＳＰ）などの回路ユニットを備える。ＭＣＵ５は専ら通信用のベースバンド処理を担うベースバンドプロセッサと、表示制御やセキュリティー制御などの付加機能制御を専ら担うアプリケーションプロセッサとに分けて構成することも可能である。ＬＣＤＣＮＴ１０、ＳＬＣＤＣＮＴ１２、ＡＳＩＣ６、ＭＣＵ５は、特に制限されないが、夫々個別半導体デバイスによって構成される。液晶駆動制御装置１０にとってＭＣＵ５はホスト装置とされる。

図３には、図２の携帯電話機における表示コマンド及び表示データの転送経路が示される。ここでは携帯電話機は第２筐体１５と、前記第２筐体１５にヒンジ部１６を介して折り曲げ可能に結合された第１筐体１７とを有する。前記第２筐体１５は前記液晶駆動制御装置１０及び前記サブ液晶駆動制御装置１２と、これによって駆動される液晶ディスプレイ１１とサブ液晶ディスプレイ１３とを有する。尚、サブ液晶駆動制御装置１２及びサブ液晶ディスプレイ１３は図において筐体１５の裏面に配置されていると理解されたい。前記第１筐体１７は前記ホスト装置としてのＭＣＵ５を有する。前記液晶駆動制御装置１０と前記ＭＣＵ５とを接続する複数本の信号線１８を有する。前記複数本の信号線１８は前記ヒンジ部１６を通る。前記信号線１８の一部は高速シリアルインタフェースによって情報伝達を行なう差動信号線とされる。サブ液晶駆動制御装置１２は複数本の信号線１９によって表示駆動制御装置１０に接続される。サブ液晶駆動制御装置１２には信号線１９を介して表示コマンドや表示データがパラレル転送される。液晶駆動制御装置１０とＭＣＵ５は前記差動信号線を利用して低振幅で高速なシリアルインタフェースを行なうことができる。パラレルインタフェースを行なうバス信号配線１９に比べて信号線本数が少なくても必要な転送レートを得ることが可能である。結果として、前記信号配線の本数を少なくできるので、ヒンジ部１６の繰り返し折り曲げ操作によって経年的に信号線１８が断線する虞を著しく低減させることができる。信号線１９はヒンジ部１６を通らないからパラレル転送によって表示コマンドや表示データを転送すればよい。

≪液晶駆動制御装置≫
図４には前記液晶駆動制御装置１０の詳細な構成が例示される。液晶駆動制御装置１０は、ホストインタフェース用外部端子ＴＭＬ１、前記ホストインタフェース用外部端子ＴＭＬ１に接続するホストインタフェース回路２０、前記ホストインタフェース回路２０に接続する表示制御回路２１、及び前記表示制御回路２１に接続する表示駆動用外部端子ＴＭＫ２等を有する。表示制御装置２１は表示サイズに従って転送される画素データの階調を補正可能な補正回路（ＥＭＰ）７０を備える。この補正回路７０は表示メモリ（ＧＲＡＭ）４３のフレームバッファに格納する画像データに対して階調補正によるエッジ強調を行うのに利用される。

前記ホストインタフェース回路２０は差動でシリアルデータを入出力する高速シリアルインタフェース回路（ＨＳＳＩＦ）２５、パラレルインタフェース回路（ＰＩＦ）３３、前記高速シリアルインタフェース回路２５よりもインタフェース速度が遅いクロック同期型のシリアルインタフェースを行うクロック同期シリアルインタフェース回路（ＬＳＳＩＦ）４０、ＲＧＢ画像入力インタフェース回路（ＲＧＢＩＦ）６５、及びインタフェース制御信号生成回路（ＩＦＳＧ）２２を有する。

前記高速シリアルインタフェース回路（ＨＳＳＩＦ）２５は差動信号線を用いてシリアルインタフェースを行なう。高速シリアルインタフェースには２本の差動データ端子ｄａｔａ±と、２本の差動ストローブ信号端子Ｓｔｂ±が割り当てられる。ここでは高速シリアルインタフェースの転送プロトコルを特に限定しないが、例えばトランスミッタ側は差動データ端子ｄａｔａ±に、差動ストローブ信号端子Ｓｔｂ±上のクロック信号のエッジ変化に同期してデータを送り、レシーバ側は差動ストローブ信号端子Ｓｔｂ±上のクロック信号の確定期間毎に差動データ端子ｄａｔａ±上のデータを取り込む。信号の“１”、“０”判定は差動的な電流の向きによって行なってもよい。転送レートは例えば１００Ｍｂｐｓ〜４００Ｍｂｐｓの高速で、信号振幅は例えば３００ｍＶの低振幅とされる。

パラレルインタフェース回路３３には並列データ端子ＤＢ１７−０、チップセレクト端子ＣＳ，レジスタセレクト端子ＲＳ、ライト端子ＷＲ及びリード端子ＲＤが割り当てられる。ここで想定するパラレルインタフェースは、特に制限されないが、Ｚ８０マイクロプロセッサの外部バスアクセスに用いるアクセス制御信号を考慮している。前記端子ＣＳ，ＲＳ，ＷＲ，ＲＤにはＭＣＵ５からパラレルインタフェースのためのインタフェース制御信号として、チップ選択信号、レジスタ選択信号、ライト信号、リード信号が供給される。

クロック同期シリアルインタフェース回路４０はシリアル入力端子ＳＤＩとシリアル出力端子ＳＤＯを用いてデータをシリアル入出力する。前記端子ＳＤＩ，ＳＤＯの信号振幅は１．５〜３．３Ｖ程度の高振幅であり、転送速度は遅い。

ＲＧＢ画像入力インタフェース回路（ＲＧＢＩＦ）６５は前記パラレルインタフェース回路４０を用いて入力する画像データをフレームバッファに描画するためのタイミング制御信号を入力する回路である。例えば、ホスト装置から送られてくる動画データを受け取って、フレームバッファに書き込み、表示駆動回路２１を用いて動画の表示制御を行うときに用いる。ＲＧＢ画像入力インタフェース回路６５が入力するタイミング制御信号は、データの有効性を示すデータイネーブル信号ＥＮＡＢＬＥ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、及びデータ取り込みタイミングを規定するドットクロックＤＯＴＣＬＫである。

ホスト装置としてのＭＣＵ５との間のコマンド及び表示データの入出力には、パラレルインタフェース回路３３、高速シリアルインタフェース回路２５、又は低速シリアルインタフェース回路４０を使用可能であり、どれを使用するかはモード端子ＩＭ２−０のプルアップ又はプルダウン状態によって決定される。

ＭＣＵ５とホストインタフェース回路２０との間のコマンド及びデータのインタフェースには所定フォーマットのパケットを利用する。ホストインタフェースに高速シリアルインタフェースを採用する場合には、コマンド及び表示データを差動端子Ｄａｔａ±から受け取る。ホストインタフェースにパラレルインタフェースを採用する場合には、コマンド及び表示データをデータ入出力端子ＤＢ１７−０から受け取る。ホストインタフェースに低速シリアルインタフェースを採用する場合には、コマンド及び表示データをシリアルデータ入力端子ＳＤＩから受け取る。ＭＣＵ５との間でパラレルインタフェースを用いる場合には、インタフェース制御信号として、チップセレクト信号ＣＳ、ライト信号ＷＲ、リード信号ＲＤ、レジスタセレクト信号ＲＳをホスト装置５から入力する。チップセレクト信号ＣＳはローレベルでチップ選択を意味する。ライト信号ＷＲはローレベルで書き込みを意味するライトストローブ信号とされる。リード信号ＲＤは、ローレベルで読出しを意味するリードストローブ信号とされる。

ホストインタフェース回路２０はＭＣＵ５からコマンドパケットを受け取ると、パケットによって受け取ったアドレス情報をインデックスレジスタ（ＩＤＲＥＧ）４７に格納する。インデックスレジスタ４７は格納したコマンドアドレスをデコードしてレジスタ選択信号などを生成する。パケットによって受け取ったコマンドデータはコマンドデータレジスタアレイ（ＣＲＥＧ）４６に転送される。コマンドデータレジスタアレイ４６は各々所定のアドレスにマッピングされた多数のコマンドデータレジスタを有する。受け取ったコマンドを格納すべきコマンドデータレジスタは前記インデックスレジスタ４７から出力されるレジスタ選択信号によって選択される。選択されたコマンドデータレジスタにラッチされたコマンドデータはインストラクション若しくは制御データとして対応する回路部分に転送され、内部の動作を制御する。パケットのヘッダ情報に従ってコマンドパケットのアドレス情報で示されるコマンドデータレジスタに直接コマンドを書き込むことも可能である。パラレルインタフェースが選択される場合には前記コマンドデータレジスタに対するコマンドの直接書き込みの指示はレジスタセレクト信号ＲＳのハイレベルで指示される。

ホストインタフェース回路２０はＭＣＵ５からデータパケットを受け取ると、そのヘッダ情報の内容に従って、アドレス情報をアドレスカウンタ４９にセットし、ライトデータを補正回路（ＥＭＰ）７０を介してライトデータレジスタ（ＷＤＲ）４２に転送し、又はリードデータレジスタ（ＲＤＲ）４５からリードデータを入力する。或いはそのヘッダ情報の内容に従って、アドレス情報で指定される制御レジスタに制御データをセットする。アドレスカウンタ４９は対応するコマンドデータレジスタの内容に従ってインクリメント動作などを行なって表示メモリ（ＧＲＡＭ）４３に対するアドレシングを行なう。このとき、コマンドデータによるアクセス指示が表示メモリ４３に対する書き込み動作であれば、データパケットのデータがバス４１から補正回路７０を介してライトデータレジスタ（ＷＤＲ）４２に転送され、タイミングを合わせて表示メモリ（ＧＲＡＭ）４３に格納される。表示データの格納は例えば表示フレーム単位などで行なわれる。コマンドデータによるアクセス指示が表示メモリ４３に対する読出し動作であれば、表示メモリ４３に格納されているデータはリードデータレジスタ（ＲＤＲ）４５に読出されて、ＭＣＵ５に転送可能にされる。コマンドデータレジスタが表示コマンドを受け取ったとき表示メモリ４３は表示タイミングに同期した読出し動作が行なわれる。読出しや表示のタイミング制御はタイミングジェネレータ（ＴＧＮＲ）５０が行なう。表示タイミングに同期して表示メモリ４３から読み出された表示データはラッチ回路（ＬＡＴ）５１にラッチされる。ラッチされたデータはソースドライバ（ＳＯＣＤＲＶ）５２に与えられる。液晶駆動制御装置１０が駆動制御対象とする液晶ディスプレイ１１はドットマトリクス型のＴＦＴ（薄膜トランジスタ）液晶パネルによって構成され、信号電極としての多数のソース電極と、走査電極としての多数のゲート電極を駆動端子として有する。ソースドライバ（ＳＯＣＤＲＶ）５２は駆動端子Ｓ１−７２０によって液晶ディスプレイ１１のソース電極を駆動する。駆動端子Ｓ１−７２０の駆動レベルは階調電圧生成回路（ＴＷＶＧ）５４で生成された階調電圧を用いて行なわれる。階調電圧はガンマー補正回路（γＭＤ）５５でガンマー補正可能とされる。スキャンデータ生成回路（ＳＣＮＤＧ）５７はタイミングジェネレータ５０からの走査タイミングに同期して走査用データを生成する。走査用データはゲートドライバ（ＧＴＤＲＶ）５６に転送される。ゲートドライバ５６は駆動端子G１−４３２によって液晶ディスプレイ１１のゲート電極を駆動する。駆動端子Ｇ１−４３２の駆動レベルにはチャージポンプ回路を備えた液晶駆動レベル発生回路（ＤＲＬＧ）５８で生成される駆動電圧が用いられる。液晶駆動レベル発生回路（ＤＲＬＧ）５８に接続する複数の外部端子ＴＭＬ３はチャージポンプ回路を構成するための容量素子等の外付け端子である。

クロックパルスジェネレータ（ＣＰＧ）６０は内部クロックを自動生成し、タイミングジェネレータ５０に動作タイミング基準クロックとして供給する。内部基準電圧発生回路（ＩＶＲＥＦＧ）６１は基準電圧を生成して内部ロジック電源レギュレータ（ＩＬＯＧＶＧ）６２に供給する。内部ロジック電源レギュレータ６２はその基準電圧に基づいて内部ロジック用電源を生成する。

≪補正回路≫
図５には補正回路７０によるエッジ強調のための階調補正処理の内容を原理的に例示する。図６にはエッジ強調のための制御レジスタの意義が例示される。エッジ強調のための階調補正処理は画像データを表示メモリ４３のフレームバッファに書き込むとき可能にされる。エッジ強調補正を行うか否かは制御レジスタＥＧＭＤの設定値によって決定される。

図５の[i]には原画像の画素データの階調を便宜的に波形で示している。ＰＸｈ〜ＰＸｋは連続する画素データを意味する。図５の[ii]には平滑化処理の概念が示される。例えば補正対象画素をＰＸｉとすると、その前後の画素ＰＸｈ，ＰＸｊのデータを用いて画素ＰＸｉの階調を平滑化する。同じく補正対象画素をＰＸｊとすると、その前後の画素ＰＸｉ，ＰＸｋのデータを用いて画素ＰＸｊの階調を平滑化する。平滑化処理は前後合わせて３画素の階調を単に平均してもよいが、レジスタＡＶＳＴの設定値に従った平滑強度αを用いて前後の画素の階調に対する重み付けを行ってもよい。例えば、補正対象画素をＰＸｉとすると、平滑化された階調は、例えば、α（（ＰＸｈ（ｇｒｄ）＋ＰＸｊ（ｇｒｄ））＋ＰＸｉ（ｇｒｄ））／３とされる。

図５の[iii]には補正対象画素に対する原画の階調と平滑化された階調との差分を採る差分処理の概念が示される。平滑化された階調が原画の階調よりも高ければ原画の階調から平滑化された階調を減算し、平滑化された階調が原画の階調よりも低ければ原画の階調に平滑化された階調を加算する。加減算で得られた夫々の差分の最大値及び最小値は制御レジスタＤＴＨＵに設定された上限値βＵと制御レジスタＤＴＨＬに設定された下限値βＬとによって決定される。上限値よりも大きな差分値は上限値に、下限値よりも小さな差分値はゼロにされる。

図５の[iv]には原画の階調に差分値を加算する合成処理の概念が示される。ここではレジスタＡＤＳＴの設定値に従った加算強度γを加算すべき差分値に対する重み付けに利用する。加算強度γは差分値に乗算される係数として用いられる。

図１には補正回路７０の一例が示される。例えば１画素はＲＧＢ夫々８ビットの合計２４ビットの画素データによって特定される。従って画素データはＲＧＢ夫々に２５６階調を有する。

図１の補正回路は図５の原理を実現するものであり、着目する画素に対してその前後夫々１画素の画素データを用いて着目画素の階調を補正する回路である。７１は５段のパイプライン用データラッチを構成するシフト回路（ＳＦＴ）である。各シフト段ＬＴ１〜ＬＴ５は例えば書き込みクロックＷＣＬＫによってラッチ動作を行うマスタスレーブラッチ回路、あるいはエッジトリガ型のパルスラッチによって構成される。

７２は着目する画素とその前後の画素の合計３画素の画素データを並列に保持することが可能なデータ取り込み用の並列ラッチ回路（ＰＬＴ）である。並列ラッチ回路７２は書き込みクロックＷＣＬＫに同期して２４ビットの画素データを順次取り込んでラッチし、最新から３画素分の画素データを並列出力する。着目する画素データが中央に来るように、シフト回路７１の第１ラッチ段ＬＴ１の出力を入力する。

７３はライトクロックＷＣＬＫに同期して前記平滑化処理を行なう平滑化回路（ＳＭＴ）である。平滑処理はライトクロックＷＣＬＫの１サイクルで完了する。

７４は平滑化された階調データと平滑化処理において着目した画素データとの差分を演算する上記差分処理をライトクロックＷＣＬＫに同期してその１サイクルで完了する差分処理回路（ＤＩＦ）である。平滑化された階調データに対応する差分処理対象の着目画素のデータはシフト回路７１の第３ラッチ段（ＬＴ３）から入力する。

７５は前記加算処理をライトクロックＷＣＬＫに同期してその１サイクルで完了する加算処理回路（ＡＤＤ）である。差分データに対応する加算処理対象の着目画素のデータはシフト回路７１の第４ラッチ段ＬＴ４から入力する。

前記加算回路７５の出力又はシフト回路７１の終段出力はセレクタ（ＳＥＬ）７６で選択されてライトデータレジスタ４２に転送される。ライトデータレジスタ４２に一時的に保持された画素データは順次表示メモリ４３上のフレームバッファに書き込まれる。例えばフレームバッファの領域はアドレスレジスタＶＳＡ，ＶＥＡ，ＨＳＡ，ＨＥＡの設定値によって決定される。アドレスレジスタＶＳＡは垂直方向のスタートアドレス、アドレスレジスタＶＥＡは垂直方向のエンドアドレス、アドレスレジスタＨＳＡは水平方向のスタートアドレス、アドレスレジスタＨＥＡは水平方向のエンドアドレスが設定される。これによって決定されるフレームバッファの領域は図７に例示されるように、４点のアドレスＡｄｒ（ＶＳＡ＋ＨＳＡ）、Ａｄｒ（ＶＳＡ＋ＨＥＡ）、Ａｄｒ（ＶＥＡ＋ＨＥＡ）、Ａｄｒ（ＶＥＡ＋ＨＳＡ）で決まる矩形領域とされる。バス４１から補正回路７０に転送される画素データは例えば垂直方向の先頭から終端に向かって水平方向毎に転送される。例えば図８のＡに示される順番で転送される。この順番で画素データが補正回路７０に転送されるとき、各転送ラインの両端の画素に着目して階調補正を行おうとすると、着目する画素の前又は後ろに別の転送ラインの画素データが配置された状態で３個の画素データが並列ラッチ回路７２にラッチされる状態を生ずる。この状態の並列ラッチ回路７２の並列出力を用いて平滑化処理される演算結果は画素のエッジ強調に用いるのは不都合である。異なる転送ラインに跨った画素のデータを用いて一方の転送ラインの画素のエッジ強調を行うことになるからである。これを考慮し、画素データの転送ラインの両端部の画素に対しては加算処理回路７５から得られる不適切な階調補正結果を用いずに、当該転送ラインの両端部の画素のデータをそのまま選択して後段に送る。原画像の画質は劣化しない。この選択をセレクタ７６で行い、その制御をカウンタ（ＣＵＮＴ）７７及び制御ロジック（ＳＣＮＴ）７８から成る選択制御回路７９で行う。

カウンタ７７は書き込みクロックＷＣＬＫを計数して、その係数値を制御ロジック７８に与える。制御ロジック７８はレジスタＨＡＳ，ＨＥＡ，ＶＳＡ，ＶＥＡの設定値を入力してフレームバッファのサイズを認識する。書き込みクロックＷＣＬＫに同期して書き込みデータの転送が開始されると、カウンタ７７はシフト回路のシフト段数に応ずる計数値５をカウントすると、制御ロジック７８により０にリセットされ、その後、水平方向の１転送ラインの画素数分計数を行う毎に制御ロジック７８により０にリセットされる。ＲＥＳ＿Ｃはカウンタ７７のリセット信号である。制御ロジック７８はその計数値から各転送ラインの先頭に応ずる計数値を判別して１クロックサイクルの期間でセレクタ７６にシフト回路７１の終段出力を選択させ、同様に、その計数値から各転送ラインの終端に応ずる計数値を判別して１クロックサイクルの期間でセレクタ７６にシフト回路７１の終段出力を選択させる。換言すれば、選択制御回路（ＳＣＮＴ）７７は前記並列ラッチ回路７２でラッチした前記表示サイズに応じた転送方向の同一ライン上にない画素データを用いて前記演算回路７５で補正結果が得られる期間に、前記シフト回路７１の最終シフト段の出力を前記セレクタ７６に選択させる。ＤＴＣ＿Ｅはハイレベルによってセレクタ７６にシフト回路７１の終段出力を選択させる選択制御信号である。レジスタＥＧＭＤの設定によりエッジ強調処理が非選択とされているとき、制御ロジック７９はセレクタ７６にシフト回路７１の最終出力を常時選択させる。

図９には補正回路７０の動作タイミングチャートが例示される。図において転送方向の一ラインの画素データ数は８個とされる。Ｄｉｎはバス４１から補正回路７０に転送される画素データである。記号−は不定値を意味する。画素データには転送方向のライン毎に１〜８のデータ番号を付してある。データ番号に付した記号’は当該データ番号を着目画素とした平滑化処理結果、データ番号に付した記号’’は当該データ番号を着目画素とした差分処理結果、データ番号に付した記号’’’は当該データ番号を着目画素とした加算処理結果を意味する。セレクタ７６の出力データＤｏｕｔにおいて、画素データの転送ラインの端部に位置するデータ番号１，８の画素データはそのまま出力され、データ番号２〜７の画素データは演算処理されたデータとされる。転送ラインの境界部分においても画素データは区切り無く転送されてよい。前述の如く、着目する画素の前又は後ろに別の転送ラインの画素データが配置された状態で３個の画素データが並列ラッチ回路７２にラッチされる状態を生じても（図9のＳ１）、この状態の並列ラッチ回路７２の並列出力による演算結果１’’’と８’’’は補正回路７０の出力として採用しないからである。したがって、異なる転送ラインに跨った画素のデータを用いて一方の転送ラインの画素のエッジ強調が行われることはない。画素データの転送ラインの両端部の画素に対しては加算処理回路７５から得られる不適切な階調補正結果を用いる場合に比べ、当該転送ラインの両端部の画素のデータをそのまま選択して後段に送っても、現画像の画質は劣化しない。

図１０には異なる転送ラインに跨った画素のデータを用いたエッジ強調を抑制するのに図１のセレクタ７６を採用しない場合の動作タイミングチャートが比較例として示される。この場合には、並列ラッチ回路に転送ラインの先頭から２番目の画素データ（データ番号２のデータ）が入力されたとき、其のタイミングを示す検出信号ＤＴＣによる指示にしたがって並列ラッチ回路が既に保持している転送ラインの先頭の画素データ（データ番号１のデータ）を多重化して保持する。これにより、転送ラインの先頭の画素を着目画素として平滑化処理を行なうときはデータ番号２，１，１の３個の画素データを用いる。同様に、並列ラッチ回路の中央に転送ラインの最後の画素データ（データ番号８のデータ）が入力されたとき、其のタイミングを示す検出信号ＤＴＣによる指示にしたがって並列ラッチ回路が既に保持している転送ラインの終端の画素データ（データ番号８のデータ）を多重化して保持する。これにより、転送ラインの終端の画素を着目画素として平滑化処理を行なうときはデータ番号７，８，８の３個の画素データを用いる。転送ラインの終端画素データが補正回路に入力されてから加算結果が得られるまで５サイクルを要するので、ここでは転送ライン毎にその終端画素データの入力後に５サイクルのダミー書き込みサイクルを必要としている。ダミー書き込みサイクルを全く挿入しなければ、異なる転送ラインに跨った画素のデータを用いて一方の転送ラインの画素のエッジ強調が行われる不都合を生ずる。ダミー書き込みサイクルに関し、図９の場合には連続して画素データを転送して支障ないので転送ラインの間にダミー書き込みサイクルを挿入する必要は無い。但し、最終転送ラインの処理が完了するまでに５クロックサイクルの遅延を生ずるので、処理を完結するために1フレームデータ転送後毎にその分のダミー書き込み（ダミーデータライト）サイクルを挿入するだけでよい。

図１１には演算処理を２クロックサイクルで完了するように構成した補正回路の動作タイミングチャートが例示される。この場合の補正回路の構成は特に図示はしないが、図1において差分処理回路７４と加算処理回路７５の演算を1クロックサイクルで行い、シフト回路７１のラッチ段数を４段にして実現することができる。シフト回路７１のラッチ段数が４段であるから、図９に比べて出力データＤｏｕｔを最初に得るまでのクロックサイクル数が1サイクル減り、最後のダミーライトサイクルの挿入数が1サイクル減っている。その他の作用は図1及び図９と同じであるからその詳細な説明は省略する。

図１２には並列ラッチ回路のラッチデータ数を５個とし且つ演算処理を２クロックサイクルで完了するように構成とした補正回路の動作タイミングチャートが例示される。この場合の補正回路の構成は図１３に例示されるように、差分処理回路７４と加算処理回路７５の演算を差分・加算処理回路７４Ａにおいて1クロックサイクルで行い、シフト回路７１Ａのラッチ段数を６段にして実現することができる。シフト回路７１Ａのラッチ段数が６段であるから、図９に比べて出力データＤｏｕｔを最初に得るまでのクロックサイクル数が1サイクル長くなり、最後のダミーライトサイクルの挿入数が1サイクル増える。更に並列ラッチ回路７２Ａは最大５個の画素データを並列にラッチし、平滑化回路７３Ａは着目画素の前後それぞれ２画素のデータを用いて演算処理を行なう。選択制御回路７９Ａは転送ラインの先頭２から２画素のデータと終端までの手前２画素のデータをそのままセレクタ７６で選択する。その他の作用は図1及び図９と同じであるからその詳細な説明は省略する。

図１等で説明したレジスタＨＳＡ，ＨＥＡ，ＶＳＡ，ＶＥＡには図７のように一部のウィンドウ領域を指定するようにアドレス設定してもよい。その設定態様は、図１４に例示されるように最大エリアに対して任意である。図１５には図９の場合よりも転送サイズが小さいときの補正処理タイミングが例示される。図９に比べて転送ライン毎に６画素のデータを持っている。その他の動作タイミングは図９と同一であるからその詳細な説明は省略する。

前記ライトクロックＷＣＬＫは高速シリアルインタフェース回路２５、パラレルインタフェース回路又はＲＧＢ画像入力インタフェース回路６５が生成する。前記ホスト装置５とのインタフェースに前記高速シリアルインタフェース回路２５の利用が選択されたとき、高速シリアルインタフェース回路２５は、画素データのデータパケット受信に応答して前記ライトクロックＷＣＬＫを発生する。図１６に例示されるように、書き込むべき画像データの最後のデータパケットにダミーライトサイクルを挿入するのに必要なダミーライトデータパケットを追加することが必要になる。前記ホスト装置５とのインタフェースに前記パラレルインタフェース回路３３の利用が選択されたとき、前記パラレルインタフェース回路３３は、ホスト装置５から画素データと共に供給されるパラレルインタフェース制御信号の一つであるライトストローブ信号ＷＲの変化に応答して前記書き込みクロックＷＣＬＫを発生する。この場合も最後にダミー書き込みサイクルを付加することが必要である。パラレルインタフェースにおいてダミーライトサイクルを挿入するにはホスト装置のＭＣＵ５がデータ転送命令を実行してダミー書き込み動作を起動しなければならない。図１０に比べて図９の動作では挿入すべきダミー書き込みサイクルの数が格段に少ないから、ＭＣＵ５の負担も軽減することができる。

前記パラレルインタフェース回路３３を用いて入力する動画データをフレームバッファに描画するためのタイミング制御信号をＲＧＢ画像入力インタフェース回路６５が入力するときは、前記ＲＧＢ画像入力インタフェース回路６５が、入力した前記ドットクロックＤＯＴＣＬＫを前記ライトクロックＷＣＬＫとして前記補正回路７０に供給する。

以上本本発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば以上の説目ではフレームバッファに対する画素データの書き込み方向を図８のＡとして説明したが本発明はそれに限定されず、図８のＢ乃至Ｈの何れの場合であってもよい。フレームバッファ領域に対するアドレスマッピングと画素データの転送方向に応じて、カウンタ７７、７７Ａの計数方向と制御ロジック７９，７９Ａにおけるカウント値に基づく転送ラインの端部の検出論理を変更すればよい。ホスト装置はベースバンド処理及びアプリケーション処理に利用される一つのＭＣＵ５に限定されない。ベースバンドプロセッサ、アプリケーションプロセッサの双方であっても、更に別に回路であっても良い。本発明は携帯電話機に限定されず、ＰＤＡ（パーソナル・ディジタル・アシスタント）のような携帯データ処理端末、ストレージ端末などの各種携帯端末システムに広く適用可能である。

液晶駆動制御装置に採用した補正回路の一例を示すブロック図である。 携帯電話機の概略的構成を示すブロック図である。 図２の携帯電話機における表示コマンド及び表示データの転送経路を示す説明図である。 液晶駆動制御装置の詳細な構成を例示するブロック図である。 補正回路によるエッジ強調のための階調補正処理の内容を原理的に例示す説明図である。 エッジ強調のための制御レジスタの意義を例示する説明図である。 フレームバッファの領域とそのアドレス指定に用いるアドレスレジスタとの関係を示す説明図である。 フレームバッファへ画素データを転送するときの複数の転送形態を例示する説明図である。 図１の補正回路の動作タイミングチャートである。 異なる転送ラインに跨った画素のデータを用いたエッジ強調を抑制するのに図１のセレクタ７６を採用しない場合の動作を比較例として示すタイミングチャートである。 演算処理を２クロックサイクルで完了するように構成した補正回路の動作タイミングチャートである。 並列ラッチ回路のラッチデータ数を５個とし且つ演算処理を２クロックサイクルで完了するように構成とした補正回路の動作タイミングチャートである。 図１２の動作に対応する補正回路の構成を例示するブロック図である。 最大エリアにする任意設定可能なウィンドウを例示する説明図である。 図９の場合よりも転送サイズが小さいときの補正動作を例示するタイミングチャートである。 高速シリアルインタフェース回路が画素データのデータパケット受信に応答して前記ライトクロック発生する場合に最後に追加すべきダミーライトデータパケットを示すデータフロー図である。

符号の説明

１ 携帯電話機
２ ベースバンド部（ＢＢＰ）
５ マイクロコンピュータ（ＭＣＵ）
１０ 液晶駆動制御装置（ＬＣＤＣＮＴ）
１１ 液晶ディスプレイ
１２ サブ液晶駆動制御装置（ＳＬＣＤＣＮＴ）
１３ サブ液晶ディスプレイ
１５ 第２筐体
１６ ヒンジ部
１７ 第１筐体
１８ 差動信号線を含む信号線
１９ パラレルバス信号線を含む信号線
２０ ホストインタフェース回路（ＨＩＦ）
２１ 表示駆動回路
２５ 高速シリアルインタフェース回路（ＨＳＳＩＦ）
３３ パラレルインタフェース回路（ＰＩＦ）
４７ インデックスレジスタ（ＩＤＲＥＧ）
４６ コマンドレジスタアレイ（ＣＲＥＧ）
４３ 表示メモリ
６５ ＲＧＢ画像入力インタフェース回路（ＲＧＢＩＦ）
７０ 補正回路
７１，７１Ａ シフト回路（ＳＦＴ）
ＬＴ１〜ＬＴ５ シフト段
ＷＣＬＫ 書き込みクロック
７２，７２Ａ 並列ラッチ回路（ＰＬＴ）
７３，７３Ａ 平滑化回路（ＳＭＴ）
７４，７４Ａ 差分処理回路（ＤＩＦ）
７５ 加算処理回路（ＡＤＤ）
７６ セレクタ（ＳＥＬ）
ＶＳＡ，ＶＥＡ，ＨＳＡ，ＨＥＡ アドレスレジスタ
７７，７７Ａ カウンタ（ＣＵＮＴ）
７８，７８Ａ 制御ロジック（ＳＣＮＴ）
７９，７９Ａ 選択制御回路

Claims (18)

1. 表示サイズに従って外部から順次転送される画素データの階調を補正可能な補正回路を備えた表示制御装置であって、
   前記補正回路は、順次転送される画素データを動作クロックに同期してシフトする複数段のシフト回路と、
   前記シフト回路の途中のシフト出力を逐次複数画素分並列にラッチする並列ラッチ回路と、
   前記シフト回路のシフト動作に同期しながら、前記並列ラッチ回路がラッチする複数画素分の画素データを用いて演算を行い、その演算結果に基づいて前記シフト回路の中間シフト出力を補正する演算回路と、
   前記シフト回路の最終シフト段の出力又は前記演算回路の出力を選択するセレクタと、
   前記並列ラッチ回路でラッチした、前記表示サイズに応じた転送方向の同一ライン上にない画素データを用いて前記演算回路で補正結果が得られる期間に、前記シフト回路の最終シフト段の出力を前記セレクタに選択可能とする選択制御回路と、を有する表示制御装置。
2. 前記並列ラッチ回路がラッチする最大画素データ数を３個とするとき、前記選択制御回路は前記表示サイズに応じた転送方向の同一ライン上の端の画素位置に応ずる画素データを、前記セレクタに前記シフト回路の最終シフト段から選択させる請求項１記載の表示制御装置。
3. 前記並列ラッチ回路がラッチする最大画素データ数を５個とするとき、前記選択制御回路は前記表示サイズに応じた転送方向同一ライン上の端とその隣の画素位置に応ずる画素データを、前記セレクタに前記シフト回路の最終シフト段から選択させる請求項１記載の表示制御装置。
4. 前記表示サイズを垂直方向と水平方向で指定する第１制御レジスタを有し、
   前記選択制御回路は、前記第１制御レジスタの設定値に基づいて、表示サイズに応じた転送方向端部側の画素位置を判定する、請求項１記載の表示制御装置。
5. 前記演算回路は、前記並列ラッチ回路がラッチする複数画素分の画素データを平滑化する第１演算処理と、平滑化されたデータと前記シフト回路の中間シフト出力から得られる画素データとの差分から差分データを演算する第２演算処理と、前記シフト回路の次段の中間シフト出力から得られる画素データに前記差分データを加算する第３演算処理を行なう、請求項４記載の表示制御装置。
6. 前記シフト回路は直列５段のシフト段を有し、
   前記並列ラッチ回路は前記シフト回路の第1シフト段の中間シフト出力を順次動作クロックの３サイクル分並列に保持し、
   前記演算回路は、並列ラッチ回路が保持する３個の画素データを並列入力し前記動作クロックの１サイクルで前記第1演算処理を行なう第1演算処理回路、前記第１演算処理回路の出力と前記シフト回路の第３シフト段の中間シフト出力とを入力し前記動作クロックの１サイクルで前記第２演算処理を行なう第２演算回路と、前記第２演算処理回路の出力と前記シフト回路の第４シフト段の中間シフト出力とを入力し前記動作クロックの１サイクルで前記第３演算処理を行なう第３演算回路とを有する、請求項５記載の表示制御装置。
7. 前記選択制御回路は、前記セレクタに前記シフト回路の最終シフト段の出力を表示サイズに応じた転送方向端部の画素位置の画素データとして選択させ、それ以外の画素位置に対しては前記第３演算回路の出力をセレクタに選択させる、請求項６記載の表示制御装置。
8. 第２制御レジスタを有し、その設定値に応じて平滑化に利用する画素データに対する重み付けが決定される、請求項５記載の表示制御装置。
9. 第３制御レジスタを有し、その設定値に応じて差分データとして採用する差分の上限と下限が決定される、請求項５記載の表示制御装置。
10. 第４制御レジスタを有し、その設定値に応じて加算すべき差分データに対する重み付けが決定される、請求項５記載の表示制御装置。
11. ホストインタフェース用外部端子と、前記ホストインタフェース用外部端子に接続するホストインタフェース回路と、前記ホストインタフェース回路に接続する表示制御回路と、前記表示制御回路に接続する表示駆動用外部端子と、を有する半導体集積回路であって、
    前記ホストインタフェース回路は、差動でシリアルデータを入出力する第１シリアルインタフェース回路、パラレルインタフェース回路及びその他のインタフェース回路のうち少なくとも一つを有し、ホストインタフェースモードの設定状態に従ってホスト装置とのインタフェースに使用するインタフェース回路が選択され、
    前記表示制御回路は、表示データのフレームバッファに利用可能な表示メモリと、前記表示メモリに格納する画素データの階調を補正可能な補正回路とを備え、
    前記補正回路は、前記ホストインタフェース回路から表示サイズに従って順次転送される画素データを動作クロックに同期してシフトする複数段のシフト回路と、
    前記シフト回路の途中のシフト出力を逐次複数画素分並列にラッチする並列ラッチ回路と、
    前記シフト回路のシフト動作に同期しながら、前記並列ラッチ回路がラッチする複数画素分の画素データを用いて演算を行い、その演算結果に基づいて前記シフト回路の中間シフト出力を補正する演算回路と、
    前記シフト回路の最終シフト段の出力又は前記演算回路の出力を選択するセレクタと、
    前記並列ラッチ回路でラッチした、前記表示サイズに応じた転送方向の同一ライン上にない画素データを用いて前記演算回路で補正結果が得られる期間に、前記シフト回路の最終シフト段の出力を前記セレクタに選択可能とする選択制御回路と、を有する半導体集積回路。
12. 前記ホストインタフェース回路は前記第１シリアルインタフェース回路を有し、
    前記ホスト装置とのインタフェースに前記第１シリアルインタフェース回路の利用が選択されたとき、前記第１シリアルインタフェース回路は、画素データのデータパケット受信に応答して前記動作クロックを発生し、
    1フレーム分の前記データパケットの最後にはダミーデータライトされたデータパケットが付加されている、請求項１１記載の半導体集積回路。
13. 前記ホストインタフェース回路は前記パラレルインタフェース回路を有し、
    前記ホスト装置とのインタフェースに前記パラレルインタフェース回路の利用が選択されたとき、前記パラレルインタフェース回路は、半導体集積回路の外部から画素データと共に供給されるパラレルインタフェース制御信号の一つであるライトストローブ信号の変化に応答して前記動作クロックを発生する、請求項１１記載の半導体集積回路。
14. 前記ホストインタフェース回路は前記その他のインタフェース回路及びパラレルインタフェース回路を有し、
    前記その他のインタフェース回路として、前記パラレルインタフェース回路を用いて入力するデータをフレームバッファに描画するためのタイミング制御信号を入力するＲＧＢ画像入力インタフェース回路を有し、
    前記タイミング制御信号として、データの有効性を示すデータイネーブル信号、水平同期信号、垂直同期信号、及びデータ取り込みタイミングを規定するドットクロックを入力し、
    前記ＲＧＢ画像入力インタフェース回路は、入力した前記ドットクロックを前記動作クロックとして前記補正回路に供給する、請求項１１記載の半導体集積回路。
15. 第１筐体と、前記第１筐体にヒンジ部を介して折り曲げ可能に結合された第２筐体とを有し、
    前記第１筐体は前記ホスト装置を有し、
    前記第２筐体は、前記ホスト装置に複数本の信号線を介してインタフェースされる液晶駆動制御装置及び前記液晶駆動制御装置によって表示制御される液晶ディスプレイ、を有し、
    前記複数本の信号線は前記ヒンジ部を通り、
    前記液晶駆動制御装置は、ホストインタフェース用外部端子と、前記ホストインタフェース用外部端子に接続するホストインタフェース回路と、前記ホストインタフェース回路に接続する表示制御回路と、前記表示制御回路に接続する表示駆動用外部端子と、を供えた半導体集積回路で構成され、
    前記ホストインタフェース回路は、差動でシリアルデータを入出力する第１シリアルインタフェース回路、パラレルインタフェース回路及びその他のインタフェース回路を有し、ホストインタフェースモードの設定状態に従ってホスト装置とのインタフェースに使用するインタフェース回路が選択され、
    前記表示制御回路は、表示データのフレームバッファに利用可能な表示メモリと、前記表示メモリに格納する画素データの階調を補正可能な補正回路とを備え、
    前記補正回路は、前記ホストインタフェース回路から表示サイズに従って順次転送される画素データを動作クロックに同期してシフトする複数段のシフト回路と、
    前記シフト回路の途中のシフト出力を逐次複数画素分並列にラッチする並列ラッチ回路と、
    前記シフト回路のシフト動作に同期しながら、前記並列ラッチ回路がラッチする複数画素分の画素データを用いて演算を行い、その演算結果に基づいて前記シフト回路の中間シフト出力を補正する演算回路と、
    前記シフト回路の最終シフト段の出力又は前記演算回路の出力を選択するセレクタと、
    前記並列ラッチ回路でラッチした、前記表示サイズに応じた転送方向の同一ライン上にない画素データを用いて前記演算回路で補正結果が得られる期間に、前記シフト回路の最終シフト段の出力を選択可能なセレクタと、を有する、携帯端末システム。
16. 前記ホスト装置とのインタフェースに前記第１シリアルインタフェース回路の利用が選択されたとき、前記第１シリアルインタフェース回路は、前記ホスト装置から画素データのデータパケットを受信するのに応答して前記動作クロックを発生し、
    1フレーム分の前記データパケットの最後にはダミーデータライトされたデータパケットが付加されている、請求項１５記載の半導体集積回路。
17. 前記ホスト装置とのインタフェースに前記パラレルインタフェース回路の利用が選択されたとき、前記パラレルインタフェース回路は、前記ホスト装置から画素データと共に供給されるパラレルインタフェース制御信号の一つであるライトストローブ信号の変化に応答して前記動作クロックを発生する、請求項１５記載の携帯端末システム。
18. 前記その他のインタフェース回路として、前記パラレルインタフェース回路を用いて入力するデータをフレームバッファに描画するためのタイミング制御信号を入力するＲＧＢ画像入力インタフェース回路を有し、
    前記タイミング制御信号として、データの有効性を示すデータイネーブル信号、水平同期信号、垂直同期信号、及びデータ取り込みタイミングを規定するドットクロックを入力し、
    前記ＲＧＢ画像入力インタフェース回路は、入力した前記ドットクロックを前記動作クロックとして前記補正回路に供給する、請求項１５記載の携帯端末システム。

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