TW200818104A - Display control device, semiconductor integrated circuit device and mobile terminal device - Google Patents

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200818104 九、發明說明 【發明所屬之技術領域】 本發明關於依據顯示尺寸而補正由外部依序被傳送之 畫素資料灰階的補正技術，特別關於搭載於液晶驅動控制 用半導體積體電路或行動電話等攜帶型終端機系統，例如 針對寫入畫像訊框（frame )緩衝器的影像資料進行灰階 補正施予邊緣強化之有效技術。 【先前技術】 針對影像資料進行灰階補正施予邊緣強化之技術被提 供。專利文獻1揭示之液晶顯示裝置，係依據和第N — 1 訊框之輸入灰階信號與第N訊框之輸入灰階信號對應被設 定之關係，產生亮度補正用之補正信號，使用該補正信號 進行第N訊框之輸入灰階信號之補正。進行邊緣強化時， 相對於著眼位置之畫素，可藉由強化和其前後位置之畫素 資料間之灰階差而進行邊緣強化，欲強化著眼位置之畫素 灰階時，須等待著眼位置畫素之前後位置之畫素資料被傳 送備齊。在備齊之間和時脈同步進行多數週期之邊緣強化 用之運算。例如針對著眼畫素之灰階使用其前後畫素之灰 階強化平滑化，算出平滑化灰階與上述著眼畫素灰階之差 ，強化將該差依序加於上述著眼畫素灰階之運算。和時脈 同步欲以流水線（P i P e 1 i n e )方式進行該一連串處理時， 需要和運算週期同步使著眼畫素之資料適當傳送至流水線 之中途或終段。該一連串處理和時脈同步以流水線方式進 -5 - 200818104 行時，藉由將輸入之畫素資料依序投入該流水線，可獲得 對輸入之畫素資料進行邊緣強化後的畫素資料。 專利文獻1:特開2002-82657號公報 【發明內容】 (發明所欲解決之課題） 但是此種流水線方式處理產生之邊緣強化處理，不期 望對於不同顯示行之畫素資料存在影響。例如上述平滑化 處理使用之畫素資料不會跨越不同顯示行之構成爲必要者 。因此需要至少使平滑化處理使用之畫素資料成爲同一顯 示行之畫素資料的方式，而於被傳送之畫素資料之顯示行 被切換時，每次將虛擬週期***於多數週期。此種虛擬週 期係和畫素資料之傳送週期有關，因此通常由畫素資料之 傳送來源發出。此種畫素資料由主機裝置藉由並列介面傳 送時，主機裝置於每次***虛擬週期時需要執行指令用於 發出例如虛擬之寫入存取週期，主機裝置負擔變大之問題 存在。主機裝置之負擔增大不限定於並列介面傳送，使用 序列介面接受畫素資料之傳送時亦相同。 本發明目的在於提供，可將畫素資料之傳送來源的主 機裝置之虛擬週期之***抑制於最小限，可以進行畫素資 料之灰階補正的顯示控制裝置，以及採用該顯示控制裝置 的半導體積體電路及攜帶型終端機系統。 本發明上述及其他目的，以及技術特徵可由本說明書 之記載及圖面加以理解。 -6- 200818104 (用以解決課題的手段） 本發明之代表性槪要簡單說明如下。 (1 )本發明之顯示控制裝置1 〇，係具備補正電路70 、70A可以補正依據顯示尺寸由外部依序被傳送之畫素資 料之灰階。上述補正電路具有：多數段之移位電路7 1、 7 1 A，用於使依序被傳送之畫素資料同步於動作時脈進行 移位；並列閂鎖器電路72、72A，用於使上述移位電路之 中途之移位輸出依序以多數畫素分並列的方式進行閂鎖； 運算電路73、73A、74、74A、75，和上述移位電路之移 位動作同步，使用上述並列閂鎖器電路閂鎖之多數畫素分 之畫素資料進行運算，依據該運算結果而補正上述移位電 路之中間移位輸出；選擇器76，用於選擇上述移位電路之 最終移位段之輸出或上述運算電路之輸出；及選擇控制電 路79、79A，使用上述並列閂鎖器電路所閂鎖之、和上述 顯示尺寸對應之傳送方向之非同一行上的畫素資料’在上 述運算電路獲得補正結果之期間，產生控制信號使上述移 位電路之最終移位段之輸出可由上述選擇器進行選擇。 如此則，僅於上述並列閂鎖器電路閂鎖之畫素資料’ 成爲並非和上述顯示尺寸對應之傳送方向同一行上的畫素 資料狀態下的時脈週期數分內’連續由選擇器選擇上述移 位電路之最終移位段之輸出，因此可以抑制藉由非傳送方 向同一行上的多數畫素資料之運算結果導致畫斗 正之事態。換言之，於該期間並列閂鎖器閂鎖之畫素資料 200818104 產生之運算結果被忽視，因此於該期間未必需要***虛擬 週期而迴避畫素資料被閂鎖之狀態。因此，可將畫素資料 傳送來源之主機裝置之虛擬週期***抑制於最小限，可進 行對畫素資料之灰階補正。 本發明之一具體形態爲，上述並列閂鎖器電路所閂鎖 之最大畫素資料數設爲3個時，上述選擇控制電路79，係 使和上述顯示尺寸對應之傳送方向之同一行上之端的畫素 位置所對應畫素資料，於上述選擇器由上述移位電路之最 終移位段予以選擇。 本發明之另一具體形態爲，上述並列閂鎖器電路所閂 鎖之最大畫素資料數設爲5個時，上述選擇控制電路79A ，係使和上述顯示尺寸對應之傳送方向之同一行上之端及 其相鄰之畫素位置所對應畫素資料，於上述選擇器由上述 移位電路之最終移位段予以選擇。 本發明之另一具體形態爲，具有第1控制暫存器VS A 、VEA、HSA、HEA，可於垂直方向及水平方向指定上述 顯示尺寸。上述選擇控制電路，係依據上述第1控制暫存 器之設定値而判斷和顯示尺寸對應之傳送方向端部側之畫 素位置。可以容易實現上述上述選擇控制電路之控制動作 〇 本發明之另一具體形態爲，上述運算電路進行以下處 理：第1運算處理，對上述並列閂鎖器電路所閂鎖之多數 畫素分之畫素資料進行平滑化處理；第2運算處理，由平 滑化處理後之資料與由上述移位電路之中間移位輸出獲得 -8- 200818104 之資料之間的差分，運算差分資料；及第3運算處理，將 上述差分資料，加算於由上述移位電路之次段之中間移位 輸出獲得之畫素資料。 本發明之另一具體形態爲，上述移位電路具有串接5 段之移位段LT1〜LT5，上述並列閂鎖器電路係依序以動 作時脈之3週期分並列方式保持上述移位電路之第1移位 段之中間移位輸出。上述運算電路具有：第1運算處理電 路73，用於並列輸入上述並列閂鎖器電路所保持之3個畫 素資料而在上述動作時脈之1週期進行上述第1運算處理 :第2運算電路74，用於輸入上述第1運算處理電路之輸 出與上述移位電路之第3移位段之中間移位輸出，而在上 述動作時脈之1週期進行上述第2運算處理；及第3運算 電路75，用於輸入上述第2運算處理電路之輸出與上述移 位電路之第4移位段之中間移位輸出，而在上述動作時脈 之1週期進行上述第3運算處理。 本發明之另一具體形態爲，上述選擇控制電路，係使 上述選擇器選擇和顯示尺寸對應之傳送方向端部之畫素位 置的畫素資料，作爲上述移位電路之最終移位段之輸出， 針對其以外之畫素位置則使上述選擇器選擇上述第3運算 電路之輸出。 本發明之另一具體形態爲' 具有第 2控制暫存器 AVST，依據其之設定値而決定對於平滑化處理使用之畫 素資料的權値。具有第3控制暫存器DTHH、DTHL，依據 其之設定値而決定作爲差分資料採用之差分的上限與下限 -9- 200818104 。具有第4控制暫存器ADST，依據其之設定値而決定對 於應加算之差分資料的權値。藉由變更上述控制暫存器之 設定，可以容易對應於影像種類進行最適當之邊緣強化。 (2)本發明之半導體積體電路，係具有：主機介面 用外部端子TML1 ;主機介面電路20，連接於上述主機介 面用外部端子；顯示控制電路2 1，連接於上述主機介面電 路；及顯示驅動用外部端子TML2，連接於上述顯示控制 電路。上述主機介面電路，係具有以差動輸出入序列資料 的第1序列介面電路25、並列介面電路3 3及其他介面電 路之中至少1個，依據主機介面模態之設定狀態而選擇與 主機裝置間之介面使用之介面電路。上述顯示控制電路具 備：顯示記憶體43，可利用於顯示資料之訊框（frame ) 緩衝器；及補正電路70，可進行上述顯示記憶體儲存之畫 素資料之灰階之補正.；上述補正電路具有：多數段之移位 電路，用於使由上述主機介面電路依據顯示尺寸依序被傳 送之畫素資料同步於動作時脈而進行移位；並列閂鎖器電 路，用於使上述移位電路之中途之移位輸出依序以多數畫 素分並列的方式進行閂鎖；運算電路，和上述移位電路之 移位動作同步，使用上述並列閂鎖器電路閂鎖之多數畫素 分之畫素資料進行運算，依據該運算結果而補正上述移位 電路之中間移位輸出；選擇器，用於選擇上述移位電路之 最終移位段之輸出或上述運算電路之輸出；及選擇控制電 路’使用上述並列閂鎖器電路所閂鎖之、和上述顯示尺寸 對應之非傳送方向同一行上的畫素資料，在上述運算電路 -10- 200818104 獲得補正結果之期間，使上述移位電路之最終移位段之輸 出可由上述選擇器進行選擇。 如此則，採用和上述同樣之補正電路，因此，可將畫 素資料傳送來源之主機裝置之虛擬週期***抑制於最小限 ，可進行對畫素資料之灰階補正。 本發明之一具體形態爲，上述主機介面電路具有上述 第1序列介面電路，與主機裝置間之介面選擇上述第1序 列介面電路之使用時，上述第1序列介面電路，係響應於 畫素資料之資料封包接收而產生上述動作時脈。此時，在 1訊框分之上述資料封包之最後附加被寫入有虛擬資料的 資料封包。 又，與主機裝置間之介面選擇上述並列介面電路之使 用時，上述並列介面電路，係響應於由半導體積體電路外 部和畫素資料同時被供給之並列介面控制信號之一的寫入 選通信號之變化’而產生上述動作時脈。與主機裝置間不 論採用並列介面或高速序列介面之任一，均可將虛擬週期 之***抑制於最小限，可進行對畫素資料之灰階補正。 本發明之另一具體形態爲，作爲上述其他介面電路而 具有RGB影像輸入介面電路用於輸入時序控制信號，該 時序控制信號用於將使用上述並列介面電路輸入之資料描 繪於訊框緩衝器。作爲上述時序控制信號，係輸入表示資 料之有效性的資料致能信號、水平同步信號、垂直同步信 號及界定資料取入時序的點時脈。上述RGB影像輸入介 面電路係以輸入之上述點時脈作爲上述動作時脈供給至上 -11 - 200818104 述補正電路。 (3 )本發明之攜帶型終端機系統，係具有：第1框 體17;及第2框體15，介由鉸鏈部16可折疊地結合於上 述第1框體。上述第1框體具有上述主機裝置5。上述第 2框體具有：液晶驅動控制裝置1 〇，其介由多數條信號線 被介面至上述主機裝置，及液晶顯示器11，其藉由上述液 晶驅動控制裝置進行顯示控制。上述多數條信號線通過上 述鉸鏈部。上述液晶驅動控制裝置由半導體積體電路構成 ，該半導體積體電路提供：主機介面用外部端子；主機介 面電路，連接於上述主機介面用外部端子；顯示控制電路 ，連接於上述主機介面電路；及顯示驅動用外部端子，連 接於上述顯示控制電路。上述主機介面電路，係具有以差 動輸出入序列資料的第1序列介面電路、並列介面電路及 其他介面電路，依據主機介面模態之設定狀態而選擇與主 機裝置間之介面使用之介面電路。上述顯示控制電路具備 :顯示記憶體，可利用於顯示資料之訊框緩衝器；及補正 電路，可進行上述顯示記憶體儲存之畫素資料之灰階之補 正。上述補正電路具有：多數段之移位電路，用於使由上 述主機介面電路依據顯示尺寸依序被傳送之畫素資料同步 於動作時脈而進行移位；並列閂鎖器電路，用於使上述移 位電路之中途之移位輸出依序以多數畫素分並列的方式進 行閂鎖；運算電路，和上述移位電路之移位動作同步，使 用上述並列閂鎖器電路閂鎖之多數畫素分之畫素資料進行 運算’依據該運算結果而補正上述移位電路之中間移位輸 -12- 200818104 出；選擇器，用於選擇上述移位電路之最終移位段之輸出 或上述運算電路之輸出；及選擇器，使用上述並列閂鎖器 電路所閂鎖之、和上述顯示尺寸對應之非傳送方向之同一 行上的畫素資料，在上述運算電路獲得補正結果之期間， 可選擇上述移位電路之最終移位段之輸出。 如此則，採用和上述同樣之補正電路，因此，可將畫 素資料傳送來源之主機裝置之虛擬週期***抑制於最小限 ，可進行對畫素資料之灰階補正。 本發明之一具體形態爲，與上述主機裝置間之介面選 擇上述第1序列介面電路之使用時，上述第1序列介面電 路，係響應於由上述主機裝置之畫素資料之資料封包之接 收而產生上述動作時脈。此時，在1訊框分之上述資料封 包之最後附加被寫入有虛擬資料的資料封包。 與上述主機裝置間之介面選擇上述並列介面電路之使 用時，上述並列介面電路，係響應於由上述主機裝置和畫 素資料同時被供給之並列介面控制信號之一的寫入選通信 號之變化，而產生上述動作時脈。 【實施方式】 (行動電話） 圖2爲行動電話1之一例。天線2接收之無線頻帶之 接收信號被傳送至高頻介面部（RFIF ) 3。接收信號於高 頻介面部3被轉換爲更低頻之信號，進行調變，轉換爲數 位信號而供給至基頻部（BBP ) 4。於基頻部（BBP ) 4使 -13- 200818104 用微電腦（MCU) 5等進行頻帶（channel)解碼處理，解 除接收之數位信號之隱密，進行錯誤訂正。之後，使用特 定用途半導體元件（ASIC ) 6區分爲通信用必要之控制資 料與壓縮聲音資料等之通信章料。控制資料被傳送至 MCU5，MCU5進行通信協定處理等。於頻道解碼處理被 取出之聲音資料係使用MCU5進行解壓縮，聲音資料於聲 音介面電路（VCIF ) 9被轉換爲類比信號，於揚聲器7再 生爲聲音。於傳送動作，由麥克風8被輸入之聲音信號於 聲音介面電路（VCIF ) 9被轉換爲數位信號，使用MCU5 等進行濾波處理，轉換爲壓縮聲音資料。特定用途半導體 元件6進行壓縮聲音資料與來自MCU5等之控制資料之合 成而產生傳送資料列，使用MCU5於其附加錯誤訂正/檢 測編碼、私密碼而產生傳送資料。傳送資料於高頻介面部 3被解調，解調後之傳送資料被傳送至高頻信號，被放大 而由天線2送出無線信號。 MCU5對液晶驅動控制裝置（LCDCNT) 10發送顯示 指令及顯示資料等。液晶驅動控制裝置（LCDCNT ) 1 0， 係依據發送之顯示指令及顯示資料，而對液晶顯示器1 i 進行影像顯示之控制’或將該顯示指令及顯示資料傳送至 副液晶驅動控制裝置（SLCDCNT ) 12，而對副液晶顯示器 (SDISP) 13進行影像可顯示之控制。MCU5具備中央處 理裝置CPU、數位信號處理器DSP等之電路單元。MCU5 之構成亦可區分爲’擔當通信專用之基頻處理的基頻處理 器’及擔當顯示控制或安全控制等之附加功能控制的應用 -14- 200818104 處理器。液晶驅動控制裝置（LCDCNT ) 1 0、副液晶驅動 控制裝置（SLCDCNT ) 12、特定用途半導體元件（ASIC )6、MCU5並未特別限定，可藉由個別之半導體元件分別 構成。對液晶驅動控制裝置10而言稱MCU5爲主機裝置 〇 圖3爲圖2之行動電話中顯示指令及顯示資料之傳送 路徑說明圖。 其中，行動電話具有第2框體15，及介由鉸鏈部16 可折疊地結合於第2框釋1 5的第1框體1 7。第2框體1 5 具有：液晶驅動控制裝置1 〇、副液晶驅動控制裝置1 2、 及藉由彼等被驅動之液晶顯示器1 1及副液晶顯示器1 3。 又，副液晶驅動控制裝置1 2及副液晶顯示器1 3，於圖中 可理解爲配置於第2框體1 5之背面。第1框體1 7具有作 爲主機裝置的MCU5。具有連接液晶驅動控制裝置1〇與 MCU5的多數信號線18。該多數信號線18通過鉸鏈部16 。信號線1 8之一部分設爲，藉由高速序列介面電路進行 資訊傳送的差動信號線。副液晶驅動控制裝置1 2，係藉由 多數信號線1 9連接於液晶驅動控制裝置1 0。於副液晶驅 動控制裝置1 2藉由信號線1 9以並列方式傳送顯示指令或 顯示資料。液晶驅動控制裝置1 0與MCU5，可使用差動信 號線以低振幅進行高速序列介面。和進行並列介面之匯流 排信號配線1 9比較，信號線數少而可獲得必要之傳送速 度。結果，可減少信號線數，因此鉸鏈部1 6之重複折疊 操作而引起之信號線1 8之長時間使用後之斷線可以顯著 -15- 200818104 降低。信號線1 9不通過鉸鏈部1 6，因此藉由並列傳送而 傳送顯示指令或顯示資料即可。 (液晶驅動控制裝置） 圖4爲液晶驅動控制裝置1 0之詳細構成之方塊圖。 液晶驅動控制裝置1 0具有：主機介面用外部端子TML 1 ; 主機介面電路20，連接於上述主機介面用外部端子TML1 ;顯示控制電路2 1，連接於上述主機介面電路20 ;及顯 示驅動用外部端子TMK2，連接於上述顯示控制電路2 1。 顯示控制裝置21具備補正電路（EMP ) 70，可進行依顯 示尺寸被傳送之畫素資料之灰階之補正。該補正電路70， 被使用於對顯示記憶體（GRAM) 43之訊框緩衝器儲存之 影像資料進行灰階補正而進行邊緣強化。 上述主機介面電路20，係具有以差動輸出入序列資料 的高速序列介面電路（HSSIF ) 25，並列介面電路（PIF ) 3 3，介面速度較高速序列介面電路2 5爲慢之時脈同步型 序列介面之進行用的時脈同步序列介面電路（LSS IF ) 40 ，RGB影像輸入介面電路（RGB IF) 65及介面控制信號產 生電路（IFSG ) 22。 高速序列介面電路（HSS IF ) 25，係使用差動信號線 進行序列介面。於高速序列介面被分配2個差動資料端子 data±& 2個差動選通信號端子Stb±。其中高速序列介面 之傳送協定雖未特別限定，例如可爲，傳送側係和差動資 料端子data±、差動選通信號端子Stb±上之時脈信號之邊 200818104 緣變化同步而傳送資料，而接收側則於差動選通信號端子 Stb±上之時脈信號之每一確定期間取入差動選通信號端子 S tb ±上之資料。信號之” 1"或” 0 ”之判斷可藉由差動電流之 方向進行判斷。傳送速率例如於100Mbps〜400Mbps之高 速，信號振幅可設爲例如3 OOmV之低振幅。 於並列介面電路33分配有：並列資料端子DB 17— 0 、晶片選擇端子CS、暫存器選擇端子RS、寫入端子WR 、及讀出端子RD。其中假設之並列介面雖未特別限定， 可考慮爲Z80微處理器之外部匯流排存取使用之存取控制 信號。於上述晶片選擇端子CS、暫存器選擇端子RS、寫 入端子WR、及讀出端子RD，由MCU5分別被供給晶片選 擇信號、暫存器選擇信號、寫入信號、及讀出信號，作爲 並列介面用之介面控制信號。 時脈同步序列介面電路40，係使用序列輸入端子SDI 及序列輸出端子SDO進行資料之輸出入。序列輸入端子 SDI及序列輸出端子SDO之信號振幅爲約1.5〜3.3V之高 振幅，傳送速度較慢。 RGB影像輸入介面電路（RGB IF ) 65，爲輸入時序控 制信號的電路，該時序控制信號用於將使用上述並列介面 電路40輸入之影像資料描繪於訊框緩衝器。例如接收由 主機裝置被傳送之動畫資料，寫入訊框緩衝器，使用顯示 控制電路2 1進行動畫資料之顯示控制時被使用。RGB影 像輸入介面電路（RGBIF) 65所輸入之時序控制信號有， 表示資料之有效性的資料致能信號E N ABLE、水平同步 -17- 200818104 信號HSYNC、垂直同步信號VSYNC及界定資料取入時序 的點時脈DOTCLK。 和主機裝置之MCU5之間的指令及顯示資料之輸出入 ，可使用並列介面電路33、筒速序列介面電路25或低速 序列介面電路40，藉由模態端子IM2〜0之升壓或降壓狀 態而決定使用哪一個。 MCU5與主機介面電路20之間的指令及顯示資料之介 面可使用特定格式之封包（Packet )。主機介面使用高速 序列介面時，由差動端子Data±受取指令及顯示資料。主 機介面使用並列介面時，由並列資料端子D B 1 7 - 0受取指 令及顯示資料。主機介面使用低速序列介面時’由序列輸 入端子SDI受取指令及顯示資料。和MCU5之間使用並列 介面時，作爲介面控制信號由主機裝置5輸入晶片選擇信 號CS、暫存器選擇信號RS、寫入信號WR、及讀出信號 RD。晶片選擇信號CS意味著以L (低）位準進行晶片選 擇，寫入信號WR設爲L (低）位準進行寫入之寫入選通 信號，讀出信號RD設爲L (低）位準進行讀出之讀出選 通信號。 主機介面電路20由MCU5受取指令封包時，將經由 封包受取之位址資訊存於指標暫存器（IDREG ) 47。指標 暫存器（IDREG ) 47進行儲存之指令位址之解碼而產生暫 存器選擇信號。經由封包受取之指令資料被傳送至指令資 料暫存器陣列（CREG) 46。指令資料暫存器陣列46具有 和各個特定位址映射（mapping)之多數指令資料暫存器 -18- 200818104 。受取之指令應儲存之指令資料暫存器，係由指標暫存器 47輸出之暫存器選擇信號予以選擇，選擇之指令資料暫存 器內閂鎖之指令資料，係作爲命令或控制資料被傳送至對 應之電路部分，而控制內部之動作。依據封包之頭部資訊 可對指令封包之位址資訊所示指令資料暫存器直接寫入指 令。並列介面被選擇時，對指令資料暫存器之指令直接寫 入之指示，係由暫存器選擇信號RS之Η (高）位準來指 示。 主機介面電路20由MCU5受取資料封包時，依據頭 部資訊之內容將位址資訊設定於位址計數器49，使寫入資 料介由補正電路（ΕΜΡ ) 70傳送至寫入資料暫存器（WDR )42，或由讀出資料暫存器（RDR) 45輸入讀出資料。或 者，依據頭部資訊之內容將控制資料設定於位址資訊指定 之控制暫存器。位址計數器4 9，係依據對應之指令資料暫 存器之內容進行升數（increment )動作等而進行顯示記憶 體（GRAM ) 43之位址指定。此時，若指令資料之存取指 示爲對顯示記憶體（GRAM ) 43之寫入動作時，資料封包 之資料由匯流排4 1介由補正電路70被傳送至寫入資料暫 存器（WDR ) 42，配合時序被存於顯示記憶體（GRAM ) 43。顯示資料之儲存以例如顯示訊框單位等進行。若指令 資料之存取指示爲對顯示記憶體（GRAM) 43之讀出動作 時，存於顯示記憶體（GRAM ) 43之資料被讀出至讀出資 料暫存器（RDR) 45，可傳送至MCU5。指令資料暫存器 受取顯示指令時’顯示記憶體43係同步於顯示時序進行 -19- 200818104 讀出動作。讀出動作或寫入動作之時序控制係由時序產生 器（TGNR) 50進行之。同步於顯示時序而由顯示記憶體 43讀出之顯示資料，係被閂鎖於閂鎖器電路（LAT) 51。 閂鎖之資料被供給至源極驅動器（SOCDRV ) 52。液晶驅 動控制裝置1 〇之驅動控制對象之液晶顯示器1 1，係藉由 點矩陣狀TFT (薄膜電晶體）液晶面板構成，具有信號電 極之多數源極，及掃描電極之多數閘極作爲驅動端子。源 極驅動器（SOCDRV ) 52，係藉由驅動端子S1〜720驅動 液晶顯示器1 1之源極。驅動端子S1〜720之驅動位準可 使用灰階電壓產生電路（TWVG) 54產生之灰階電壓進行 。灰階電壓設爲可於r補正電路（r MD ) 55進行r特性 補正。掃描資料產生電路（SCNDG) 57係同步於時序產 生器（TGNR)時序產生器50之掃描時序而產生掃描資料 。掃描資料，係被傳送至閘極驅動器（GTDRV) 56。閘極 驅動器（GTDRV ) 56，係藉由驅動端子G1 — 432驅動液 晶顯示器11之閘極。驅動端子G 1 - 432之驅動位準可使 用，由具備充電泵電路之液晶驅動位準產生電路（DRLG )58產生之驅動電壓。液晶驅動位準產生電路（DRLG) 58連接之多數外部端子TML3爲，構成充電泵電路之容量 %件等之外加端子。 時脈產生器（CPG ) 60，係自動產生內部時脈，作爲 動作時序基準時脈供給至時序產生器時序產生器5 0。內部 基準電壓產生電路（IVREFG ) 61，係產生基準電壓供給 至內部邏輯電源穩壓器（ILOGVG) 62。內部邏輯電源穩 -20- 200818104 壓器（ILOGVG) 62係依據該基準電壓產生內 (補正電路） 圖5爲補正電路70進行之邊緣強化用的 理內容之原理說明圖。圖6爲邊緣強化用的控 意義說明圖。邊緣強化用的灰階補正處理，係 料寫入顯示記憶體43之訊框緩衝器時設爲可 行邊緣強化補正係由控制暫存器EMGD之設定 5之（i )係以波形簡單表示原影像之畫素資 PXh〜PXk表示連續之影像資料。圖5之（ii 滑化處理之槪念。例如補正對象畫素設爲PXi 前後畫素PXh、PXj之資料進行畫素PXi之灰 處理。同樣，補正對象畫素設爲PXj時，使用 PXi、PXk之資料進行畫素PXj之灰階之平滑 滑化處理可爲前後3畫素之灰階之簡單平均， 控制暫存器AVST之設定値使用平滑強度α對 灰階附加權値而進行。例如補正對象畫素設爲 滑化之灰階設爲例如a ( (PXh(grd) +PXj PXi ( grd) ) / 3。 圖5之（iii )係表示相對於補正對象畫素 灰階與平滑化後之灰階之間的差分進行處理之 念。平滑化之灰階高於原畫之灰階時，由原晝 平滑化之灰階，平滑化之灰階低於原畫之灰階 部邏輯電源 灰階補正處 制暫存器之 於將影像資 能。是否進 値決定。圖 料灰階者。 )係表示平 時，使用其 階之平滑化 其前後畫素 化處理。平 或依據第2 前後畫素之 PXi時，平 (grd ) ) + 採用原畫之 差分處理槪 之灰階減掉 時，於原畫 -21 - 200818104 之灰階加上平滑化之灰階。加減計算獲得之各個差分之最 大値及最小値，係由控制暫存器DTHU設定之上限値/3 U 及控制暫存器DTHL設定之下限値Θ L決定。大於上限値 之差分値係被設爲上限値，小於下限値之差分値被設爲〇 〇 圖5之（iv)係表示於原畫之灰階加算差分値之合成 處理之槪念。其中使用控制暫存器ADST之設定値對應之 加算強度r作爲應加算之差分値之權値。加算強度r作爲 被乘算於差分値之係數。 圖1爲補正電路70之一例。例如1畫素由RGB個別 8位元之合計24位元之畫素資料界定。因此，畫素資料爲 RGB個別具有256灰階。 圖1之補正電路70爲實現圖5之原理者，係針對對 象畫素使用其前後個別1畫素之畫素資料進行對象畫素之 灰階之補正的電路。7 1爲構成5段流水線用資料閂鎖器的 移位電路（SFT )。各移位段LT1〜LT5由主從閂鎖器電 路或邊緣促發型之脈衝閂鎖器構成，可藉由例如寫入時脈 WCLKB進行閂鎖動作。 72爲可將對象畫素及其前後畫素之合計3畫素之畫素 資料並列保持的資料取入用並列閂鎖器電路（PLT ) 72。 並列閂鎖器電路（PLT) 72係同步於寫入時脈WCLKB依 序取入24位元之畫素資料並閂鎖之，並列輸出最新之3 畫素分之畫素資料。以對象之畫素資料位於中央的方式將 移位電路71之第1移位段LT1之輸出予以輸入。 -22- 200818104 73係同步於寫入時脈WCLKB進行平滑化處理的平滑 化處理電路（SMT ) 73，平滑化處理係於寫入時脈 WCLKB之1週期結束。 74係使進行平滑化處理之灰階資料與平滑化處理中之 對象畫素資料間之差分之運算的上述差分處理，同步於寫 入時脈WCLKB而於其之1週期結束的差分處理電路（ DIF )。平滑化處理之灰階資料所對應之差分處理對象的 對象畫素之資料，係由移位電路71之第3閂鎖段LT3輸 入。 75係使上述加算處理同步於寫入時脈WCLKB而於其 之1週期結束的加算處理電路（ADD )。差分資料所對應 之加算處理對象的對象畫素之資料 '係由移位電路7 1之 第4閂鎖段LT4輸入。 加算處理電路75之輸出或移位電路71之最終段輸出 ，係於選擇器（SEL) 76被選擇、被傳送至寫入資料暫存 器42。暫時保持於寫入資料暫存器42的畫素資料，係依 序被寫入顯示記憶體4 3之訊框緩衝器。例如訊框緩衝器 之區域係由位址暫存器VSA、VEA、HSA、HEA之設定値 而決定。分別設定位址暫存器VS A爲垂直方向之起始位 址、位址暫存器VEA爲垂直方向之終端位址、位址暫存 器HSA爲水平方向之起始位址、位址暫存器HEA爲水平 方向之終端位址。藉由彼等而決定之訊框緩衝器之區域， 係如圖7所示，設定爲4點之位址Adr ( VSA+ HSA)、 Adr ( VS A + HEA ) 、Adr ( VEA + HEA ) 、Adr ( VEA + -23- 200818104 HSA )所決定之矩形區域。由匯流排41被傳送至補正電 路70之畫素資料係由例如垂直方向之先頭朝終端依每一 水平方向被傳送。例如依如圖8A所示順被傳送，畫素資 料依該順被傳送至補正電路70時，以各傳送行兩端之畫 素爲對象畫素進行灰階補正時，對象畫素之前後另一傳送 行之畫素資料被配置狀態下，產生3個畫素資料被閂鎖於 並列閂鎖器電路72之狀態。使用此狀態下之並列閂鎖器 電路72之並列輸出進行平滑化處理之運算結果，其被使 用於邊緣強化時並不適合，因爲其使用跨越不同傳送行之 畫素資料進行一方之傳送行之畫素之邊緣強化。考慮此點 ，針對畫素資料之傳送行兩端部之畫素，不使用由加算處 理電路7 5獲得之不適合之灰階補正結果，而是直接選擇 該傳送行兩端部之畫素之資料傳送至後段’原畫像之畫質 不會劣化。該選擇由選擇器76進行，該控制由計數器（ CUNT ) 77及控制邏輯（SCNT )構成之選擇控制電路79 進行。 計數器（CUNT) 77 ’係計數寫入時脈WCLKB ’將該 係數値供給至控制邏輯（SCNT ) 78。控制邏輯（SCNT ) 78，係輸入暫存器HAS、HEA、VSA、VEA之設定値而辨 識訊框緩衝器之尺寸。同步於寫入時脈WCLKB開始寫入 資料之傳送時，計數器7 7在計數移位電路之移位段數對 應之計數値5時，藉由控制邏輯7 8被重置爲0 ’之後’在 進行水平:方向之1傳送行之畫素數分計數之每一次藉由控 制邏輯78被重置爲0。RES—C爲計數器77之重置信號 -24- 200818104 ，控制邏輯7 8由該計數値判斷各傳送行先頭對應之計數 値，在1時脈週期之期間由選擇器76選擇移位電路7 1之 終段輸出，同樣，由該計數値判斷各傳送行終端對應之計 數値，在1時脈週期之期間由選擇器76選擇移位電路71 之終段輸出。換言之，選擇控制電路（CUNT ) 77，係使 用上述並列閂鎖器電路72所閂鎖之和上述顯示尺寸對應 之傳送方向之非同一行上的畫素資料，在上述運算電路75 獲得補正結果之期間，使選擇器76選擇上述移位電路7 1 之最終移位段之輸出。DTC_E爲藉由Η位準使選擇器76 選擇上述移位電路7 1之終段輸出之選擇控制信號。藉由 暫存器EGMD之設定，在邊緣強化處理設爲非選擇時，選 擇控制電路79使選擇器76常時選擇上述移位電路71之 終段輸出。 圖9爲圖1之補正電路70之動作時序圖。圖中，傳 送方向之1行之畫素資料數爲8個。Din爲由匯流排41被 傳送至補正電路70之畫素資料。符號-表示不定値。畫 素資料依傳送方向之每一行附加1〜8之資料編號。資料 編號上附加之符號’表示以該資料編號爲對象畫素的平 滑化處理結果，資料編號上附加之符號，，表示以該資料 編號爲對象畫素的差分處理結果，資料編號上附加之符號 ’’’表示以該資料編號爲對象畫素的加算處理結果。於選 擇器76之輸出資料Dout，畫素資料之傳送行端部位置的 資料編號1、8之畫素資料直接被輸出，編號2〜7之畫素 資料設爲運算處理之資料。於傳送行之境界部分畫素資料 -25- 200818104 不被分段而傳送。如上述說明，例如依如圖8A所示順被 傳送，畫素資料依該順被傳送至補正電路70時，以各傳 送行兩端之畫素爲對象畫素進行灰階補正時，對象畫素之 前後另一傳送行之畫素資料被配置狀態下，產生3個畫素 資料被閂鎖於並列閂鎖器電路72之狀態（圖9之S 1 )， 此狀態下之並列閂鎖器電路72之並列輸出引起之運算結 果1’’’及8’’’，不被使用作爲補正電路70之輸出。因此 ，不使用跨越不同傳送行之畫素資料進行一方之傳送行之 畫素之邊緣強化。針對畫素資料之傳送行兩端部之畫素， 和使用由加算處理電路75獲得之不適合之灰階補正結果 之情況比較，直接選擇該傳送行兩端部之畫素之資料傳送 至後段，更能實現原畫像之畫質之不會劣化。 圖1 0爲抑制使用跨越不同傳送行之畫素資料之邊緣 強化而不採用圖1之選擇器7 6時之動作時序圖作爲比較 例而被表示之圖。此情況下，於並列閂鎖器電路被輸入傳 送行之先頭起第2編號之畫素資料（資料編號2之資料） 時，依據表示其時序之檢測信號DTC之指示，進行並列 閂鎖器電路已經保持之傳送行之先頭畫素資料（資料編號 1之資料）之多重化而保持之。如此則，以傳送行之先頭 畫素爲對象畫素進行平滑化處理時係使用資料編號2、1、 1之3個畫素資料。同樣，於並列閂鎖器電路之中央被輸 入傳送行之最後畫素資料（資料編號8之資料）時，依據 表示其時序之檢測信號DTC之指示，進行並列閂鎖器電 路已經保持之傳送行之終端畫素資料（資料編號8之資料 -26- 200818104 )之多重化而保持之。如此則，以傳送行之終端畫素爲對 象畫素進行平滑化處理時係使用資料編號7、8、8之3個 畫素資料。自傳送行之終端畫素資料被輸入補正電路至獲 得加算結果爲止需要5週期，於此對每一傳送行在其之終 端畫素資料之輸入後需要5週期之虛擬寫入週期。完全不 ***虛擬寫入週期時，使用跨越不同傳送行之畫素資料而 進行一方之傳送行之畫素之邊緣強化時之不良情況會產生 。關於虛擬寫入週期，圖9之情況可以無障礙連續傳送畫 素資料，因此於傳送行間無須***虛擬寫入週期。但是， 最終傳送行之處理結束爲止會產生5時脈週期之延遲，因 此越結束處理時，在1訊框資料傳送後之每一次***該部 分之虛擬寫入（虛擬資料寫入）週期即可。 圖1 1爲運算處理於2時脈週期結束而構成之補正電 路之動作時序圖。此情況下，補正電路之構成雖未特別圖 示，可於圖1，使差分處理電路74及加算處理電路7 5之 運算於1週期時脈進行，設定移位電路71之閂鎖器段數 爲4段而實現。移位電路7丨之閂鎖器段數爲4段，因此 和圖9比較，最初獲得輸出資料Dout爲止之時脈週期數 減少1週期，最後之虛擬寫入週期之***數減少丨週期， 其他作用和圖1、9相同而省略其說明。 圖1 2爲並列閂鎖器電路之閂鎖資料數設爲5個、且 運算處理於2時脈週期結束而構成之補正電路之動作時序 Η °此情況下’補正電路之構成如圖1 3所示，使差分處 理電路74及加算處理電路75之運算，於差分/加算處理 -27- 200818104 電路74A於1週期時脈進行，設定移位電路71之閂鎖器 段數爲6段而實現。移位電路71之閂鎖器段數爲6段， 因此和圖9比較，最初獲得輸出資料Dout爲止之時脈週 期數增加1週期，最後之虛擬寫入週期之***數增加1週 期。另外，並列閂鎖器電路72A並列閂鎖最大5個之畫素 資料，平滑化處理電路73A使用對象畫素之前後各2畫素 之資料進行運算處理。選擇控制電路79A，係使傳送行之 先頭2起2畫素之資料與終端爲止之前之2畫素之資料直 接由選擇器76進行選擇。其他作用和圖1、9相同而省略 其說明。 圖1說明之暫存器HSA、HEA、VS A、VEA，如圖7 所示，設定位址而指定依一部分視窗區域亦可。其設定狀 態，如圖14所示，對最大區域爲任意。相較於圖9，圖 1 5爲傳送尺寸小於圖9之情況時之補正處理之例之時序圖 。和圖9比較，每一傳送行保持6畫素資料，其他動作時 序和圖9相同而省略其說明。 上述寫入時脈WCLKB由高速序列介面電路25、並列 介面電路或RGB影像輸入介面電路65產生。與主機裝置 5間之介面選擇高速序列介面電路25之使用時，高速序列 介面電路25，係響應於畫素資料之資料封包接收而產生上 述寫入時脈WCLKB。如圖16所示，須在應寫入影像資料 之最後之資料封包***虛擬寫入週期，因此需要附加必要 之虛擬寫入資料封包。與主機裝置5間之介面選擇並列介 面電路3 3之使用時，並列介面電路3 3，係響應於由主機 -28- 200818104 裝置5和畫素資料同時被供給之並列介面控制信號之一的 寫入選通信號WR之變化，而產生上述寫入時脈WCLKB 。此情況下，須在最後***虛擬寫入週期。於並列介面欲 ***虛擬寫入週期時，主機裝置之MCU5須執行資料傳送 指令起動虛擬之寫入動作。和圖10比較，於圖9之動作 ，應***之虛擬寫入週期之數極少，因此可以減輕MCU 5 之負擔。 在RGB影像輸入介面電路65輸入時序控制信號，用 於將使用上述並列介面電路3 3輸入之勸畫資料描繪於訊 框緩衝器時，上述RGB影像輸入介面電路65係以輸入之 上述點時脈DOTCLK作爲上述寫入時脈WCLKB供給至上 述補正電路70。 以上依據實施形態說明本發明，但本發明不限定於上 述實施形態，在不脫離其要旨情況下可做各種變更實施。 例如上述說明中對訊框緩衝器之畫素資料寫入之方向 以圖8之A爲例做說明，但本發明不限定於上述實施形態 ，亦可爲圖8之B〜Η之任一情況。對應於對訊框緩衝器 區域之位址映射及畫素資料之傳送方向，依據計數器77、 77Α之計數方向及控制邏輯79、79Α之計數値變更傳送行 端部之檢測邏輯即可。主機裝置不限定於基頻處理及應用 處理使用之1個MCU5，可爲基頻處理器、應用處理器之 雙方，或其他電路。本發明不限定於行動電話，亦廣泛適 用於PDA (個人數位助理器）等之攜帶型資料處理終端機 、儲存終端機等各種攜帶型終端機系統。 -29- 200818104 (發明效果） 本發明獲得之效果簡單說明如下。 亦即，可以提供顯示控制裝置，其能將畫素資料傳送 來源之主機裝置對於虛擬週期之***抑制於最小限’可進 行對畫素資料之灰階補正，另外可以提供採用該顯示控制 裝置之半導體積體電路及攜帶型終端機系統，。 【圖式簡單說明】 圖1爲液晶驅動控制裝置採用之補正電路之一例之方 塊圖。 圖2爲行動電話之槪略構成之方塊圖。 圖3爲圖2之行動電話中顯示指令及顯示資料之傳送 路徑說明圖。 圖4爲液晶驅動控制裝置之詳細構成之方塊圖。 圖5爲補正電路引起之邊緣強化用的灰階補正處理內 容之原理說明圖。 圖6爲邊緣強化用的控制暫存器之意義說明圖。 圖7爲訊框緩衝器之區域與其位址指定使用之位址暫 存器間之關係說明圖。 圖8爲對訊框緩衝器傳送畫素資料時之多數傳送形態 之說明圖。 圖9爲圖1之補正電路之動作時序圖。 圖1 0爲以使用跨越不同傳送行之畫素資料之邊緣強 -30- 200818104 化抑制用而不採用圖1之選擇器7 6時之動作作爲比較例 表不之時序圖。 圖11爲運算處理於2時脈週期結束而構成之補正電 路之動作時序圖。 圖1 2爲並列閂鎖器電路之閂鎖資料數設爲5個、且 運算處理於2時脈週期結束而構成之補正電路之動作時序 圖。 圖1 3爲圖1 2之動作對應之補正電路之方塊圖之例。 圖1 4爲可任意設爲最大區域之視窗之例之說明圖。 圖1 5爲傳送尺寸小於圖9之情況時之補正動作之例 之時序圖。 圖1 6爲高速序列介面電路響應於畫素資料之資料封 包接收而產生上述寫入時脈時，最後應追加之虛擬寫入資 料封包之表不用的資料流（data flow)之圖。 【主要元件符號說明】 1 :行動電話 2 :基頻部（BBP ) 5 :微電腦（MCU) 1 〇 :液晶驅動控制裝置（LCDCNT ) 1 1 :液晶顯示器 1 2 :副液晶驅動控制裝置（SLCDCNT ) 1 3 :副液晶顯示器 15 :第2框體 -31 - 200818104 1 6 :鉸鏈部 17 :第1框體 1 8 :包含差動信號線之信號線 1 9 :包含並列匯流排信號線之信號線 20 :主機介面電路（HIF ) 2 1 :顯示控制電路 25 :高速序列介面電路（HSSIF ) 33 :並列介面電路（PIF ) 47 :指標暫存器（IDREG) 46 :指令資料暫存器陣列（CREG) 43 :顯示記憶體（GRAM) 65 : RGB影像輸入介面電路（RGB IF ) 70 :補正電路 71、 71A:移位電路（SFT) LT1〜LT5 :移位段 WCLKB :寫入時脈 72、 72A :並列閂鎖器電路（PLT) 73、 73 A :平滑化處理電路（SMT ) 74、 74A :差分處理電路（DIF ) 75 :加算處理電路（ADD ) 76 :選擇器（SEL) VSA、VEA、HAS、HEA:位址暫存器

77、 77A :計數器（CUNT 78、 78A :控制邏輯（SCNT ) -32- 200818104 79、 79A :選擇控制電路 -33-

Claims (1)

1. 200818104 十、申請專利範圍 1 · 一種顯示控制裝置，係具備補正電路可用於補正依 據顯示尺寸由外部依序被傳送之畫素資料之灰階者，其特 徵爲：上述補正電路具有：多數段之移位電路，用於使依 序被傳送之畫素資料同步於動作時脈進行移位；並列閂鎖 器電路，用於使上述移位電路之中途之移位輸出依序以多 數畫素分並列的方式進行閂鎖；運算電路，和上述移位電 路之移位動作同步，使用上述並列閂鎖器電路閂鎖之多數 畫素分之畫素資料進行運算，依據該運算結果而補正上述 移位電路之中間移位輸出；選擇器，用於選擇上述移位電 路之最終移位段之輸出或上述運算電路之輸出；及選擇控 制電路，使用上述並列閂鎖器電路所閂鎖之、和上述顯示 尺寸對應之傳送方向之非同一行上的畫素資料，在上述運 算電路獲得補正結果之期間，使上述移位電路之最終移位 段之輸出可由上述選擇器進行選擇。 2.如申請專利範圍第1項之顯示控制裝置，其中， 上述並列閂鎖器電路所閂鎖之最大畫素資料數設爲3 個時，上述選擇控制電路，係使和上述顯示尺寸對應之傳 送方向之同一行上之端的畫素位置對應之畫素資料，於上 述選擇器由上述移位電路之最終移位段予以選擇。 3 .如申請專利範圍第1項之顯示控制裝置，其中， 上述並列閂鎖器電路所閂鎖之最大畫素資料數設爲5 個時，上述選擇控制電路，係使和上述顯示尺寸對應之傳 送方向之同一行上之端及其相鄰之畫素位置所對應之畫素 -34- 200818104 資料，於上述選擇器由上述移位電路之最終移位段予以選 擇。 4.如申請專利範圍第1項之顯示控制裝置，其中， 具有第1控制暫存器，可於垂直方向及水平方向指定 上述顯示尺寸，上述選擇控制電路，係依據上述第1控制 暫存器之設定値而判斷和顯示尺寸對應之傳送方向端部側 之畫素位置。 5 .如申請專利範圍第4項之顯示控制裝置，其中， 上述運算電路進行以下處理：第1運算處理，對上述 並列閂鎖器電路所閂鎖之多數畫素分之畫素資料進行平滑 化處理；第2運算處理，由平滑化處理後之資料與由上述 移位電路之中間移位輸出獲得之畫素資料之間的差分，運 算差分資料；及第3運算處理，將上述差分資料，加算於 由上述移位電路之次段之中間移位輸出獲得之畫素資料。 6.如申請專利範圍第5項之顯示控制裝置，其中， 上述移位電路具有串接5段之移位段，上述並列閂鎖 器電路係依序以動作時脈之3週期分並列方式保持上述移 位電路之第1移位段之中間移位輸出，上述運算電路具有 :第1運算處理電路，用於並列輸入上述並列閂鎖器電路 所保持之3個畫素資料而在上述動作時脈之1週期進行上 述第1運算處理；第2運算電路，用於輸入上述第1運算 處理電路之輸出與上述移位電路之第3移位段之中間移位 輸出，而在上述動作時脈之1週期進行上述第2運算處理 ;及第3運算電路，用於輸入上述第2運算處理電路之輸 -35- 200818104 出與上述移位電路之第4移位段之中間移位輸出，而在上 述動作時脈之1週期進行上述第3運算處理。 7 ·如申請專利範圍第6項之顯示控制裝置，其中， 上述選擇控制電路，係使上述選擇器選擇上述移位電 路之最終移位段之輸出，作爲和顯示尺寸對應之傳送方向 端部之畫素位置的畫素資料，針對其以外之畫素位置則使 上述選擇器選擇上述第3運算電路之輸出。 8 ·如申請專利範圍第5項之顯示控制裝置，其中， 具有第2控制暫存器，和其之設定値對應而決定對於 平滑化處理使用之畫素資料的權値。 9 ·如申請專利範圍第5項之顯示控制裝置，其中， 具有第3控制暫存器，和其之設定値對應而決定作爲 差分資料採用之差分的上限與下限。 1 0 ·如申請專利範圍第5項之顯示控制裝置，其中， 具有第4控制暫存器，和其之設定値對應而決定對於 應加算之差分資料的權値。 11. 一種半導體積體電路，係具有：主機介面用外部 端子；主機介面電路，連接於上述主機介面用外部端子； 顯示控制電路，連接於上述主機介面電路；及顯示驅動用 外部端子，連接於上述顯示控制電路；其特徵爲：上述主 機介面電路，係具有以差動輸出入序列資料的第1序列介 面電路、並列介面電路及其他介面電路之中至少1個，依 據主機介面模態之設定狀態而選擇與主機裝置間之介面使 用之介面電路，上述顯示控制電路具備：顯示記憶體，可 -36- 200818104 利用於顯示資料之訊框（frame )緩衝器；及補正電路， 可進行上述顯示記憶體儲存之畫素資料之灰階之補正；上 述補正電路具有：多數段之移位電路，用於使由上述主機 介面電路依據顯示尺寸依序被傳送之畫素資料同步於動作 時脈而進行移位；並列閂鎖器電路，用於使上述移位電路 之中途之移位輸出依序以多數畫素分並列的方式進行閂鎖 ;運算電路，和上述移位電路之移位動作同步之同時，使 . 用上述並列閂鎖器電路閂鎖之多數畫素分之畫素資料進行 運算，依據該運算結果而補正上述移位電路之中間移位輸 出；選擇器，用於選擇上述移位電路之最終移位段之輸出 或上述運算電路之輸出；及選擇控制電路，使用上述並列 閂鎖器電路所閂鎖之、和上述顯示尺寸對應之傳送方向非 同一行上的畫素資料，在上述運算電路獲得補正結果之期 間，使上述移位電路之最終移位段之輸出可由上述選擇器 進行選擇。 1 2 ·如申請專利範圍第1 1項之半導體積體電路，其中 上述主機介面電路具有上述第1序列介面電路，與上 述主機裝置間之介面選擇上述第1序列介面電路之使用時 ，上述第1序列介面電路，係響應於畫素資料之資料封包 接收而產生上述動作時脈，在1訊框分之上述資料封包之 最後附加被寫入有虛擬資料的資料封包。 1 3 ·如申請專利範圍第1 1項之半導體積體電路，其中 -37- 200818104 上述主機介面電路具有上述並列介面電路，與上述主 機裝置間之介面選擇上述並列介面電路之使用時’上述並 列介面電路，係響應於由半導體積體電路外部和畫素資料 伺時被供給之並列介面控制信號之一的寫入選通信號之變 化，而產生上述動作時脈。 14.如申請專利範圍第11項之半導體積體電路，其中 上述主機介面電路具有上述其他介面電路及並列介面 電路，作爲上述其他介面電路而具有RGB影像輸入介面 電路用於輸入時序控制信號，該時序控制信號用於將使用 上述並列介面電路輸入之資料描繪於訊框緩衝器；作爲上 述時序控制信號，係輸入表示資料之有效性的資料致能信 號、水平同步信號、垂直同步信號及界定資料取入時序的 點時脈，上述RGB影像輸入介面電路係以輸入之上述點 時脈作爲上述動作時脈供給至上述補正電路。 1 5 · —種攜帶型終端機系統，係具有：第1框體；及 第2框體，介由鉸鏈部可折疊地結合於上述第1框體；上 述第1框體具有上述主機裝置，上述第2框體具有··液晶 驅動控制裝置，其介由多數條信號線被介面至上述主機裝 置，及液晶顯示器，其藉由上述液晶驅動控制裝置進行顯 示控制；上述多數條信號線通過上述鉸鏈部，上述液晶驅 動控制裝置由半導體積體電路構成，該半導體積體電路提 供：主機介面用外部端子；主機介面電路，連接於上述主 機介面用外部端子；顯不控制電路，連接於上述主機介面 -38 - 200818104 電路；及顯示驅動用外部端子，連接於上述顯示控制電路 ;上述主機介面電路，係具有以差動輸出入序列資料的第 1序列介面電路、並列介面電路及其他介面電路，依據主 機介面模態之設定狀態而選擇與主機裝置間之介面使用之 介面電路，上述顯示控制電路具備：顯示記憶體，可利用 於顯示資料之訊框緩衝器；及補正電路，可進行上述顯示 記憶體儲存之畫素資料之灰階之補正；上述補正電路具有 :多數段之移位電路，用於使由上述主機介面電路依據顯 示尺寸依序被傳送之畫素資料同步於動作時脈而進行移位 :並列閂鎖器電路，用於使上述移位電路之中途之移位輸 出依序以多數畫素分並列的方式進行閂鎖；運算電路，和 上述移位電路之移位動作同步之同時，使用上述並列閂鎖 器電路閂鎖之多數畫素分之畫素資料進行運算，依據該運 算結果而補正上述移位電路之中間移位輸出；選擇器，用 於選擇上述移位電路之最終移位段之輸出或上述運算電路 之輸出；及選擇器，使用上述並列閂鎖器電路所閂鎖之、 和上述顯示尺寸對應之傳送方向非同一行上的畫素資料， 在上述運算電路獲得補正結果之期間，可選擇上述移位電 路之最終移位段之輸出。 1 6 .如申請專利範圍第1 5項之半導體積體電路，其中 與上述主機裝置間之介面選擇上述第1序列介面電路 之使用時，上述第1序列介面電路，係響應於由上述主機 裝置之畫素資料之資料封包之接收而產生上述動作時脈， - 39- 200818104 在1訊框分之上述資料封包之最後附加被寫入有虛擬資料 的資料封包。 17·如申請專利範圍第15項之攜帶型終端機系統，其 中， 與上述主機裝置間之介面選擇上述並列介面電路之使 用時’上述並列介面電路，係響應於由上述主機裝置和畫 素資料同時被供給之並列介面控制信號之一的寫入選通信 號之變化，而產生上述動作時脈。 1 8 ·如申請專利範圍第丨5項之攜帶型終端機系統，其 中， 作爲上述其他介面電路而具有RGB影像輸入介面電 路用於輸入時序控制信號，該時序控制信號用於將使用上 述並列介面電路輸入之資料描繪於訊框緩衝器；作爲上述 時序控制信號，係輸入表示資料之有效性的資料致能信號 、水平同步信號、垂直同步信號及界定資料取入時序的點 時脈，上述RGB影像輸入介面電路係以輸入之上述點時 脈作爲上述動作時脈供給至上述補正電路。 -40 -