JP2008054323A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】実動作準備期間中に、PLL回路50の帰還ループを遮断した状態で位相比較器51の参照クロック入力部Fpと帰還クロック入力部Frとの双方に基準クロック100を供給して、位相比較器51における位相差の検出不感帯が小さくなるように当該位相比較器51内のリセット信号の遅延を調整する。
【選択図】図1
Description
図1は本発明に係る半導体集積回路の一例であり、PLL回路内蔵の半導体集積回路の構成例を示すブロック図である。図1において、50はPLL回路であり、位相比較器51、ループフィルタ52、電圧制御発振器53、及びプログラマブル分周器54により構成されている。位相比較器51は、FpとFrの入力ポートを持っており、2つのポートに入力される信号の位相を比較する回路であり、基準クロック100がFpに入力されている。位相比較器51の出力51aはループフィルタ52に接続されており、ループフィルタ52の出力52aは電圧制御発振器53に接続され、電圧制御発振器53がその入力電圧を周波数に変換する。電圧制御発振器53から出力されるクロック信号はプログラマブル分周器54に接続される。スイッチ回路55は、帰還制御信号3で制御され、帰還制御信号3が“H”のとき、位相比較器51のFrは、プログラマブル分周器54に接続され、帰還制御信号3が“L”のとき、位相比較器51のFrは、基準クロック信号Fpに接続される。このスイッチ回路55の例では、6、7はN型MOS(Metal Oxide Silicon)トランジスタであり、5、8はP型MOSトランジスタであり、5と6、また7と8でトランスファゲートを構成している。4は、インバータである。また、ループフィルタ52の出力52aは、リセット制御電圧発生回路1に入力され、リセット制御電圧発生回路1は、PLL回路50の動作を可能にするPLLオン(ON)信号56をリセット信号にし、基準クロック100を使用して同期動作し、ループフィルタ出力52aのリップルを検知し、リップルが生じた場合、初期の電圧よりも低い電圧を発生し、これをリセット制御電圧2として出力し、位相比較器51に入力される。また、リップルが検知されない場合、リセット制御電圧2は、初期の電圧よりも高い電圧を発生する。
図5は本発明に係る半導体集積回路の一例である。図5の半導体集積回路は、PLL回路500、基準電圧回路600に更に、PLL回路500のチャージポンプ回路の出力をリップル検知回路900に接続し、リップル検知回路900の出力は、リップルが検知されると加算される2ビットの加算カウンタ910に接続され、この加算カウンタ910の出力バスは、制御入力eが“H”のとき、En626にそれぞれ容量920,921が接続され、“L”のとき、遮断されるスイッチ回路930の制御信号に接続されている。これら容量920と921は、基準電圧回路600内の容量630の値Cの1/4,1/2に設定されている。リップル検知回路900は、実施の形態1で説明した回路210であり、加算カウンタ910も同様である。
V1=V2 …(1)
I1・R=I2・R …(2)
I1=I2 …(3)
I1=Is・(exp(V1/(n・Vt))−1) …(4)
が成り立つ。ここで、
Vt=kT/q …(5)
I2=12・Is・(exp(Vd/(n・Vt))−1) …(6)
であり、qは電子の電荷量、kはボルツマン定数、Tは絶対温度である。抵抗614とダイオード616との接点の電圧をVdとすると、
V1=r・I2+Vd …(7)
n・Vt・log(I1/Is+1)=R・I1+n・Vt・log(I1/(12・Is)+1) …(8)
である。したがって、
I1/Is>>1より
n・Vt・(log(I1/Is)−log(I1/(12・Is)))=R・I1 …(9)
(n・Vt・log12)/R=I1 …(10)
が成り立つ。つまり、I1は、kT/qに比例し、Rの温度特性に反比例する。容量630は、基準電圧回路600の負帰還の位相補償をするためにある。
図10は本発明に係る半導体集積回路の一例である。図10のPLL回路800は、図6とほぼ同じであるが、電流型チャージポンプ回路801の部分のみが異なる。図10の電流型チャージポンプ回路801は、図6の電流型チャージポンプ回路520とほぼ同じであるが、P型MOSトランジスタ807,802の接続点804にP型MOSトランジスタ806,805のドレインが接続されている。P型MOSトランジスタ806,805は、それぞれゲート長がP型MOSトランジスタ807の2倍、4倍のサイズであり、各々のゲートは、2ビットのレジスタ回路出力バス840の各々のビット信号808,809で制御され、“H”のときEp651に接続、“L”のとき、電源に接続されるスイッチ回路820に接続されている。また、N型MOSトランジスタ803,812の接続点810にN型MOSトランジスタ813,814のドレインが接続されている。N型MOSトランジスタ813,814は、それぞれゲート長がN型MOSトランジスタ812の2倍、4倍のサイズであり、各々のゲートは、2ビットのレジスタ回路出力バス850の各々のビット信号815,816で制御され、“H”のときEn626に接続され、“L”のとき、接地に接続されるスイッチ回路830に接続されている。レジスタ回路出力バス840,850の各々のビットは、チャージポンプ出力811から、電圧微分回路860、オペアンプ861,863及び加算カウンタ862,864により生成される。Vref1は上限電圧、Vref2は下限電圧である。ただし、チャージポンプ出力811からレジスタ回路出力バス840,850の各々のビットの生成を、当該半導体集積回路の外部に設けたテスタで行うこととしてもよい。
図14は本発明に係る半導体集積回路の一例を示す。400は、本発明に係る半導体集積回路である。480は、クロック分配回路であり、バイパス制御信号473でPLL回路50へ入力される基準クロック100と、PLL回路50から逓倍されたクロックとを切り替えるスイッチ回路420に接続されている。クロック分配回路480は、機能ブロックA、B及びCへクロック線430,431,432でクロックを分配する。各クロック線431,432のドライバ485a,485bは、各々制御レジスタ回路490の出力バス441,442,443,444でドライバの強度を増減する機能を持っており、各々のクロック線430,431,432は、立ち上がりエッジを検出する位相比較器410に接続されており、一方の位相比較器460は、クロック線430,431の位相差を検出して、一方の制御レジスタ回路440へアップ信号461及びダウン信号462を供給する。他方の位相比較器470は、クロック線431,432の位相差を検出して、他方の制御レジスタ回路450へアップ信号471及びダウン信号472を供給する。463は、一方の制御レジスタ回路440から他方の制御レジスタ回路450に与えられる比較完了信号である。
図20は本発明に係る半導体集積回路の一例である。基準クロック100で動作するPLL回路50と、PLL回路50の出力に接続されたクロック供給回路60と、バイパス制御信号703で基準クロック100とクロック供給回路60の出力とを切り替えるスイッチ回路420と、スイッチ回路420の出力で同期するSRAM(Static Random Access Memory)回路700を備えている。SRAM回路700は、入力ポートにアドレス741、出力ポートにSRAMデータ出力763とバイパス制御信号703とを持つ。また、SRAM回路700は、アドレス741に応じてアドレス信号線742を駆動するアドレス駆動回路740、メモリセルアレイ730とロウデコーダアレイ720からなるメモリアクセス回路710、メモリセルアレイ730のそれぞれのビット線対711をプリチャージするプリチャージアレイ、ビット線対711の電圧を増幅するセンスアンプアレイ760、センスアンプアレイ760の出力761と基準電圧とを比較する比較器770、比較器770の出力771の状態を基準クロック100で同期して格納する加減算(incremental/decremental)レジスタ750、加減算レジスタ750の出力状態で、センスアンプアレイ760の活性化信号781の遅延時間を制御するセンスアンプ活性化信号生成回路780からなっている。スイッチ回路420の出力は、バッファ701及びバッファ出力信号線702を介してメモリアクセス回路710に与えられるとともに、センスアンプ活性化信号生成回路780を介してセンスアンプアレイ760に与えられる。782、783、784、785は各々センスアンプ活性化信号生成回路780における遅延回路(インバータ)である。センスアンプアレイ760の出力762は、出力回路アレイを介してSRAMデータ出力763となる。
図30は、本発明に係る半導体集積回路の一例である。図30のデータ保持回路70は、2段のダイナミック回路92,93がシリアルに接続されてなる回路81と、バイパス制御信号90で基準クロック100とクロック供給回路60の出力とを切り替えるスイッチ回路420とを備えている。1段目のダイナミック回路92は、N型MOSトランジスタ71,72,73,74と、P型MOSトランジスタ75とからなり、スイッチ回路420からクロック85を与えられる。バイパス制御信号90が不活性化されているときは、1段目のダイナミック回路92において、クロック85に同期してN型MOSトランジスタ74がオン・オフし、N型MOSトランジスタ71,72,73が常時オフしている。バイパス制御信号90が活性化されているときは、それぞれ、N型MOSトランジスタ71,72,73のゲートは通常のデータ線87,88,89に接続される。1段目のダイナミック回路92の出力ノード94に接続された2段目のダイナミック回路93は、N型MOSトランジスタ77,78と、P型MOSトランジスタ76と、インバータ79とからなり、遅延調整回路84からクロック91を与えられる。2段目のダイナミック回路93の出力82は比較器80にて期待値と比較され、クロック758に同期して動作するラッチ219に保持された比較器出力83が制御レジスタ(加減算レジスタ)750へ供給される。そして、この制御レジスタ750の出力バス86により、2段目のダイナミック回路93に与えられるクロック91については、遅延調整回路84中のドライバの強度を増大できるようになっている。
図32は、本発明に係る半導体集積回路の一例である。1000は半導体集積回路である。1010は、ブロックリセット信号が解除されると、クロックで同期するキャッシュ回路であり、タグ部1020とデータ部1040からなる。タグ部1020は、SRAM回路1025と比較回路1030からなり、下位アドレスで、タグ内の上位アドレスを格納しているSRAM回路1025から上位アドレスを読み出し、外部ブロックからきた上位アドレスとを比較回路1030で比較する。データ部1040は、下位アドレスで内部メモリ内をアクセスし、タグ部1020のヒット信号1031を受け、ヒット信号1031がヒットを示すときに、データを出力したり、書き込む機能を持っている。また、データ部1040は、センスアンプ、出力回路を備えており、センスアンプの活性化信号1043と出力活性化信号1044にヒット信号1031を受けて動作するか、常時クロックに同期して動作するかをレジスタ信号1052によって制御する回路1041を持っている。また、半導体集積回路1000は、ブロックリセット信号が解除されると、クロック61で同期する機能ブロックCを備えており、内部のキャッシュのデータ部1040からの出力データをクロック61で取り込み、期待値と比較する比較回路1060を備えている。比較回路1060は、クロック1周期の内部内容を保持する機能も持っている。制御レジスタ1050は、クロック62で同期し、位相微調整期間伝達信号1071で内部レジスタのリセットを解除し、内部レジスタは、インクリメンタルカウンタになっており、比較回路1060の出力信号1061が“L”のとき、クロックに同期して動作し、“H”になると停止する。そして、停止信号(Eo)1051を出力する。
30 デジタル位相比較器
31 リセット回路
31a 4入力NAND回路
31b トランスファゲート
40,520,801 チャージポンプ回路
50,500,800 PLL回路
51 位相比較器
55,501,510 スイッチ回路
70 データ保持回路
81 ダイナミック回路
480 クロック分配回路
600 基準電圧回路(バンドギャップリファレンス回路)
700 SRAM回路(メモリ回路)
760 センスアンプアレイ
1010 キャッシュ回路(機能回路)
1020 タグ部
1040 データ部
1070 位相微調整期間検出回路
Claims (14)
- 基準クロック信号からシステムクロック信号を生成するクロック生成回路を備えた半導体集積回路であって、
前記クロック生成回路は、
前記基準クロック信号が入力される第1の入力部と、第2の入力部とを有する位相比較器と、
前記位相比較器を介して出力されたフィードバック信号と、前記基準クロック信号及び制御信号が入力されるスイッチ回路とを備え、
前記スイッチ回路は前記制御信号による制御に応じて、前記フィードバック信号及び前記基準クロック信号のいずれかを前記位相比較器に出力し、前記位相比較器の前記第2の入力部には前記位相比較器から出力された前記フィードバック信号及び前記基準クロック信号のいずれかが入力され、前記第1の入力部及び前記第2の入力部から入力された信号に基づいて出力信号を生成することを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記クロック生成回路は、
前記位相比較器を介して出力される信号が入力されるループフィルタと、
前記ループフィルタを介して出力される信号が入力される電圧制御発振器とを更に備え、
前記フォードバック信号は前記電圧制御発振器を介して出力される信号であることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記スイッチ回路は、前記システムクロック信号が安定発振されるまで、前記基準クロック信号を前記位相比較器に出力することを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記スイッチ回路が前記フィードバック信号を前記位相比較器に出力している間に、特定の回路部分を調整することを特徴とする半導体集積回路。 - 請求項4記載の半導体集積回路において、
前記特定の回路部分は前記位相比較器であり、
前記位相比較器における位相差の検出不感帯が小さくなるように前記位相比較器内のリセット信号の遅延を調整する機能を有することを特徴とする半導体集積回路。 - 請求項5記載の半導体集積回路において、
前記位相比較器は前記リセット信号を伝達するためのトランスファゲートを備え、前記トランスファゲートのゲート電圧がリセット制御電圧に応じて調整されることを特徴とする半導体集積回路。 - 請求項4記載の半導体集積回路において、
前記クロック生成回路は、前記位相比較器から出力される信号が入力される電流型チャージポンプ回路を備え、
前記特定回路部分は、前記電流型チャージポンプ回路に基準電圧を供給するためのバンドギャップリファレンス回路であり、
前記バンドギャップリファレンス回路が発振を起こさないように当該バンドギャップリファレンス回路の位相補償量を調整する機能を有することを特徴とする半導体集積回路。 - 請求項4記載の半導体集積回路において、
前記クロック生成回路は、前記位相比較器から出力される信号が入力される電流型チャージポンプ回路を備え、
前記特定回路部分は前記電流型チャージポンプ回路であり、
前記電流型チャージポンプ回路の電流駆動能力を調整する機能を有することを特徴とする半導体集積回路。 - 請求項4記載の半導体集積回路において、
前記特定回路部分は、前記システムクロック信号を複数の機能ブロックへ分配するためのクロック分配回路であり、
前記クロック分配回路の出力クロックスキューを削減するように当該クロック分配回路内の複数のクロックドライバ間のスキューを調整する機能を有することを特徴とする半導体集積回路。 - 請求項4記載の半導体集積回路において、
前記特定回路部分は、前記システムクロック信号に同期して動作するデータ保持回路であり、
前記データ保持回路の内部動作におけるレーシング調整を行う機能を有することを特徴とする半導体集積回路。 - 請求項10記載の半導体集積回路において、
前記データ保持回路は、ワード線とセンスアンプとを有するメモリ回路であって、前記メモリ回路で読み出しエラーが生じないように前記ワード線の活性化に対する前記センスアンプの活性化タイミングを調整する機能を有することを特徴とする半導体集積回路。 - 請求項10記載の半導体集積回路において、
前記データ保持回路は、互いにシリアルに接続された第1及び第2のダイナミック回路と、前記第1のダイナミック回路の入力クロック信号を遅延させて前記第2のダイナミック回路へ供給するための遅延回路とを有し、
前記基準クロック信号を前記第1のダイナミック回路及び前記遅延回路へバイパスして、前記第1のダイナミック回路の出力変化に対する前記第2のダイナミック回路の活性化タイミングを最適化するように前記遅延回路の遅延量を調整する機能を有することを特徴とする半導体集積回路。 - 請求項4記載の半導体集積回路において、
前記特定回路部分は、発振クロック信号に同期して動作する機能回路であり、
前記機能回路の消費電力を低減するために、前記PLL回路の発振クロック信号の周波数に応じて、前記機能回路内のいずれの部分の動作を停止させるかを調整する機能を有することを特徴とする半導体集積回路。 - 請求項13記載の半導体集積回路において、
前記機能回路は、タグ部とデータ部とを有するキャッシュ回路であり、
前記タグ部がキャッシュミスを示すときに前記データ部内のセンスアンプ又は出力回路のいずれの動作を停止させるかを調整する機能を有することを特徴とする半導体集積回路。
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