CN110716120B - 芯片自动测试设备的通道延时偏差的校准方法 - Google Patents

芯片自动测试设备的通道延时偏差的校准方法 Download PDF

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Abstract

本申请涉及一种用于芯片自动测试设备的通道延时偏差的校准方法。校准方法包括：提供多个校准参考器件，其中多个校准参考器件具有第二组延时路径，每个延时路径具有预定路径延时值并且连接一个校准参考器件的一对引脚，并且每个引脚至多连接到一个延时路径；分别将多个校准参考器件中的每个校准参考器件连接到芯片自动测试设备，其中第一组测试通道中每一个测试通道的测试探针分别连接到校准参考器件的一个引脚；利用芯片自动测试设备对多个校准参考器件进行测试，以获得从一个或多个发送通道至一个或多个接收通道的多个延时测量；以及基于多个延时测量计算第一组测试通道中的测试通道的延时偏差。

Description

芯片自动测试设备的通道延时偏差的校准方法
技术领域
本申请涉及集成电路芯片测试技术领域，更具体地，涉及一种芯片自动测试设备的通道延时偏差的校准方法。
背景技术
集成电路芯片在制造完成后，需要对其进行各种性能及失效测试，这通常可以由自动化测试设备进行。然而，随着芯片集成度和运行速度的提高，很多测试设备不能够满足芯片测试的要求。
例如，对于某些芯片，需要进行源同步总线特性测试，而其中的关键参数之一是延时测量。对于DDR4-3200标准的寄存时钟驱动器芯片，并行总线包括33个命令/地址信号，而这些信号的延时不能够超过±62.5ps。然而，即使是目前最先进的测试设备，其延时测试准确性也仅能够达到116ps左右，这远远不能满足测试DDR4-3200标准的芯片的需要。
因此，有必要改进现有的测试设备或方法。
发明内容
本申请的一个目的在于提供一种芯片自动测试设备的通道延时偏差的校准方法，以通过校准来降低芯片自动测试设备的测量误差。
根据本申请的一个方面，提供了一种用于芯片自动测试设备的通道延时偏差的校准方法，所述芯片自动测试设备具有待校准的第一组测试通道，其中所述第一组测试通道中的每一个测试通道均具有用于连接待测器件的测试探针、以及测试信号发送器和测试信号接收器中的至少一个，所述校准方法包括：提供多个校准参考器件，其中，所述多个校准参考器件具有第二组延时路径，每个延时路径具有预定路径延时值并且连接一个校准参考器件的一对引脚，并且每个引脚至多连接到一个延时路径；分别将所述多个校准参考器件中的每个校准参考器件连接到所述芯片自动测试设备，其中所述第一组测试通道中每一个测试通道的测试探针分别连接到所述校准参考器件的一个引脚；利用所述芯片自动测试设备对所述多个校准参考器件进行测试，以获得从所述第一组测试通道中的一个或多个发送通道至所述第一组测试通道中的一个或多个接收通道的多个延时测量；以及基于所述多个延时测量计算所述第一组测试通道中的测试通道的延时偏差，或者计算所述第一组测试通道中的两个接收通道之间的相对延时偏差或两个发送通道之间的相对延时偏差。
在一些实施例中，所述利用所述芯片自动测试设备对所述多个校准参考器件进行测试的步骤包括：将每个测试通道连接到至少两个分别的延时路径，其中所述至少两个分别的延时路径位于至少两个校准参考器件上；所述多个延时测量包括经由这些延时路径的从每个发送通道到至少两个接收通道的延时测量以及由至少两个发送通道到每个接收通道的延时测量。
在一些实施例中，所述利用所述芯片自动测试设备对所述多个校准参考器件进行测试的步骤包括：将一个测试通道连接到至少两个分别的延时路径，其中所述至少两个分别的延时路径位于至少两个校准参考器件上；所述多个延时测量包括经过所述至少两个延时路径的至少两个延时测量，从而根据所述两个延时测量计算所述至少两个延时路径连接的相同类型的测试通道之间的相对延时偏差。
在一些实施例中，每个所述测试通道具有预定的通道路径延时值。
在一些实施例中，所述校准方法还包括：采用时域反射法测量每个所述测试通道的通道路径延时值。
在一些实施例中，所述发送通道是测试信号发送器被启用的测试通道，而所述接收通道是测试信号接收器被启用的测试通道。
在一些实施例中，所述第一组测试通道是所述芯片自动测试设备的测试通道的一部分或全部。
在一些实施例中，所述校准参考器件是未装载有集成电路芯片的封装结构。
在一些实施例中，所述校准参考器件包括未装载有集成电路芯片的印刷电路板。
在一些实施例中，所述延时路径是所述印刷电路板上的导电线路。
在一些实施例中，基于所述多个延时测量计算所述第一组测试通道中的测试通道的延时偏差，或者计算所述第一组测试通道中的两个接收通道之间的相对延时偏差或两个发送通道之间的相对延时偏差的步骤包括：基于所述多个延时测量以及所述第二组延时路径的预定路径延时值构建方程组；以及求解所述方程组来计算测试通道的延时偏差、或者计算两个接收通道或两个发送通道之间的相对延时偏差。
在一些实施例中，每个所述测试通道具有预定的通道路径延时值，所述基于所述多个延时测量以及所述第二组延时路径的预定路径延时值构建方程组的步骤包括：在所述延时测量中预先校准所述通道路径延时值，并以校准的延时测量与预定路径延时值构建所述方程组。
在本申请的另一方面，还提供了一种用于芯片自动测试设备的待测器件的输入-输出延时的测量方法，包括：利用所述芯片自动测试设备对所述待测器件进行测试，以得到所述待测器件的输入引脚所连接的发送通道到所述待测器件的输出引脚所连接的接收通道之间的路径延时；使用前述的校准方法确定输入引脚所连接的发送通道的延时偏差以及输出引脚所连接的接收通道的延时偏差；以及在所测量的路径延时中校准所述延时偏差。
利用本申请的通道延时偏差的校准方法，在不改变芯片自动测试设备的硬件结构的基础上，大大提高了测试精度，并且完全兼容现有的测试设备以及测试方法，实现成本低。
以上为本申请的概述，可能有简化、概括和省略细节的情况，因此本领域的技术人员应该认识到，该部分仅是示例说明性的，而不旨在以任何方式限定本申请范围。本概述部分既非旨在确定所要求保护主题的关键特征或必要特征，也非旨在用作为确定所要求保护主题的范围的辅助手段。
附图说明
通过下面说明书和所附的权利要求书并与附图结合，将会更加充分地清楚理解本申请内容的上述和其他特征。可以理解，这些附图仅描绘了本申请内容的若干实施方式，因此不应认为是对本申请内容范围的限定。通过采用附图，本申请内容将会得到更加明确和详细地说明。
图1示出了根据本申请一个实施例的芯片自动测试设备100的示意图；
图2a和2b示出了连接了具有分别的延时路径的两个校准参考器件的4个发送通道与4个接收通道的示意图；
图3示出了一个校准参考器件的电路板上的示例性导电线路的轨迹；
图4a和4b示出了连接了具有分别的延时路径的两个校准参考器件的一个发送通道与两个接收通道的示意图；
图5示出了本申请一个实施例的校准方法。
具体实施方式
在下面的详细描述中，参考了构成其一部分的附图。在附图中，类似的符号通常表示类似的组成部分，除非上下文另有说明。详细描述、附图和权利要求书中描述的说明性实施方式并非旨在限定。在不偏离本申请的主题的精神或范围的情况下，可以采用其他实施方式，并且可以做出其他变化。可以理解，可以对本申请中一般性描述的、在附图中图解说明的本申请内容的各个方面进行多种不同构成的配置、替换、组合，设计，而所有这些都明确地构成本申请内容的一部分。
图1示出了根据本申请一个实施例的芯片自动测试设备100的示意图，其中该芯片自动测试设备100的两个通道之间可以连接待测器件或校准参考器件。其中，待测器件或校准参考器件均具有一个或多个输入引脚和一个或多个输出引脚。输入引脚用于接收芯片自动测试设备100发出的测试信号，并且响应于该测试信号从相应的输出引脚输出信号响应。可以理解，取决于具体器件电路结构的不同，测试信号输入至信号响应输出之间存在延时。
如图1所示，该芯片自动测试设备100具有包括图示的两个通道CH1和CH2在内的一组测试通道CHi，其中i＝1,2,…,N(N为自然数)。其中，这些通道均具有用于连接待测器件的测试探针，例如，图1所示的测试探针T1和T2，这些测试探针被嵌入在芯片自动测试设备100的接触垫102中。该接触垫102被构造为器件插座104的一部分，其中器件插座104具有与待测器件或校准参考器件的相匹配的形状，以用于在测试时容纳待测器件或校准参考器件。待测器件或校准参考器件通常具有与插座104的测试探针相配合的引脚，从而当其被放置在器件插座104中时，引脚与测试探针一一地电连接。在图1所示的实施例中，器件插座104被安装在芯片自动测试设备100的测试电路板106上。
芯片自动测试设备100的每个通道还具有测试信号发送器和测试信号接收器中的至少一个，用以向待测器件发送测试信号或从待测器件接收其对测试信号的响应。在一些实施例中，一个或者多个通道可以同时包括测试信号发送器和测试信号接收器，以根据测试需求来发送测试信号或接收测试信号响应。例如，在图1所示的实施例中，通道CH1具有测试信号发送器DRV1和测试信号接收器CP1，而通道CH2具有测试信号发送器DRV2和测试信号接收器CP2。换言之，当一个通道的测试信号发送器被启用时，该测试通道被作为发送通道；而当一个通道的测试信号接收器被启用时，该测试通道被作为接收通道。可以理解，在一些其他的实施例中，一个通道可以仅具有测试信号发送器，而另一个通道可以仅具有测试信号接收器。在另一些实施例中，一个通道可以同时作为发送通道和接收通道，以及该通道所连接的待测器件的引脚是输入/输出引脚。
可以看出，对于每个测试通道，从其信号端(也即测试信号发送器或测试信号接收器所在的位置)至测试探针的路径是确定的，因而其对应的通道路径延时值也是基本确定的，不会随信号的变化而变化。在一些实施例中，每个测试通道的通道路径延时值可以通过时域反射法测量确定。然而，除了通道路径延时之外，每个测试通道还存在延时偏差，而该延时偏差同样会影响测量精度。因此，为了对待测器件进行准确地测量，需要确定每个测试通道的延时偏差。
为了确定每个测试通道的延时偏差，或者每两个相同类型测试通道之间的相对延时偏差，在本申请的一些实施例中，在芯片自动测试设备100的器件插座104中***了多个校准参考器件108。这些校准参考器件分别具有一些已知的延时值，从而能够通过这些校准参考器件来确定延时偏差，从而在后续测量过程中校准消除延时偏差。
在一些实施例中，校准参考器件108可以具有多个引脚Pi，用于分别连接芯片自动测试设备100的测试通道CHi。此外，校准参考器件108上还具有多个延时路径，每个延时路径具有分别的预定路径延时值，其中每个延时路径连接到多个引脚Pi中的一对引脚。在一些实施例中，每个引脚至多连接到一个延时路径。因此，为了对同一个测试通道的延时偏差进行测量或校正，可以通过测量并计算该测试通道与其他测试通道之间的相对延时偏差。具体地，可以将两个或更多个校准参考器件连接到相同的测试通道，其中这两个或更多个校准参考器件的相同位置处的引脚(能够连接到芯片自动测试设备的同一测试通道)分别通过不同的延时路径连接到其他位置处的引脚。这样，对于在多次测试过程中分别通过不同校准参考器件的两个或更多个延时路径所连接的两个或更多个不同的测试通道，其相互之间的相对延时偏差可以计算得到。需要说明的是，校准参考器件的引脚数量以及延时路径数量取决于需要校准的测试通道的数量。在一些实施例中，需要校准的测试通道数量可以是芯片自动测试设备100的测试通道的一部分，在另一些实施例中，需要校准的测试通道数量可以是芯片测试设备100的测试通道的全部。相应地，根据校准需求，可以选择连接不同的校准参考器件。
图2a和图2b分别示出了两个校准参考器件连接在4个发送通道DRV1至DRV4与4个接收通道CP1至CP4之间的示意图，而这两个校准参考器件具有分别的延时路径。其中，图2a中示出了具有4个延时路径的校准参考器件1连接在发送通道与接收通道之间的示意图；而图2b示出了具有4个延时通道的校准参考器件2连接在发送通道与接收通道之间的示意图。校准参考器件1和校准参考器件2可以先后连接到自动测试设备上。需要说明的是，在实际应用中，这两个校准参考器件的8个延时路径也可以分布在3个或更多个校准参考器件上，并且每个校准参考器件上的一个引脚至多连接到一个延时路径。
如图2a和2b所示，校准参考器件1和校准参考器件2共具有8个延时路径，并且每个延时路径连接一对引脚，从而经由所连接的引脚连接到对应的发送通道和接收通道。
具体地，在图2a中，校准参考器件1的延时路径p21连接在第二发送通道DRV2与第一接收通道CP1之间，延时路径p32连接在第三发送通道DRV3与第二接收通道CP2之间，延时路径p43连接在第四发送通道DRV4与第三接收通道CP3之间，延时路径p14连接在第一发送通道DRV1与第四接收通道CP4之间；在图2b中，校准参考器件2的延时路径p11连接在第一发送通道DRV1与第一接收通道CP1之间，延时路径p22连接在第二发送通道DRV2与第二接收通道CP2之间，延时路径p33连接在第三发送通道DRV3与第三接收通道CP3之间，延时路径p44连接在第四发送通道DRV4与第四接收通道CP4之间。可以看出，每个测试通道先后连接了位于不同校准参考器件上的两个不同的延时路径。
在一些实施例中，校准参考器件可以包括集成电路芯片的封装结构，但在该封装结构中未装载集成电路芯片，而是替代地装载有例如印刷电路板。该印刷电路板上布局了导电线路或类似结构，这些印刷线路被设计为具有特定的轨迹，从而构成了具有预定路径延时值的延时路径。图3即示出了一个校准参考器件的电路板上的示例性导电线路的轨迹。本领域技术人员可以理解，根据实际应用的不同，可于调整这些线路以得到不同的路径延时值。在另一些实施例中，还可以在导电线路中***不同的被动阻性、容性或感性元件，或者其他元件来调整延时路径的路径延时值。
仍参考图2a和2b所示，对于包含某个延时路径pmn的发送-接收路径(从DRVm至CPn)，总延时Tmn表示从第m发送通道DRVm至第n接收通道CPn的延时值。其中，在图2a和2b中，m取值为1至4，也即对应于4个发送通道；n取值为1至4，也即对应于4个接收通道。可以理解，在不同的例子中，m和n的取值可以取决于发送通道和接收通道的数量。在实际应用中，总延时Tmn可以通过测量确定。同时，总延时Tmn理论上可以由下述等式(1)表示：
Tmn＝Dm+dm+pmn+Rn+rn· (1)
其中，Dm表示发送通道DRVm的通道路径延时值，其可以通过时域反射法测量得到；dm表示发送通道DRVm的延时偏差；pmn表示校准参考器件中对应的延时路径的预定路径延时值；Rn表示接收通道CPn的通道路径延时值，其也可以通过时域反射法测量得到；rn表示接收通道CPn的延时偏差。
在等式(1)中，由于通道路径延时值Dm和Rn均可以通过测量预先确定，因此可以在总延时Tmn中校准掉这两个参数，而仅保留待确定的参数dm和rn，也即：
Tmn’＝Tmn–(Dm+Rn)＝dm+pmn+rn (2)
其中，Tmn’为校准后的总延时。
基于上述等式(2)，图2a和2b所示的电路可以构造为一多元方程组(3)如下：
Figure BDA0001728481410000071
上述方程组(3)经等式变换后可以得到方程组(4)如下：
Figure BDA0001728481410000081
其中，方程组(4)的等式左侧均为已知量，而等式右侧的参数分别为待确定的延时偏差。进一步地，方程组(4)中的等式两两相减，以消除共同的延时偏差，方程组(4)中的第一个等式和第二个等式相减，可以消除等式右侧共有的第一接收通道的延时偏差r1。类似地，方程组(4)中的第二个等式和第三个等式相减，可以消除等式右侧共有的第二发送通道的延时偏差d2。其他等式的相减可以类推。可以理解，在实际应用中，可以根据需要选择消除每个接收通道的延时偏差或者消除每个发送通道的延时偏差。
作为一个例子，下面的方程组(5)表示了消除了发送通道的延时偏差后的每两个接收通道之间的相对延时偏差：
Figure BDA0001728481410000082
具体地，r1-r4表示第一接收通道CP1和第四接收通道CP4之间的相对延时偏差；r2-r1表示第二接收通道CP2和第一接收通道CP1之间的相对延时偏差；r3-r2表示第三接收通道CP3和第二接收通道CP2之间的相对延时偏差；r4-r3表示第四接收通道CP4和第三接收通道CP3之间的相对延时偏差。其他接收通道之间的相对延时偏差可以通过计算得到，例如第二接收通道CP2和第四接收通道CP4之间的相对延时偏差可以通过对(r1-r4)与(r2-r1)求和得到。
可以看出，在方程组(5)中，Tmn’为校准后的总延时，其可以通过测量及计算得到；而pmn为校准参考器件中的延时路径的路径延时值，其也可以预先确定。因此，每两个接收通道之间的相对延时偏差可以计算得到。
在方程组(5)中，发送通道的延时偏差被相互抵消，而仅计算接收通道之间的相对延时偏差。基于类似的算法，可以抵消接收通道的延时偏差而计算每两个发送通道之间的相对延时偏差。
在另一些实施例中，也可以直接由方程组(4)计算各个测试通道的延时偏差。
在实际应用中，这些校准参考器件也可以采用不同于图2a和2b所示的延时路径。在另一例子中，校准参考器件的延时路径可以被设计为任何其他合适路径，例如，p31、p42、p13以及p24，以连接对应的发送通道和接收通道。该延时路径同样可以用于计算每两个接收通道之间的相对延时偏差。
需要说明的是，图2a和2b所示的实施例中是以每两个接收通道和发送通道之间的相对延时偏差均需要校准进行说明的。在一些实施例中，仅需要校准两个接收通道之间的相对延时偏差，或者仅需要校准两个发送通道之间的相对延时偏差。在此情况下，提供用来校准的两个校准参考器件可以仅包括两个延时路径，也即每个校准参考器件上设置有一个延时路径，并且这两个延时路径连接到两个发送通道和一个共同的接收通道(用于确定这两个发送通道之间的相对延时偏差)，或者连接到两个接收通道和一个共同的发送通道(用于确定这两个接收通道之间的相对延时偏差)。
图4a和4b示出了连接了具有分别的延时路径的两个校准参考器件的一个发送通道与两个接收通道的示意图。
如图4a和4b所示，该电路包括一个发送通道DRV1和两个接收通道CP1和CP2。为了确定这两个接收通道之间的相对延时偏差，所提供的校准参考器件1和校准参考器件2分别包括延时路径p11和p12。其中，延时路径p11连接在发送通道DRV1和接收通道CP1之间，而延时路径p12连接在发送通道DRV1和接收通道CP2之间。
为了计算两个接收通道CP1和CP2之间的相对延时偏差，需要测量包括延时路径p11的发送通道DRV1至接收通道CP1的总延时T11，以及包括延时路径p12的发送通道DRV1至接收通道CP2的总延时T12。
相应地，延时测量T11和T12可以由等式(1)表示，那么两个接收通道之间的相对延时偏差及由下述等式(6)表示：
(r1-r2)＝(T11-p11-D1-d1-R1)-(T12-p12-D1-d1-R2)＝(T11-p11-R1)-(T12-p12-R2) (6)
其中，p11和p12分别为对应延时路径的路径延时值，而R1和R2为对应接收通道的通道路径延时值，其也可以通过时域反射法测量得到。
基于此，两个接收通道的相对延时偏差即可计算得到。
可以看出，为了计算确定不同测试通道的延时偏差或通道间相对延时偏差，仅需要针对待校准的测试通道构造方程组，并且在该方程组中通过测量以及校准参考器件设计来确定一些预定值。只要所构建的方程组是可求解的，那么通道的延时偏差或通道间相对延时偏差即可计算得到。
图5示出了本申请一个实施例的校准方法。该校准方法可以应用于图1所示的芯片自动测试设备。其中，该芯片自动测试设备具有待校准的第一组测试通道CHi，其中i＝1,2,...N，N为自然数，其中所述第一组测试通道CHi中的每一个测试通道均具有用于连接待测器件的测试探针、以及测试信号发送器和测试信号接收器中的至少一个。
如图5所示，该校准方法包括：步骤S502，提供多个校准参考器件，所述多个校准参考器件具有第二组延时路径，每个延时路径具有预定路径延时值并且连接一个校准参考器件的一对引脚，并且每个引脚至多连接到一个延时路径；步骤S504，分别将所述多个校准参考器件中的每个校准参考器件连接到所述芯片自动测试设备，其中所述第一组测试通道中每一个测试通道的测试探针分别连接到所述校准参考器件的一个引脚；步骤S506，利用所述芯片自动测试设备对所述多个校准参考器件进行测试，以获得从所述第一组测试通道中的一个或多个发送通道至所述第一组测试通道中的一个或多个接收通道的多个延时测量；以及步骤S508，基于所述多个延时测量计算所述第一组测试通道中的测试通道的延时偏差，或者计算所述第一组测试通道中的两个接收通道之间的相对延时偏差或两个发送通道之间的相对延时偏差。
在一些实施例中，将每个测试通道连接到至少两个分别的延时路径，其中所述至少两个分别的延时路径位于至少两个校准参考器件上；所述多个延时测量包括经由这些延时路径的从每个发送通道到至少两个接收通道的延时测量以及由至少两个发送通道到每个接收通道的延时测量。
在一些实施例中，将一个测试通道连接到至少两个校准参考器件上的至少两个分别的延时路径；所述多个延时测量包括经过所述至少两个延时路径的至少两个延时测量，从而根据所述两个延时测量计算所述至少两个延时路径连接的相同类型的测试通道之间的相对延时偏差。
可选地，可以采用图5所示的方法来测量待测器件的输入-输出延时。相应地，还可以包括步骤S510，利用所述芯片自动测试设备对所述待测器件进行测试，以得到所述待测器件的输入引脚所连接的发送通道到所述待测器件的输出引脚所连接的接收通道之间的路径延时；以及步骤S512，在所测量的路径延时中校准所述延时偏差。
基于本申请的校准方法，本申请的发明人对现有自动测试设备进行了校准。在未采用本申请的校准方法校准前，该自动测试设备的延时偏差约为±116ps左右。发明人利用本申请的校准方法对该自动测试设备进行了校准。具体地，发明人设计了11个校准参考器件，每个校准参考器件上分别有10个延时路径。利用这些校准参考器件，发明人测试了具有11对通道(11个发送通道和11个接收通道，交错地发送-接收信号)、12对通道(12个发送通道和12个接收通道，交错地发送-接收信号)、13对通道(13个发送通道和13个接收通道，交错地发送-接收信号)以及14对通道(14个发送通道和14个接收通道，交错地发送-接收信号)的通道的延时偏差。其中，11对通道的单位延时偏差为±7.8ps，对应的单个通道的单位延时偏差为±2.4ps(7.8/√11)；12对通道的单位延时偏差为±9.6ps，对应的单个通道的单位延时偏差为±2.8ps(9.6/√12)；13对通道的单位延时偏差为±11.1ps，对应的单个通道的单位延时偏差为±3.1ps(11.1/√13)；14对通道的单位延时偏差为±11.5ps，对应的单个通道的单位延时偏差为±3.1ps(11.5/√14)。按照3σ(置信度99.7％)的标准，测量误差最多为±9.3ps，这远小于未校准的单个通道延时偏差±116ps。
对于本申请的方法，其在不改变测试设备的硬件结构的基础上，大大提高了测试精度，并且完全兼容现有的测试设备以及测试方法，唯一需要额外准备的就是校准参考器件。因此，本申请的方法实现成本也比较低。
本技术领域的一般技术人员可以通过研究说明书、公开的内容及附图和所附的权利要求书，理解和实施对披露的实施方式的其他改变。在权利要求中，措词“包括”不排除其他的元素和步骤，并且措辞“一”、“一个”不排除复数。在本申请的实际应用中，一个零件可能执行权利要求中所引用的多个技术特征的功能。权利要求中的任何附图标记不应理解为对范围的限制。

Claims (12)

1.一种用于芯片自动测试设备的通道延时偏差的校准方法，其特征在于，所述芯片自动测试设备具有待校准的第一组测试通道，其中所述第一组测试通道中的每一个测试通道均具有用于连接待测器件的测试探针、以及测试信号发送器和测试信号接收器中的至少一个，所述校准方法包括：
提供多个校准参考器件，其中，所述多个校准参考器件具有第二组延时路径，每个延时路径具有预定路径延时值并且连接一个校准参考器件的一对引脚，并且每个引脚至多连接到一个延时路径；
分别将所述多个校准参考器件中的每个校准参考器件连接到所述芯片自动测试设备，其中所述第一组测试通道中每一个测试通道的测试探针分别连接到所述校准参考器件的一个引脚；
利用所述芯片自动测试设备对所述多个校准参考器件进行测试，以获得从所述第一组测试通道中的一个或多个发送通道至所述第一组测试通道中的一个或多个接收通道的多个延时测量；以及
基于所述多个延时测量以及所述第二组延时路径的预定路径延时值构建方程组；以及
求解所述方程组计算所述第一组测试通道中的测试通道的延时偏差，或者计算所述第一组测试通道中的两个接收通道之间的相对延时偏差或两个发送通道之间的相对延时偏差。
2.根据权利要求1所述的校准方法，其特征在于，所述利用所述芯片自动测试设备对所述多个校准参考器件进行测试的步骤包括：
将每个测试通道连接到至少两个分别的延时路径，其中所述至少两个分别的延时路径位于至少两个校准参考器件上；所述多个延时测量包括经由这些延时路径的从每个发送通道到至少两个接收通道的延时测量以及由至少两个发送通道到每个接收通道的延时测量。
3.根据权利要求1所述的校准方法，其特征在于，所述利用所述芯片自动测试设备对所述多个校准参考器件进行测试的步骤包括：
将一个测试通道连接到至少两个分别的延时路径，其中所述至少两个分别的延时路径位于至少两个校准参考器件上；所述多个延时测量包括经过所述至少两个延时路径的至少两个延时测量，从而根据所述两个延时测量计算所述至少两个延时路径连接的相同类型的测试通道之间的相对延时偏差。
4.根据权利要求1所述的校准方法，其特征在于，每个所述测试通道具有预定的通道路径延时值。
5.根据权利要求4所述的校准方法，其特征在于，所述校准方法还包括：
采用时域反射法测量每个所述测试通道的通道路径延时值。
6.根据权利要求1所述的校准方法，其特征在于，所述发送通道是测试信号发送器被启用的测试通道，而所述接收通道是测试信号接收器被启用的测试通道。
7.根据权利要求1所述的校准方法，其特征在于，所述第一组测试通道是所述芯片自动测试设备的测试通道的一部分或全部。
8.根据权利要求1所述的校准方法，其特征在于，所述校准参考器件是未装载有集成电路芯片的封装结构。
9.根据权利要求1所述的校准方法，其特征在于，所述校准参考器件包括未装载有集成电路芯片的印刷电路板。
10.根据权利要求9所述的校准方法，其特征在于，所述延时路径是所述印刷电路板上的导电线路。
11.根据权利要求1所述的校准方法，其特征在于，每个所述测试通道具有预定的通道路径延时值，所述基于所述多个延时测量以及所述第二组延时路径的预定路径延时值构建方程组的步骤包括：
在所述延时测量中预先校准所述通道路径延时值，并以校准的延时测量与预定路径延时值构建所述方程组。
12.一种用于芯片自动测试设备的待测器件的输入-输出延时的测量方法，其特征在于，包括：
利用所述芯片自动测试设备对所述待测器件进行测试，以得到所述待测器件的输入引脚所连接的发送通道到所述待测器件的输出引脚所连接的接收通道之间的路径延时；
使用如权利要求1至11中任一项所述的校准方法确定输入引脚所连接的发送通道的延时偏差以及输出引脚所连接的接收通道的延时偏差；以及
在所测量的路径延时中校准所述延时偏差。
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