JP5175728B2 - 試験装置、調整方法および調整プログラム - Google Patents
試験装置、調整方法および調整プログラム Download PDFInfo
- Publication number
- JP5175728B2 JP5175728B2 JP2008524786A JP2008524786A JP5175728B2 JP 5175728 B2 JP5175728 B2 JP 5175728B2 JP 2008524786 A JP2008524786 A JP 2008524786A JP 2008524786 A JP2008524786 A JP 2008524786A JP 5175728 B2 JP5175728 B2 JP 5175728B2
- Authority
- JP
- Japan
- Prior art keywords
- timing
- clock
- phase
- test
- adjustment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
1. 特願2006−191140 出願日 2006年7月12日
前記複数のデータ端子に対応して設けられ、前記基準クロックの位相を調整して得られる複数のタイミングクロックに応じて、対応する前記データ端子から出力されたデータ信号を取得する複数の前記タイミング比較器を備え、前記調整手段は、前記クロック信号と前記複数のタイミングクロックとに応じて、前記複数のタイミングクロックの各々の位相を調整してよい。
ユーザにより指定された試験制御プログラムを実行し、試験制御プログラム中に記述された複数の試験プログラムを順次前記パターン発生器により実行させる制御装置とを更に備え、前記複数の試験信号供給部のそれぞれは、前記パターン発生器から供給された試験パターンに基づく試験信号を前記被試験デバイスの対応する前記データ端子に対して出力し、前記制御装置は、前記試験制御プログラムの実行中において一の前記試験プログラムの実行を終えた後他の前記試験プログラムの実行を開始するまでの間に位相調整の開始を指示するコマンドが記述されていた場合に、前記第3調整処理部および前記第2遅延量設定部の組、および、前記第4調整処理部および前記第3遅延量設定部の組の少なくとも一方による位相調整を開始させてよい。
206・・・制御装置、210・・・試験プログラム、212・・・キャリブレーションプログラム、220・・・試験制御プログラム、1900・・・コンピュータ、2000・・・CPU、2010・・・ROM、2020・・・RAM、2030・・・通信インターフェイス、2040・・・ハードディスクドライブ、2050・・・フレキシブルディスク・ドライブ、2060・・・CD−ROMドライブ、2070・・・入出力チップ、2075・・・グラフィック・コントローラ、2080・・・表示装置、2082・・・ホスト・コントローラ、2084・・・入出力コントローラ、2090・・・フレキシブルディスク、2095・・・CD−ROM
Td=(TCL1×x1)+P1 …(1)
Td=(TCL2×x2)+P2 …(2)
x2=x1−1 …(3)
P1≦P2の場合、式(1)、式(2)及び式(3)に基づき、x1は、下記式(4)に示すようになる。
x1=(P2−P1−TCL2)/(TCL1−TCL2) …(4)
x2=x1 …(5)
P1>P2の場合、式(1)、式(2)及び式(5)に基づき、x1は、下記式(6)に示すようになる。
x1=(P2−P1)/(TCL1−TCL2) …(6)
Claims (11)
- 複数のデータ端子と、前記複数のデータ端子の各々から出力されるデータ信号を取得すべきタイミングを示すクロック信号を出力するクロック出力端子とを備える被試験デバイスを試験する試験装置であって、
当該試験装置の基準クロックを発生する基準クロック源と、
前記複数のデータ端子に対応して設けられ、前記基準クロックの位相を調整して得られるタイミングクロックに応じて、前記複数のデータ端子から出力されたデータ信号を取得する複数のタイミング比較器と、
前記クロック信号と前記タイミングクロックとに応じて、複数のタイミングクロックの各々の位相を調整する調整手段と、
前記複数のデータ端子に対応して設けられ、それぞれが前記基準クロックを指定した時間遅延させる複数の第1可変遅延回路と、
前記複数のデータ端子に対応して設けられ、それぞれが対応する第1可変遅延回路により遅延された前記基準クロックの位相を、指定された位相シフト量分シフトした位相を有するタイミングクロックを出力する複数のタイミングクロック発生部と、
前記複数のデータ端子に対応して設けられ、それぞれが対応する前記タイミングクロックを指定された時間遅延させる複数の第2可変遅延回路と、
前記調整手段は、
前記複数のデータ端子に対応して設けられ、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する前記複数のタイミングクロックを遅延させた信号との位相差を検出して、当該位相差に応じた前記位相シフト量を出力する複数の位相比較器と、
前記基準クロックの遅延量を、前記複数のタイミング比較器が、前記複数のデータ端子のそれぞれから同時に出力されるデータ信号を、対応する前記複数のタイミングクロックに基づいて取得するように前記複数の第1可変遅延回路のそれぞれの遅延量を調整する第1調整部と、
前記第1調整部が前記複数の第1可変遅延回路のそれぞれの遅延量を調整した状態で、前記クロック出力端子から出力されたクロック信号に基づいて前記複数のデータ端子から同時に出力されたデータ信号を前記複数のタイミング比較器が取得できるように前記複数の第2可変遅延回路が遅延させる前記複数のタイミングクロックのそれぞれの遅延量を調整する第2調整部とを更に備え、
位相比較器は、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する第2可変遅延回路により遅延された前記タイミングクロックとの位相差を検出して、当該位相差に応じた前記位相シフト量を出力する
試験装置。 - 前記複数のデータ端子に対応して設けられ、それぞれが対応するデータ端子に供給する試験信号を出力する複数の試験信号供給部を更に備え、
前記第1調整部は、
前記複数のタイミングクロック発生部のそれぞれの前記位相シフト量を予め定められた基準値とした状態で、前記複数のデータ端子から出力される複数のデータ信号に代えて前記複数の試験信号供給部が出力する複数の前記試験信号を前記複数のタイミング比較器に入力させ、複数の前記タイミングクロックに基づいて前記複数の試験信号供給部が同時に出力した前記複数の試験信号を前記複数のタイミング比較器が取得できるようにそれぞれのタイミング比較器の取得タイミングを調整する第1調整処理部と、
前記クロック信号に代えて前記複数の試験信号を前記複数の位相比較器に入力して前記複数の位相比較器により前記複数のタイミングクロック発生部のそれぞれの前記位相シフト量を決定させる第2調整処理部と、
前記複数の第2可変遅延回路のそれぞれに対し、前記第2調整処理部により決定された前記位相シフト量と前記基準値との差分値に基づいて、当該差分値を略0とする遅延量を設定する第1遅延量設定部と
を有する請求項1に記載の試験装置。 - 前記第1調整部は、
前記第1遅延量設定部により前記複数の第2可変遅延回路の遅延量が設定された状態で、前記クロック信号に代えて前記被試験デバイスが前記複数のデータ端子から出力する複数のデータ信号を前記複数の位相比較器に入力し、前記複数の位相比較器により前記複数のタイミングクロック発生部のそれぞれの前記位相シフト量を決定させる第3調整処理部と、
前記複数の第1可変遅延回路のそれぞれに対し、前記第3調整処理部により決定された前記位相シフト量と前記基準値との差分に基づいて、当該差分値を略0とする遅延量を設定する第2遅延量設定部と
を更に有する請求項2に記載の試験装置。 - 前記第2調整部は、
前記第1遅延量設定部により前記複数の第2可変遅延回路の遅延量が設定され、前記第2遅延量設定部により前記複数の第1可変遅延回路の遅延量が設定された状態で、前記クロック信号を前記複数の位相比較器に入力し、前記複数の位相比較器により前記複数のタイミングクロック発生部のそれぞれの前記位相シフト量を決定させる第4調整処理部と、
前記複数の第2可変遅延回路のそれぞれに対し、前記第4調整処理部により決定された前記位相シフト量と前記基準値との差分に基づいて、当該差分値を略0とする遅延量を設定する第3遅延量設定部と
を有する請求項3に記載の試験装置。 - 前記被試験デバイスは、メモリを有するデバイスであり、
試験信号供給部は、前記第3調整処理部による調整に先立って、前記メモリに調整用データを書き込み、
前記第3調整処理部は、前記メモリから前記調整用データを読み出させて、読み出された前記調整用データに含まれる前記複数のデータ信号を前記複数の位相比較器に入力し、前記複数の位相比較器により前記複数のタイミングクロック発生部のそれぞれの前記位相シフト量を決定させる
請求項3に記載の試験装置。 - ユーザにより指定された試験シーケンスを実行して、当該試験シーケンスに対応付けられた試験パターンを前記複数の試験信号供給部に供給するパターン発生器を更に備え、
前記複数の試験信号供給部のそれぞれは、前記パターン発生器から供給された試験パターンに基づく試験信号を前記被試験デバイスの対応する前記データ端子に対して出力し、
前記パターン発生器は、前記試験シーケンスの実行中において前記試験シーケンス中の命令により位相調整の開始を指示された場合に、前記第3調整処理部および前記第2遅延量設定部の組、および、前記第4調整処理部および前記第3遅延量設定部の組の少なくとも一方による位相調整を開始させる
請求項4に記載の試験装置。 - 前記複数のタイミング比較器が取得した前記複数のデータ信号をそれぞれ期待値と比較してそれぞれの前記データ信号の良否を判定する複数の判定部を更に備え、
前記パターン発生器は、前記第3調整処理部および前記第2遅延量設定部の組、および、前記第4調整処理部および前記第3遅延量設定部の組の少なくとも一方による位相調整を行っている期間の間、前記複数の判定部による前記複数のデータ信号の良否判定を禁止する請求項6に記載の試験装置。 - 指定された試験プログラムに含まれる試験シーケンスを実行して、当該試験シーケンスに対応付けられた試験パターンを前記複数の試験信号供給部に供給するパターン発生器と、
ユーザにより指定された試験制御プログラムを実行し、試験制御プログラム中に記述された複数の試験プログラムを順次前記パターン発生器により実行させる制御装置と
を更に備え、
前記複数の試験信号供給部のそれぞれは、前記パターン発生器から供給された試験パターンに基づく試験信号を前記被試験デバイスの対応する前記データ端子に対して出力し、
前記制御装置は、前記試験制御プログラムの実行中において一の前記試験プログラムの実行を終えた後他の前記試験プログラムの実行を開始するまでの間に位相調整の開始を指示するコマンドが記述されていた場合に、前記第3調整処理部および前記第2遅延量設定部の組、および、前記第4調整処理部および前記第3遅延量設定部の組の少なくとも一方による位相調整を開始させる
請求項4に記載の試験装置。 - 前記複数の位相比較器に対応して設けられ、試験プログラムの実行中に対応する前記位相比較器が出力する前記位相シフト量が予め定められた許容範囲外の値となったかどうかを検出する複数の検出部を更に備え、
前記制御装置は、前記試験制御プログラムの実行中において前記コマンドが記述されていた場合に、前記位相シフト量が前記許容範囲外の値となったことをいずれかの検出部が検出したことを条件として、前記第4調整処理部および前記第3遅延量設定部の組の少なくとも一方による位相調整を開始させる
請求項8に記載の試験装置。 - 複数のデータ端子と、前記複数のデータ端子のそれぞれから出力されるデータ信号を取得すべきタイミングを示すクロック信号を出力するクロック出力端子とを備える被試験デバイスを試験する試験装置を調整する調整方法であって、
前記試験装置は、
当該試験装置の基準クロックを発生する基準クロック源と、
前記複数のデータ端子に対応して設けられ、それぞれが前記基準クロックを指定した時間遅延させる複数の第1可変遅延回路と、
前記複数のデータ端子に対応して設けられ、それぞれが対応する第1可変遅延回路により遅延された前記基準クロックの位相を、指定された位相シフト量分シフトした位相を有するタイミングクロックを出力する複数のタイミングクロック発生部と、
前記複数のデータ端子に対応して設けられ、それぞれが対応する前記タイミングクロックに応じて対応するデータ端子から出力されたデータ信号を取得する複数のタイミング比較器と、
前記複数のデータ端子に対応して設けられ、それぞれが対応する前記タイミングクロックを指定された時間遅延させる複数の第2可変遅延回路と、
前記複数のデータ端子に対応して設けられ、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する第2可変遅延回路により遅延された前記タイミングクロックとの位相差を検出して、当該位相差に応じた前記位相シフト量を出力する複数の位相比較器と
を備えるものであり、
前記複数のタイミング比較器が、前記複数のタイミングクロック発生部から出力される複数の前記タイミングクロックに基づいて前記複数のデータ端子から同時に出力されたデータ信号を取得するように前記複数の第1可変遅延回路のそれぞれの遅延量を調整する第1調整段階と、
前記第1調整段階が前記複数の第1可変遅延回路のそれぞれの遅延量を調整した状態で、前記クロック出力端子から出力されたクロック信号に基づいて前記複数のデータ端子から同時に出力されたデータ信号を前記複数のタイミング比較器が取得できるように前記複数の第2可変遅延回路のそれぞれの遅延量を調整する第2調整段階と
を備え、
位相比較器は、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する第2可変遅延回路により遅延された前記タイミングクロックとの位相差を検出して、当該位相差に応じた前記位相シフト量を出力する
調整方法。 - 複数のデータ端子と、前記複数のデータ端子のそれぞれから出力されるデータ信号を取得すべきタイミングを示すクロック信号を出力するクロック出力端子とを備える被試験デバイスを試験する試験装置用の調整プログラムであって、
前記試験装置は、
当該試験装置の基準クロックを発生する基準クロック源と、
前記複数のデータ端子に対応して設けられ、それぞれが前記基準クロックを指定した時間遅延させる複数の第1可変遅延回路と、
前記複数のデータ端子に対応して設けられ、それぞれが対応する第1可変遅延回路により遅延された前記基準クロックの位相を、指定された位相シフト量分シフトした位相を有するタイミングクロックを出力する複数のタイミングクロック発生部と、
前記複数のデータ端子に対応して設けられ、それぞれが対応する前記タイミングクロックに応じて対応するデータ端子から出力されたデータ信号を取得する複数のタイミング比較器と、
前記複数のデータ端子に対応して設けられ、それぞれが対応する前記タイミングクロックを指定された時間遅延させる複数の第2可変遅延回路と、
前記複数のデータ端子に対応して設けられ、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する第2可変遅延回路により遅延された前記タイミングクロックとの位相差を検出して、当該位相差に応じた前記位相シフト量を出力する複数の位相比較器と
を備えるものであり、
当該調整プログラムは、前記試験装置を、
前記複数のタイミング比較器が、前記複数のタイミングクロック発生部から出力される複数の前記タイミングクロックに基づいて前記複数のデータ端子から同時に出力されたデータ信号を取得するように前記複数の第1可変遅延回路のそれぞれの遅延量を調整する第1調整部と、
前記第1調整部が前記複数の第1可変遅延回路のそれぞれの遅延量を調整した状態で、前記クロック出力端子から出力されたクロック信号に基づいて前記複数のデータ端子から同時に出力されたデータ信号を前記複数のタイミング比較器が取得できるように前記複数の第2可変遅延回路のそれぞれの遅延量を調整する第2調整部と
して機能させ、
位相比較器は、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する第2可変遅延回路により遅延された前記タイミングクロックとの位相差を検出して、当該位相差に応じた前記位相シフト量を出力する
調整プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008524786A JP5175728B2 (ja) | 2006-07-12 | 2007-07-09 | 試験装置、調整方法および調整プログラム |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006191140 | 2006-07-12 | ||
JP2006191140 | 2006-07-12 | ||
PCT/JP2007/063654 WO2008007636A1 (fr) | 2006-07-12 | 2007-07-09 | Testeur, procédé d'ajustement, et programme d'ajustement |
JP2008524786A JP5175728B2 (ja) | 2006-07-12 | 2007-07-09 | 試験装置、調整方法および調整プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2008007636A1 JPWO2008007636A1 (ja) | 2009-12-10 |
JP5175728B2 true JP5175728B2 (ja) | 2013-04-03 |
Family
ID=38923195
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008524786A Expired - Fee Related JP5175728B2 (ja) | 2006-07-12 | 2007-07-09 | 試験装置、調整方法および調整プログラム |
Country Status (4)
Country | Link |
---|---|
US (1) | US7574633B2 (ja) |
JP (1) | JP5175728B2 (ja) |
TW (1) | TWI350381B (ja) |
WO (1) | WO2008007636A1 (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4895551B2 (ja) * | 2005-08-10 | 2012-03-14 | 株式会社アドバンテスト | 試験装置および試験方法 |
EP2035841A1 (en) * | 2006-06-16 | 2009-03-18 | Inphaze PTY Ltd | A system for complex impedance measurement |
US7539592B2 (en) * | 2007-03-23 | 2009-05-26 | Advantest Corporation | Test apparatus and electronic device |
US8037371B1 (en) | 2007-05-14 | 2011-10-11 | National Semiconductor Corporation | Apparatus and method for testing high-speed serial transmitters and other devices |
US7774669B2 (en) * | 2007-06-11 | 2010-08-10 | Lsi Corporation | Complex pattern generator for analysis of high speed serial streams |
US7809517B1 (en) * | 2007-09-07 | 2010-10-05 | National Semiconductor Corporation | Apparatus and method for measuring phase noise/jitter in devices under test |
WO2010026641A1 (ja) * | 2008-09-04 | 2010-03-11 | 株式会社アドバンテスト | 試験装置および試験方法 |
CN102159960B (zh) * | 2008-09-17 | 2013-03-27 | 爱德万测试株式会社 | 测试装置及块间同步方法 |
EP2190252B1 (en) | 2008-11-25 | 2013-09-18 | Alcatel Lucent | Method for managing mobility of a mobile device within a network using a proxy MIPv6 protocol |
KR101315499B1 (ko) * | 2009-06-29 | 2013-10-07 | 가부시키가이샤 어드밴티스트 | 시험 장치, 교정 방법 및 프로그램 |
JP2011090361A (ja) * | 2009-10-20 | 2011-05-06 | Renesas Electronics Corp | 位相キャリブレーション回路、メモリカード制御装置、及び位相キャリブレーション方法 |
JP2012015828A (ja) * | 2010-07-01 | 2012-01-19 | Sony Corp | 可変遅延回路、記録装置、遅延量校正方法 |
JP2012247318A (ja) * | 2011-05-27 | 2012-12-13 | Advantest Corp | 試験装置および試験方法 |
JP2012247319A (ja) * | 2011-05-27 | 2012-12-13 | Advantest Corp | 試験装置および試験方法 |
US9354274B2 (en) * | 2012-08-13 | 2016-05-31 | Nanya Technology Corporation | Circuit test system electric element memory control chip under different test modes |
US9076558B2 (en) * | 2012-11-01 | 2015-07-07 | Nanya Technology Corporation | Memory test system and memory test method |
JP6054151B2 (ja) * | 2012-11-26 | 2016-12-27 | ルネサスエレクトロニクス株式会社 | テスト装置 |
US20160151202A1 (en) * | 2013-07-19 | 2016-06-02 | The General Hospital Corporation | System, method and arrangements for modifying optical and mechanical properties of biological tissues |
KR102087603B1 (ko) | 2013-10-07 | 2020-03-11 | 삼성전자주식회사 | 메모리 테스트 장치 및 이의 동작 방법 |
TWI477746B (zh) * | 2013-12-27 | 2015-03-21 | Realtek Semiconductor Corp | 溫度不敏感之測試裝置與方法 |
KR20150117775A (ko) * | 2014-04-10 | 2015-10-21 | 에스케이하이닉스 주식회사 | 테스트 장치 및 그의 동작 방법 |
JP2017046203A (ja) * | 2015-08-27 | 2017-03-02 | 株式会社東芝 | 半導体デバイス |
US9964597B2 (en) | 2016-09-01 | 2018-05-08 | Texas Instruments Incorporated | Self test for safety logic |
US10551437B2 (en) * | 2017-07-20 | 2020-02-04 | Semiconductor Components Industries, Llc | Error rate meter included in a semiconductor die |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001201532A (ja) * | 2000-01-18 | 2001-07-27 | Advantest Corp | 半導体デバイス試験方法・半導体デバイス試験装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6789224B2 (en) * | 2000-01-18 | 2004-09-07 | Advantest Corporation | Method and apparatus for testing semiconductor devices |
JP2002042498A (ja) | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | 半導体記憶装置、補助装置および試験装置 |
WO2002103379A1 (fr) * | 2001-06-13 | 2002-12-27 | Advantest Corporation | Instrument destine a tester des dispositifs semi-conducteurs et procede destine a tester des dispositifs semi-conducteurs |
KR20050085898A (ko) * | 2002-12-27 | 2005-08-29 | 가부시키가이샤 어드밴티스트 | 반도체 시험 장치 |
JP4351941B2 (ja) | 2004-03-26 | 2009-10-28 | 株式会社アドバンテスト | 試験装置及び試験方法 |
DE102004044721B4 (de) * | 2004-09-15 | 2013-11-14 | Qimonda Ag | Selbsttest für die Phasenlage des Datenleseclocksignals DQS |
-
2006
- 2006-12-20 US US11/643,010 patent/US7574633B2/en not_active Expired - Fee Related
-
2007
- 2007-07-09 JP JP2008524786A patent/JP5175728B2/ja not_active Expired - Fee Related
- 2007-07-09 WO PCT/JP2007/063654 patent/WO2008007636A1/ja active Application Filing
- 2007-07-12 TW TW096125393A patent/TWI350381B/zh not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001201532A (ja) * | 2000-01-18 | 2001-07-27 | Advantest Corp | 半導体デバイス試験方法・半導体デバイス試験装置 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2008007636A1 (ja) | 2009-12-10 |
US7574633B2 (en) | 2009-08-11 |
WO2008007636A1 (fr) | 2008-01-17 |
US20080012576A1 (en) | 2008-01-17 |
TWI350381B (en) | 2011-10-11 |
TW200809235A (en) | 2008-02-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5175728B2 (ja) | 試験装置、調整方法および調整プログラム | |
JP4806599B2 (ja) | 電気回路および試験装置 | |
JP5255282B2 (ja) | 試験装置、試験方法、および、プログラム | |
JP4621050B2 (ja) | クロック乗替装置、及び試験装置 | |
JP5100645B2 (ja) | 試験装置および試験モジュール | |
JP2003149304A (ja) | 試験装置 | |
JP4792340B2 (ja) | 試験装置および試験方法 | |
JP4721762B2 (ja) | 試験装置 | |
JP2007048386A (ja) | 試験装置および試験方法 | |
US7228248B2 (en) | Test apparatus, timing generator and program therefor | |
JP4849996B2 (ja) | 遅延回路、試験装置、プログラム、半導体チップ、イニシャライズ方法、および、イニシャライズ回路 | |
JP2002016492A (ja) | ディジタルpllパルス発生装置 | |
WO2010021131A1 (ja) | 試験装置および試験方法 | |
JP2009014363A (ja) | 半導体試験装置 | |
JPWO2008142743A1 (ja) | 試験装置 | |
JP2013036960A (ja) | 遅延スキャンテスト方法、半導体装置及び半導体装置の設計方法 | |
KR100807116B1 (ko) | 지연 고정 루프 | |
JP2006112873A (ja) | タイミング発生器、及び試験装置 | |
JP2003273728A (ja) | 半導体装置 | |
JP2009068949A (ja) | 半導体試験装置 | |
JP2008236179A (ja) | クロックリカバリ回路 | |
JP2007110762A (ja) | 半導体装置 | |
JPH10197611A (ja) | Ic試験装置及び信号生成装置 | |
JP2004229020A (ja) | 位相差自動調整システム | |
JP2004144599A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100607 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120918 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121109 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121225 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130107 |
|
LAPS | Cancellation because of no payment of annual fees |