JP2008053753A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】配線溝および接続孔の内部に、良好な埋め込み形状を有するＣｕ膜を電解めっきにより形成する。
【解決手段】半導体装置の製造方法であって、半導体基板上に絶縁膜１１を形成する工程と、絶縁膜１１に配線溝および接続孔の少なくとも一方の被埋め込み領域１２を形成する工程と、被埋め込み領域１２上に、導電性を有し、かつ被埋め込み領域１２の内部を埋め込まない厚さの非晶質膜１５を形成する工程と、非晶質膜１５上に被埋め込み領域１２の内部を埋め込む厚さの導電膜１６をめっきにより形成する工程と、を有する。
【選択図】図４

Description

本発明は、配線溝や接続孔等の被埋め込み領域の内部をめっきにより導電膜で埋め込む工程を有する半導体装置の製造方法に関する。

従来よりＬＳＩ配線にはアルミニウム（Ａｌ）を主成分とする配線（Ａｌ配線）が多く用いられている。しかし、近年、ダマシン法による銅（Ｃｕ）を主成分とする配線（Ｃｕ配線）に主流が移りつつある。

その理由はＣｕはＡｌに比べて抵抗率が低く、融点が高いという特性を持ち、その結果としてダマシン法によるＣｕ配線は微細化に対して数々の恩恵をもたらすからである。具体的には、ＲＣ遅延の改善やＥＭ耐性の向上をもたらす。

ダマシン法を用いてＣｕ配線を形成する場合、層間絶縁膜に予め形成した配線溝、または配線溝および接続孔の内部を埋め込むように、Ｃｕ膜を全面に形成する必要がある。

この種のＣｕ膜の形成方法の一つとして、電解めっきを用いた方法が知られている。この方法では、Ｃｕ膜の形成に先立って、配線溝等の内壁を予めシードとしてのＣｕ膜（Ｃｕシード膜）で被覆しておく。このＣｕシード膜はめっき電流導入膜とも呼ばれ、スパッタリング法を用いて形成されている。

しかしながら、スパッタリング法は段差被覆性が良くないため、素子の微細化に伴い配線溝や接続孔のアスペクト比が高くなると、図７に示すように、層間絶縁膜６１に形成された接続孔の底部近傍では、Ｃｕシード膜６３の膜厚が薄くなる。一方、配線溝や接続孔の入り口近傍では、Ｃｕシード膜６３の庇状の張り出し（オーバーハング）が生じる。なお、図中、６２はバリアメタル膜、６４は配線としてのＣｕ膜をそれぞれ示している。

接続孔の底部近傍でＣｕシード膜６３の膜厚が薄くなると、その部分ではＣｕシード膜６３の電流導入膜としての機能が損なわれ、最悪の場合、電解めっきが全く起きなくなる。すなわち、接続孔の底部近傍でＣｕシード膜の膜厚が薄くなると、Ｃｕ膜６４の埋め込み形状は悪くなる。

このような問題はＣｕシード膜６３を厚くスパッタ堆積すれば解決できるが、今度はオーバーハングが顕著になるため、接続孔の底までめっき液が供給されなくなる。したがって、この場合も、Ｃｕ膜６４の埋め込み形状は悪くなる。

上記問題を解決する試みとして、オーバーハングの少ない比較的薄いＣｕシード層を形成した後、電解めっきにより配線としてのＣｕ膜を形成する前に、Ｃｕシード層上に無電解めっきによりＣｕ薄膜を形成する方法が提案されている（例えば、特許文献１，２参照）。

しかしながら、本発明者等の研究によれば、Ｃｕシード層上に無電解めっきにより形成したＣｕ薄膜は成長核密度が低く、Ｃｕ薄膜の表面に著しい凹凸が形成されることが分かった。このような凹凸は電解めっきを妨げ、接続孔等の埋め込みを困難なものとする。その結果、Ｃｕ膜の埋め込み形状は悪くなる。
特開２０００−５８４８５号公報 特開２０００−５８６４５号公報

上述の如く、素子の微細に伴い配線溝や接続孔のアスペクト比が高くなると、配線溝や接続孔の内部に良好な埋め込み形状を有するＣｕ膜をめっきにより形成することが困難になるという問題があった。

本発明は、上記事情を考慮してなされたもので、その目的とするところは、高アスペクト比の被埋め込み領域の内部に、良好な埋め込み形状を有する導電膜をめっきにより形成することができる半導体装置の製造方法を提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に配線溝および接続孔の少なくとも一方の被埋め込み領域を形成する工程と、前記被埋め込み領域上に、導電性を有し、かつ前記被埋め込み領域の内部を埋め込まない厚さの非晶質膜を形成する工程と、前記非晶質膜上に前記被埋め込み領域の内部を埋め込む厚さの導電膜をめっきにより形成する工程とを有することを特徴とする。

この本発明に係る半導体装置の製造方法によれば、めっきの基点となる最表面が非晶質膜となるので、その上にめっきにより形成する導電膜の成長の不均一性を回避できる。その結果、高アスペクト比（≧２）の被埋め込み領域内に良好の埋め込み形状を有する第２の導電膜を形成することができるようになる。

また、本発明に係る他の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、絶縁膜に配線溝および接続孔の少なくとも一方の被埋め込み領域を形成する工程と、前記被埋め込み領域上に、前記被埋め込み領域の表面に対して垂直方向に（１１１）に配向し、かつ前記被埋め込み領域の内部を埋め込まない厚さの第１の銅膜を形成する工程と、前記第１の銅膜上に、前記被埋め込み領域の内部を埋め込む厚さの第２の銅膜をめっきにより形成する工程とを有することを特徴とする。

この本発明に係る半導体装置の製造方法によれば、第１の銅膜の（１１１）配向性を非常に高くできるので、第１の銅膜上にめっきにより形成する第２の銅膜の成長の不均一性を効果的に回避できる。その結果、高アスペクト比（≧２）の被埋め込み領域内に良好の埋め込み形状を有する第２の導電膜を形成することができるようになる。

第１の銅膜の配向性を高くできる理由は、非晶質上においては（１１１）は他の結晶方位に比べてはるかに揃い易いからである。これは、本発明者等の鋭意研究によって見出された新規な事実である。

本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。

本発明によれば、高アスペクト比の被埋め込み領域の内部に、良好な埋め込み形状を有する導電膜をめっきにより形成することができるようになる。

以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。

（第１の参考例）
図１は、本発明の第１の参考例に係る半導体装置の製造方法を示す工程断面図である。

まず、図１（ａ）に示すように、トランジスタ等の能動素子や、キャパシタ等の受動素子が集積形成されたシリコン基板（不図示）上に、層間絶縁膜１を形成し、次にフォトリソグラフィとドライエッチング（例えばＲＩＥ）を用いて層間絶縁膜１に配線溝２および接続孔３を形成する。配線溝２、接続孔３の形成順序はどちらが先でも良い。層間絶縁膜１としては、例えばフッ素添加シリコン酸化膜を用いる。

次に図１（ｂ）に示すように、配線溝２および接続孔３の内面を被覆するように、バリアメタル膜としての窒化タンタル膜４を全面に堆積する。

ここでは、窒化タンタル膜４の膜厚は２０ｎｍ、その成膜方法はスパッタリング法である。バリアメタル膜は窒化タンタル膜４に限定されるものではなく、例えばＴｉ／ＴｉＮ膜も使用可能である。

次に同図（ｂ）に示すように、窒化タンタル膜４上に電解めっきのシード層としての銅パラジウム合金膜５（第１の導電膜）を形成する。

ここでは、銅パラジウム合金膜５の膜厚は２０ｎｍ、その成膜方法はスパッタリング法である。スパッタターゲットには銅とパラジウムのモザイクを用いる。この場合、銅パラジウム合金膜５中のパラジウム濃度は約２重量％である。また、銅パラジウム合金膜５中にパラジウムは均一に分散されていることを確認した。

２０ｎｍ程度の薄い膜厚であれば、銅パラジウム合金膜５によって生じるオーバーハング（庇状の堆積形状）はほとんど無視できる。また、銅パラジウム合金膜５の膜厚は接続孔３の底側壁部において最小となった。具体的には、３．５ｎｍである。

さらに、パラジウムは銅パラジウム合金膜５の成長核密度を高める物質として働くため、銅パラジウム合金膜５の成長核密度は高くなる。したがって、２０ｎｍの薄い銅パラジウム合金膜５であっても、そのシード層としての機能は失われない。

次に図１（ｃ）に示すように、無電解めっきを用いて、厚さ８０ｎｍの銅膜６（第２の導電膜）を銅パラジウム合金膜５上に形成する。銅膜６は、銅パラジウム合金膜５のシード層としての機能を補完する膜である。

ここでは、無電解めっきに用いためっき液は、硫酸銅ベースでホルムアルデヒトを還元剤として用いた工業的に一般に使用されているものである。無電解めっきは、その堆積原理から溝や孔の中においても比較的均一な膜成長速度を得ることができる。したがって、配線溝２および接続孔３内には比較的均一な膜厚の銅膜６が形成される。

さらに、銅膜６の下地である銅パラジウム合金膜５中のパラジウムは、無電解めっきの触媒として働く。そのため、銅膜６の成長核密度は高くなり、銅膜６の表面モフォロジーは良好なもとなる。すなわち、電解めっきの妨げとなるような凹凸は銅膜６の表面には生じない。

次に図１（ｄ）に示すように、電解めっきを用いて、配線としての厚さ８００ｎｍの銅膜７（第３の導電膜）を全面に形成する。この銅膜７の電解めっきの際に、給電層として機能しているのが窒化タンタル膜４、銅パラジウム合金膜５および銅膜６の積層膜である。

このような電解めっきを用いることで、アスペクト比が２以上の接続孔３、例えば開口径０．２μｍ、深さ１．２μｍの接続孔３をボイド（鬆、空洞）や、シーム（縫い目状の不連続面）を招くことなく、銅膜７で埋め込めることを確認した。すなわち、高アスペクト比（例えば６）の接続孔３内に良好な埋め込み形状を有する銅膜７を形成することができるようになる。

このような結果が得られた理由は、銅膜６の表面モフォロジーが改善され、銅膜７の電解めっきが妨げられなかったこと、銅膜６の成膜法として無電解めっきを用いたので、比較的均一な膜厚を有する銅膜６を形成できたこと、そしてシード層として銅膜６の成長核密度を高くできる銅パラジウム合金膜５を用いたことがあげられる。

この後、ＣＭＰを用いて、配線溝２の外部の不要な銅膜６，７および銅パラジウム合金膜５を除去するとともに、表面を平坦にすることにより、銅のデュアルダマシン配線が完成する。

本参考例では、銅パラジウム合金膜５の膜厚を２０ｎｍとしたが、銅パラジウム合金膜５の膜厚は３ｎｍ以上１００ｎｍ以下の範囲であれば、良好な埋め込み形状を有する銅膜７を形成することが可能である。

また、第１〜第３の導電膜（銅パラジウム合金膜５、銅膜６，７）中の銅の含有率は、配線材料にＡｌを用いた場合よりも、配線抵抗が低くなるように選ぶ。そのためには、第１〜第３の導電膜は銅を５０％以上含むことが好ましい。

さらに、本参考例では、第１〜第３の導電膜のいずれも銅または銅を含む合金を材料として用いたが、これに限定されることはなく、最終的な配線形成プロセスに必要な材料を適宜選択することが可能である。

（第２の参考例）
図２は、本発明の第２の参考例に係る半導体装置の製造方法を示す工程断面図である。なお、図１と対応する部分には図１と同一符号を付してあり、詳細な説明は省略する。

本参考例が第１の参考例と異なる点は、銅パラジウム合金膜５上に無電解めっきにより銅膜６を形成せずに、電解めっきにより銅膜７を形成することにある（図２（ｂ）、図２（ｃ））。

本参考例でも、良好な埋め込み形状を有する銅膜７を形成することができるようになる。その理由は、銅パラジウム合金膜５中のパラジウムは、銅膜７の成長核密度を高める物質として機能するからである。これは、例えば電解めっきの成長がパラジウム上で優先的に起きる表面電子状態となっている、あるいは銅パラジウム合金膜５中においてパラジウムが銅よりも酸化されにくくなっていることにより、めっき電流が流れ易いなどの理由によると考えられる。さらに、本参考例によれば、無電解めっきにより銅膜６を形成する工程を省略できるので、第１の参考例に比べて、プロセスの簡略化の点で有利である。

なお、第１の参考例は、無電解めっきにより形成した銅膜６が、銅パラジウム合金膜５のシード層としての役割を補完するので、アスペクト比が高くなっても、それに応じて銅パラジウム合金膜５を薄くする必要がない。したがって、今後アスペクト比がさらに高くなった場合、第１の参考例の方が有利となる可能性が高い。

（第３の参考例）
図３は、本発明の第３の参考例に係る半導体装置の製造方法を示す工程断面図である。

本参考例が第１、第２の参考例と異なる点は、銅パラジウム合金膜５を置換反応により形成することにある。すなわち、図３（ａ）に示すように、表面にニオブ（Ｎｂ）を含む銅膜５’（第４の導電膜）を周知の方法によって形成し、次に銅膜５’をＰｄＣｌ2 溶液中に浸し、図３（ｂ）に示すように、銅膜５’の表面のＮｂをＰｄに置換し、銅パラジウム合金膜５を形成する。

銅膜５’中の金属としてはＮｂ以外のものも使用可能である。すなわち、Ｐｄ以外の金属であって、かつＰｄよりもイオン化傾向が大きい金属が使用可能である。好ましくは、銅（第１の金属膜を構成する金属）よりもイオン化傾向が大きい金属を使用する。

本参考例によれば、第１、第２の参考例に比べて、銅パラジウム合金の集率を高くできるようになる。すなわち、スパッタリング法の場合、基板上に飛来した銅およびパラジウムの粒子（スパッタ粒子）の全てが銅パラジウム合金になるわけではないが、第２の変形例の場合、銅膜５’の表面のＮｂの大部分をＰｄに置換でき、銅パラジウム合金を効率よく形成することができる。なお、銅膜５’の全体を銅パラジウム合金膜５に変える必要なく、銅膜５’の表面が銅パラジウム合金膜５に変われば十分である。

銅パラジウム合金膜５を形成した後は、第１または第２の参考例と同じ工程を経て、デュアルダマシン配線が完成する。

（第１の実施形態）
図４は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。

まず、図４（ａ）に示すように、トランジスタ等の能動素子や、キャパシタ等の受動素子が集積形成されたシリコン基板（不図示）上に、層間絶縁膜１１を形成し、次にフォトリソグラフィとドライエッチング（例えばＲＩＥ）を用いて層間絶縁膜１１に接続孔１２を形成する。層間絶縁膜１１としては、ＣＶＤ法により形成したシリコン酸化膜を用いる。接続孔１２の開口径は０．１５μｍ、深さは６００ｎｍである。

次に図４（ｂ）に示すように、接続孔１２の内面を被覆するように、バリアメタル膜としての窒化タンタル膜１３を全面に堆積した後、窒化タンタル膜１３上に銅膜１４を形成する。ここでは、窒化タンタル膜１３の膜厚は２０ｎｍ、銅膜１４の膜厚は２００ｎｍ、そして窒化タンタル膜１３および銅膜１４の成膜方法はスパッタリング法である。

次に図４（ｃ）に示すように、銅膜１４上に非晶質ＣｕＴａ合金膜１５を形成する。

ここでは、非晶質ＣｕＴａ合金膜１５の膜厚は２０ｎｍ、その成膜方法はスパッタリング法である。スパッタターゲットには、銅とタンタルのモザイクを用いる。

非晶質ＣｕＴａ合金膜１５の代わりに、非晶質ＣｕＺｒ合金膜、非晶質ＣｕＷ合金膜、非晶質ＣｕＴｉ合金膜、非晶質ＣｕＨｆ合金膜、非晶質ＷＣｏ合金膜、ＮｉＴａ合金膜等の他の非晶質合金膜を用いても良い。また、これらの非晶質合金膜の成膜方法はスパッタリング法に限定されるものではなく、めっき法でも良い。さらに、ここでは、非晶質ＣｕＴａ合金膜１５の下地に銅膜１４を用いたが、他の導電性を有する膜であっても良い。

次に図４（ｄ）に示すように、電解めっきを用いて、厚さ１．２μｍの銅膜１６を全面に形成し、接続孔１２を銅膜１６で埋め込む。めっき液には例えば硫酸銅を用いる。ここでは、電解めっきを用いたが無電解めっきを用いても良い。

この後、ＣＭＰを用いて、接続孔１２の外部の不要な銅膜１６、非晶質ＣｕＴａ合金膜１５、銅膜１４および窒化タンタル膜１３を除去するとともに、表面を平坦にすることにより、銅のプラグが完成する。

接続孔１２内の銅膜１６（プラグ）をＳＥＭ（Scanning Electron Microscope）にて観察したところ、接続孔１２をボイドや、シームを生じることなく、接続孔１２の内部を銅膜１６で埋め込られることを確認した。

このような結果となった理由は、本実施形態の場合、プラグとしての銅膜１６の下地（シード層）として、最表面に非晶質ＣｕＴａ合金膜１５が形成されたＣｕ膜１４（低抵抗層）を用いることにより、銅の核成長が均一に進み、銅膜１６の成長が均一に進んだからだと考えられる。

これに対し、非晶質ＣｕＴａ合金膜１５を形成しない点を除いて、本実施形態と同じ方法（比較例）により形成した銅膜１６からなるプラグの場合、図６に示すように、接続孔１２内にところどころ大きく成長した核２１が形成され、接続孔１２内にボイド等が発生することが確認された。図６では、簡単のために、窒化タンタル膜１３と銅膜１４を一つの膜で示してある。

このような結果となった理由は、比較例の場合、シード層である銅膜１４の各結晶粒の結晶方位がばらついていることから、銅の核成長が不均一に進んだからだと考えられる。

（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、図４と対応する部分には図４と同一符号を付してあり、詳細な説明は省略する。

まず、図５（ａ）に示すように、シリコン基板（不図示）上に厚さ８５０ｎｍのシリコン酸化膜１１をＣＶＤで形成し、次にシリコン酸化膜１１に開口径０．１５μｍ、深さ６００ｎｍの接続孔１２を形成する。

次に図５（ｂ）に示すように、接続孔１２の内面を被覆するように、バリアメタル膜としての厚さ２０ｎｍの窒化タンタル膜１３をスパッタリング法により全面に堆積する。ここまでは、第１の実施形態と同じである。

次に図５（ｃ）に示すように、窒化タンタル膜１３上に厚さ２０ｎｍの非晶質ＣｕＺｒ合金膜１７をスパッタリング法により堆積する。スパッタターゲットには銅とＺｒのモザイクを用いる。

次に図５（ｄ）に示すように、非晶質ＣｕＺｒ合金膜１７上にシード層としての銅膜１８（第１の銅膜）を形成する。この銅膜１８をＸ線回折にて測定したところ、（１１１）以外のピークは観察されなかった。すなわち、非晶質ＣｕＺｒ合金膜１７上には（１１１）方向に高配向した銅膜１８を形成できることが明らかになった。このような高配向の銅膜１８は、他の非晶質合金膜上にも形成できることも分かった。

次に同図（ｄ）に示すように、めっきを用いて、銅膜１６（第２の銅膜）を全面に形成し、接続孔１２を銅膜１６で埋め込む。

この後、ＣＭＰを用いて、接続孔１２の外部の不要な膜１８，１７，１６，１３を除去するとともに、表面を平坦にすることにより、銅のプラグが完成する。

接続孔１２内の銅膜１６（プラグ）をＳＥＭにて観察したところ、接続孔１２をボイドや、シームを生じることなく、接続孔１２の内部を銅膜１６で埋め込られることを確認した。

このような結果となった理由は、本実施形態の場合、プラグとしての銅膜１６の下地（シード層）として、（１１１）に高配向した銅膜１８を形成することにより、銅の核成長が均一に進み、銅膜１６の成長が均一に進んだからだと考えられる。

図５（ｄ）に示した非晶質ＣｕＺｒ合金膜１７／銅膜１８の構造は、プロセス条件によっては製品段階でも残る。すなわち、非晶質ＣｕＺｒ合金膜１７／銅膜１８の構造が完成した後の工程において、非晶質ＣｕＺｒ合金膜１７の全体を結晶化するような熱工程が存在しなければ、非晶質ＣｕＺｒ合金膜１７は消滅せず、その一部が残留する。

なお、本発明は、上記実施形態に限定されるものではない。第１および第２の実施形態では、本発明をプラグに適用した場合について説明したが、本発明はＤＤ配線や、ＳＤ配線にも適用できる。さらに、本発明は、配線溝や接続孔以外のその他の被埋め込み領域に対しても適用可能である。例えば、ダマシンゲートプロセスにおけるゲート溝にも適用可能である。

また、第１〜第３の参考例では、本発明をデュアルダマシン配線（ＤＤ配線）に適用した場合について説明したが、本発明はいわゆるシングルダマシン配線（ＳＤ配線）や、プラグにも適用できる。

また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。

本発明の第１の参考例に係る半導体装置の製造方法を示す工程断面図 本発明の第２の参考例に係る半導体装置の製造方法を示す工程断面図 本発明の第３の参考例に係る半導体装置の製造方法を示す工程断面図 本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図 本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図 比較例を示す断面図 従来の問題点を説明するための図

符号の説明

１…層間絶縁膜
２…配線溝
３…接続孔
４…窒化タンタル膜（バリアメタル膜）
５…銅パラジウム合金膜（第１の導電膜）
５’…Ｎｂを含む銅膜（第４の導電膜）
６…銅膜（第２の導電膜）
７…銅膜（第３または第２の導電膜）
１１…層間絶縁膜
１２…接続孔
１３…窒化タンタル膜（バリアメタル膜）
１４…銅膜（低抵抗層）
１５…非晶質ＣｕＴａ合金膜（非晶質膜）
１６…銅膜（導電膜、第２の導電膜）
１７…非晶質ＣｕＺｒ合金膜（非晶質膜）
１８…銅膜（第１の銅膜）
２１…核

Claims (7)

1. 半導体基板上に絶縁膜を形成する工程と、
   前記絶縁膜に配線溝および接続孔の少なくとも一方の被埋め込み領域を形成する工程と、
   前記被埋め込み領域上に、導電性を有し、かつ前記被埋め込み領域の内部を埋め込まない厚さの非晶質膜を形成する工程と、
   前記非晶質膜上に前記被埋め込み領域の内部を埋め込む厚さの導電膜をめっきにより形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記被埋め込み領域上に前記非晶質膜よりも電気抵抗が低い低抵抗層を形成した後、この低抵抗層上に前記非晶質膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 半導体基板上に絶縁膜を形成する工程と、
   絶縁膜に配線溝および接続孔の少なくとも一方の被埋め込み領域を形成する工程と、
   前記被埋め込み領域上に、前記被埋め込み領域の表面に対して垂直方向に（１１１）に配向し、かつ前記被埋め込み領域の内部を埋め込まない厚さの第１の銅膜を形成する工程と、
   前記第１の銅膜上に、前記被埋め込み領域の内部を埋め込む厚さの第２の銅膜をめっきにより形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
4. 前記被埋め込み領域上に導電性を有する非晶質膜を形成し、この非晶質膜上に前記第１の銅膜を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記非晶質膜は、銅を含むものであることを特徴とする請求項２または４に記載の半導体装置の製造方法。
6. 前記非晶質膜は、銅とタンタルを含む非晶質合金膜、銅とジルコニウムを含む非晶質合金膜、銅とタングステンを含む非晶質合金膜、銅とチタンを含む非晶質合金膜、または銅とハフニウムを含む非晶質合金膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記非晶質膜は、タングステンとコバルトを含む非晶質合金膜、またはニッケルとタンタルを含む非晶質合金膜であることを特徴とする請求項２または４に記載の半導体装置の製造方法。

Images