TWI569391B - 線路結構及其製備方法 - Google Patents

Description

線路結構及其製備方法

本發明是有關於一種銅導線技術，且特別是有關於一種線路結構及其製備方法。

隨著半導體技術的演進，奈米世代的線寬已經縮小到數十奈米以下。然而，當銅導線的寬度縮小到數十奈米以下時，因為受到溝渠內側壁的限制，電鍍完後長度方向的晶粒仍然在數十奈米大小，即使是在退火後形成一般竹節狀結構，銅晶粒平均大小仍然在數十奈米等級，在如此小的晶粒下，晶界的散射會使銅導線的電阻率提高許多，以及銅導線的電遷移將會成為元件操作上的嚴重問題。

本發明提供一種線路結構，位於溝渠內的銅導線具有較低的電阻率以及良好的抗電遷移的能力，極有潛力直接應用於微電子晶圓的鑲嵌(Damascene)及雙鑲嵌(Dual damascene)導線上。

本發明另提供一種線路結構，可提升銅導線的抗電遷移能力。

本發明再提供一種線路結構的製備方法，能於溝渠內製備晶粒長度遠大於線寬的銅導線。

本發明又提供一種線路結構的製備方法，能製備出具有良好的抗電遷移能力之銅導線。

本發明的線路結構，包括基板和銅導線。基板具有至少一溝渠，而銅導線即形成於基板的溝渠內。所述銅導線是由數個晶粒兩兩連接而成，其中所述銅導線之表面面積的20%以上所含的晶粒均滿足每一晶粒的長度與線寬比在5以上。

在本發明的一實施例中，上述線寬在5 nm~60 µm之間。

在本發明的一實施例中，上述線寬在5 nm~50 nm之間。

在本發明的一實施例中，上述線路結構還可包括一擴散阻障層，位於溝渠與銅導線之間。

本發明的另一線路結構，包括基板和銅導線。銅導線形成在基板上，且所述銅導線是由數個晶粒兩兩連接而成，其中所述銅導線之表面面積的20%以上所含的晶粒均滿足每一晶粒的長度與線寬比在5以上。

在本發明的另一實施例中，上述線寬在5 nm~30 µm之間。

在本發明的另一實施例中，上述線寬在5 nm~50 nm之間。

在本發明的另一實施例中，上述線路結構還可包括一擴散阻障層，位於基板與銅導線之間。

本發明的線路結構的製備方法包括在一基板中形成至少一溝渠，再於基板上形成一奈米雙晶銅膜，並使奈米雙晶銅膜填入溝渠內。隨後進行熱處理，在溝渠上方的(111)奈米雙晶銅會消失並成長變成大晶粒，並使填入溝渠內的奈米雙晶銅膜晶粒在長度方向成長，然後去除上述溝渠以外的奈米雙晶銅膜，而形成銅導線。

在本發明的再一實施例中，在形成上述奈米雙晶銅膜之前還可先在溝渠內形成一擴散阻障層。

本發明的另一線路結構的製備方法包括在一基板上形成一圖案化罩幕層，其中圖案化罩幕層具有至少一溝渠，再於圖案化罩幕層上形成一奈米雙晶銅膜，並使奈米雙晶銅膜填入溝渠內而形成一銅導線。隨後將圖案化罩幕層移除，再進行熱處理，使銅導線晶粒成長。

在本發明的又一實施例中，在形成上述圖案化罩幕層之前還可先在基板表面依序形成一擴散阻障及一銅晶種層。

基於上述，本發明藉由先形成奈米雙晶銅再進行熱處裡的方式，即可達成晶粒長度遠大於線寬的銅導線，並藉此降低銅導線的電阻，使銅導線具有良好的抗電遷移的能力。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下將隨繪示有實施例的圖式，來更為完整地描述發明概念的示範實施例。然而，本發明仍可使用各種不同的形式來實施，且不應該被受限於下列實施例。另外，在圖式所顯示的是各個實施例中所使用的方法、結構及/或材料的通常性特徵，因此這些圖式不應被解釋為界定或限制由實施例所涵蓋的範圍或性質。舉例來說，為了清楚起見，膜層、區域及/或結構元件的相對厚度及位置可能縮小或放大。

圖1是依照本發明的第一實施例的一種線路結構的立體示意圖。

在圖1中，第一實施例的線路結構包括基板100，且基板100具有一溝渠102，其中基板100例如單晶矽或其他半導體基板。雖然圖中僅顯示一個溝渠102，但本發明並不限於此，還可依照線路設計而包括多條溝渠。而在溝渠102內形成有銅導線104，其中銅導線104是由數個晶粒106兩兩連接而成，其中所述銅導線104(從表面觀測)之表面面積的20%以上所含的晶粒106均滿足每一晶粒106的長度L與線寬W比在5以上；較佳是銅導線104之表面面積的30%以上所含的晶粒106均滿足每一晶粒106的長度L與線寬W比在5以上；更佳是銅導線104之表面面積的30%以上所含的晶粒106均滿足每一晶粒106的長度L與線寬W比在5以上。此外，在溝渠102與銅導線104之間可設有一擴散阻障層108，其材料例如Ti、TiN、TaN或其組合。在本實施例中，線寬W例如在5 nm~60 µm之間。如應用於奈米世代的半導體製程，上述線寬W可在5 nm~500 nm之間。

圖2是依照本發明的第二實施例的一種線路結構的立體示意圖。

在圖2中，第二實施例的線路結構包括基板200和銅導線202，其中基板200例如單晶矽或其他半導體基板。銅導線202是形成在基板200上，且銅導線202是由數個晶粒204兩兩連接而成，其中所述銅導線202(從表面觀測)之表面面積的20%以上所含的晶粒204均滿足每一晶粒204的長度L與線寬W比在5以上；較佳是銅導線202(從表面觀測)之表面面積的30%以上所含的晶粒204均滿足每一晶粒204的長度L與線寬W比在5以上；更佳是銅導線202(從表面觀測)之表面面積的40%以上所含的晶粒204均滿足每一晶粒204的長度L與線寬W比在5以上。雖然圖中僅顯示一條銅導線202，但本發明並不限於此，還可依照線路設計而包括多條銅導線。而一般應用於半導體元件時，可在銅導線202上沉積絕緣材料或介電材料。另外，在基板200的表面200a與銅導線202之間還可設置一擴散阻障層206(如Ti層)。在本實施例中，上述線寬W例如在5 nm~30 µm之間；如應用於奈米世代的半導體製程，線寬W可在5 nm~500 nm之間。

圖3A至圖3D是依照本發明的第三實施例的一種線路結構的製造流程橫截面示意圖。

請先參照圖3A，在一基板300中形成一溝渠302，其中基板300例如單晶矽或其他半導體基板，而形成溝渠302的方法例如採用微影蝕刻製程。

然後，請參照圖3B，可先在溝渠302內形成一擴散阻障層304，其中擴散阻障層304的材料例如Ti、TiN、TaN或其組合。之後於基板300上形成一奈米雙晶銅膜306a，並使奈米雙晶銅膜306a填入溝渠302內，但若是溝渠302的寬度在較小的線寬奈米，則奈米雙晶銅可能無法填入。在本實施例中，奈米雙晶銅膜306a可利用電鍍方式實施直流電或脈衝電流沈積奈米雙晶的方式製作，且所形成的例如是具＜111＞優選方向的奈米雙晶銅膜。以電鍍方式為例，電鍍液例如硫酸銅(銅離子濃度約20 g/L~60 g/L)、氯離子(濃度約10 ppm~100 ppm)以及甲基磺酸(濃度約80 g/L~120 g/L)，且可選擇性的添加其他介面活性劑或晶格修整劑(如BASF Lugalvan 1 ml/L ~ 100 ml/L)。此外，電鍍液還可包含有機酸(例如甲基磺酸)或明膠等。

隨後，請參照圖3C，進行熱處理308，熱處理完後，雙晶會消失，並且銅晶粒會長大而成為銅膜306b，其晶粒長度與線寬比在5以上的長晶粒可以是具(100)優選方向或是無優選方向。

在溝渠302上方的銅膜大多成長為大晶粒，並使填入溝渠302內的奈米雙晶銅膜306a晶粒在長度方向成長，形成較大晶粒且從銅導線(如圖1所示)表面觀測之表面面積的20%以上所含的晶粒均滿足晶粒長度與線寬比在5以上。在本實施例中，熱處理308的溫度約在200°C~450°C之間、時間約在0.2小時~1小時。

然後，請參照圖3D，去除溝渠302以外的銅膜(圖3C的306b)，而形成銅導線310。在本實施例中，去除銅膜的方法例如電解拋光或是化學機械研磨等方式。

圖4A至圖4C是依照本發明的第四實施例的一種線路結構的製造流程橫截面示意圖。

請先參照圖4A，在一基板400上中形成圖案化罩幕層402，其中圖案化罩幕層402具有一溝渠404。上述基板400例如單晶矽或其他半導體基板，圖案化罩幕層402則例如光阻，所以可經由微影製程形成溝渠404。在此步驟之前，可先在基板400表面依序形成一擴散阻障層406和一銅晶種層408，其中擴散阻障層406例如Ti層或TiW層。在本圖中的銅晶種層408雖只位在溝渠404內，但銅晶種層408也可全面地形成在基板400上，並在後續製程中將不需要的部分去除即可。

然後，請參照圖4B，在圖案化罩幕層402的溝渠404內形成一奈米雙晶銅膜410。在本實施例中，奈米雙晶銅膜410可通過銅晶種層408利用電鍍方式實施直流電或脈衝電流沈積奈米雙晶的方式製作，並可參照第三實施例的製程，故不再贅述。

隨後，請參照圖4C，將圖案化罩幕層402去除，且可同時移除(溝渠404以外不需要的)擴散阻障層406和銅晶種層408 。之後，進行熱處理412，使奈米雙晶銅膜(圖4B的410)晶粒成長，而形成較大晶粒的銅導線414，且從銅導線414表面觀測之表面面積的20%以上所含的晶粒均滿足晶粒長度與線寬比在5以上。在本實施例中，熱處理412的溫度約在400°C~450°C之間、時間約在0.5小時~1小時。熱處理完後，雙晶會消失，並且銅晶粒會長大，晶粒長度與線寬比在5以上的長晶粒可以是具(100)優選方向或是無優選方向。

以下列舉幾個實驗例與比較例來確認本發明的功效，但本發明的範圍並不侷限於以下內容。

＜實驗例1＞

首先，在矽晶圓中製作數個溝渠，溝渠深度約123 nm、溝渠寬度約65 nm。然後以濺鍍的方式在溝渠內形成10nm厚的Ti擴散阻障層。

接著利用電鍍方式，實施直流電沈積奈米雙晶的方式，在矽晶圓上製作奈米雙晶銅，其中電解液是高純度的硫酸銅(CuSO ₄)溶液添加合適的表面活性劑以及40 p.p.m氯化氫(HCl)，並以99.99%高純度銅片作為陰極。直流電是以0.08A/cm ²施以電流密度，並加入旋轉磁石以 800rpm攪拌，電鍍出厚度約10µm具＜111＞優選方向的奈米雙晶銅膜，如圖5所示。

然後，經過在400°C熱處理30分鐘，使奈米雙晶消失同時並成長形成大晶粒，其直徑可達約300微米，如圖6所示。

由於晶粒成長會使溝渠內的銅晶粒也成長，所以根據圖7的平面圖可觀察出晶粒長度約480nm且線寬約65nm的銅線，下方為經TEM明視野，選區繞射得到的繞射圖，證實圖7的銅線為單一晶粒的銅。

＜實驗例2＞

根據實驗例1的方式製作銅導線，但矽晶圓中的溝渠寬度2µm，所得結構顯示於圖8。從圖8的平面圖可觀察出晶粒長度約36 µm且線寬約2µm 的銅線。

＜實驗例3＞

先在矽晶圓底部濺鍍厚度約1200 nm的鈦鎢(TiW)層作為附著層，並以Oerlikon ClusterLine 300 (OC Oerlikon Corporation AG, Pfäffikon, Switzerland)於附著層上濺鍍200 nm厚的銅晶種層。然後，在其上塗佈光阻層，再以微影製程於光阻層中形成數個溝渠，溝渠寬度約15 µm。

然後，利用電鍍方式，實施直流電沈積奈米雙晶的方式，在矽晶圓上溝渠內成長奈米雙晶銅。詳細方式是以高純度的硫酸銅(CuSO ₄)溶液添加合適的表面活性劑以及40 p.p.m氯化氫(HCl)作為電解液、並以99.99%高純度銅片作為陰極，成長奈米雙晶銅的旋轉速率為600 r.p.m.，且電流密度為50 mA cm ^-2。實驗週期為T _on=0.02 s，且T _off=1.5 s。沉積速率為1.2 nm s ^-1。

之後將光阻層、銅晶種層及鈦鎢層去除，然後在400°C熱處理30分鐘，使奈米雙晶消失並晶粒成長形成大晶粒，所得結構顯示於圖9。從圖9的平面圖可觀察出晶粒長度約520 µm且線寬約15 µm 的銅線。

＜實驗例4＞

根據實驗例3的方式製作銅導線，但矽晶圓上的光阻層所形成的溝渠寬度為35 µm，所得結構顯示於圖10。從圖10的平面圖可觀察出晶粒長度約440 µm且線寬約35 µm 的銅線。

＜實驗例5＞

根據實驗例3的方式製作銅導線，但矽晶圓上的光阻層所形成的溝渠寬度為50 µm，所得結構顯示於圖11。從圖11的平面圖可觀察出晶粒長度約400 µm且線寬約50 µm 的銅線。

綜上所述，本發明的銅導線之晶粒長度遠大於線寬，因此能大幅降低晶界並因此使銅導線具有低的電阻率以及良好的抗電遷移的能力，特別適用於奈米世代的半導體元件。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、200、300、400‧‧‧基板
102、302、404‧‧‧溝渠
104、202、310、414‧‧‧銅導線
106、204‧‧‧晶粒
108、206、304、406‧‧‧擴散阻障層
200a‧‧‧表面
306a、410‧‧‧奈米雙晶銅膜
306b‧‧‧銅膜
308、412‧‧‧熱處理
408‧‧‧銅晶種層
L‧‧‧晶粒的長度
W‧‧‧線寬

圖1是依照本發明的第一實施例的一種線路結構的立體示意圖。 圖2是依照本發明的第二實施例的一種線路結構的立體示意圖。 圖3A至圖3D是依照本發明的第三實施例的一種線路結構的製造流程橫截面示意圖。 圖4A至圖4C是依照本發明的第四實施例的一種線路結構的製造流程橫截面示意圖。 圖5是實驗例1中的奈米雙晶銅膜之橫截面之聚焦離子束影像圖(Focused ion beam, FIB )圖。 圖6是實驗例1中的奈米雙晶銅膜晶熱處理後之FIB影像圖。 圖7是實驗例1中的銅導線之平面穿透式電子影像圖。 圖8是實驗例2中的銅導線之平面FIB影像圖。 圖9是實驗例3中的銅導線之平面FIB影像圖。 圖10是實驗例4中的銅導線之平面FIB影像圖。 圖11是實驗例5中的銅導線之平面FIB影像圖。

100‧‧‧基板

102‧‧‧溝渠

104‧‧‧銅導線

106‧‧‧晶粒

108‧‧‧擴散阻障層

L‧‧‧晶粒的長度

W‧‧‧線寬

Claims (12)

1. 一種線路結構，包括： 一基板，該基板具有至少一溝渠；以及 一銅導線，形成於該基板的該溝渠內，且該銅導線是由多數個晶粒兩兩連接而成，其中該銅導線之表面面積的20%以上所含的該些晶粒均滿足每一所述晶粒的長度與線寬比在5以上。
2. 如申請專利範圍第1項所述的線路結構，其中該線寬在5 nm~60 µm之間。
3. 如申請專利範圍第1項所述的線路結構，其中該線寬在5 nm~500 nm之間。
4. 如申請專利範圍第1項所述的線路結構，更包括一擴散阻障層，位於該溝渠與所述銅導線之間。
5. 一種線路結構，包括： 一基板；以及 一銅導線，形成於該基板上，且該銅導線是由多數個晶粒兩兩連接而成，其中該銅導線之表面面積的20%以上所含的該些晶粒均滿足每一所述晶粒的長度與線寬比在5以上。
6. 如申請專利範圍第5項所述的線路結構，其中該線寬在5 nm~30 µm之間。
7. 如申請專利範圍第5項所述的線路結構，其中該線寬在5 nm~50 nm之間。
8. 如申請專利範圍第5項所述的線路結構，更包括一擴散阻障層，位於該基板與所述銅導線之間。
9. 一種如申請專利範圍第1項所述之線路結構的製備方法，包括： 在一基板中形成至少一溝渠； 於該基板上形成一奈米雙晶銅膜，並使該奈米雙晶銅膜填入該溝渠內； 進行熱處理，在該溝渠上方的(111)奈米雙晶銅會消失且晶粒成長，並使填入該溝渠內的該奈米雙晶銅膜晶粒在長度方向成長；以及 去除該溝渠以外的該銅膜，而形成銅導線。
10. 如申請專利範圍第9項所述的製備方法，其中在形成該奈米雙晶銅膜之前更包括：在該溝渠內形成一擴散阻障層。
11. 一種如申請專利範圍第5項所述之線路結構的製備方法，包括： 在一基板上形成一圖案化罩幕層，其中該圖案化罩幕層具有至少一溝渠； 於該至少一溝渠內形成一奈米雙晶銅膜，並使該奈米雙晶銅膜填入該溝渠內； 去除該圖案化罩幕層；以及 進行熱處理，使該奈米雙晶銅膜的晶粒成長，而形成銅導線。
12. 如申請專利範圍第11項所述的製備方法，其中在形成該圖案化罩幕層之前更包括：在該基板表面依序形成一擴散阻障層及一銅晶種層。