JP2008051581A - デバイス試験装置およびデバイス試験方法 - Google Patents

Abstract

【課題】 限られたハードウェア資源を有効利用し、デバイス試験の効率を上げ、ＤＵＴ当たりの試験コストを低減する。
【解決手段】 本発明のデバイス試験装置１００は、複数のＤＵＴ１４０を載設するパフォーマンスボード１３０と嵌合し、該複数のＤＵＴのデバイス端子に電気的に接続される複数のテスト端子が設けられたテストヘッド１２０と、テストヘッド内のテスト端子を所定数毎に分割したクラスタに制限されることなく、デバイス端子を複数のテスト端子に任意に割り当てさせ、デバイス端子とテスト端子との対応関係を示すデバイス定義ファイルを生成する端子設定部１５２と、デバイス定義ファイルに基づいて、テストプログラムにおけるデバイス端子の試験パラメータをテスト端子に割り当てるＡＴＥ割当部１５４と、割り当てられた試験パラメータで複数のＤＵＴの試験を遂行する試験遂行部と、を備える。
【選択図】 図２

Description

本発明は、被試験デバイスの電気的試験を行うデバイス試験装置およびデバイス試験方法に関する。

近年、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の大容量化、高速化、小型化（高密度化）が進んでいる。集積回路の一つであるメモリデバイスに関しては、特にこのようなニーズが高く、メモリデバイスの高密度化に伴って電気的機能試験も高速かつ複雑な工程が要求されている。

このような電気的機能試験を遂行するデバイス試験装置では、被試験デバイス、特に各種メモリデバイスの動作マージン試験（電源電圧マージン、アクセスタイム等）が行われている。このデバイス試験において、各デバイスのフェイル数、例えば不良ビット数が計数され、その計数結果でメモリデバイスの良否が判定される。その後、かかるメモリデバイスのフェイル数が所定数より多ければ、そのメモリデバイスは不良品と判断されて試験は終了し、所定値より少なければ救済のリペア処理が行われる。

このような電気的機能試験は、メモリデバイスのリフレッシュ、フェイルビット抽出、フェイル数の計数といった手順が踏まれるが、このリフレッシュとフェイル数の計数を並列処理して試験時間を短縮可能な技術が開示されている（例えば、特許文献１）。

また、さらなる試験時間の短縮のため、複数の被試験デバイス（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：以下「ＤＵＴ」という。）を並列して同時に処理（マルチＤＵＴテスト）可能なデバイス試験装置も考案されている。

上記デバイス試験装置は、テスト端子（ＡＴＥ（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ）端子ともいう。）を備え、試験機能を遂行するピンモジュールを多数実装し、そのテスト端子を図９に示すようなクラスタ１０単位で管理する。このクラスタ１０では、クラスタ１０内の全てのテスト端子の論理和によってエラーを抽出することができる。従って、クラスタ１０は、２以上のＤＵＴに割り当てられることはなく、他のＤＵＴのデバイス端子の割当を禁止している。各クラスタ１０にはそれぞれ同数のテスト端子が図９に示す端子番号で配されている。

このようなクラスタ単位でのマルチＤＵＴテストでは、ユーザがデバイス定義ファイルに一つのＤＵＴに対するデバイス定義ファイルを作成するだけで、他のクラスタにも同じ機能のテスト端子が展開される。従って、ユーザは、複数のＤＵＴそれぞれに対して個別にテスト端子を設定する必要がない。

近年、デバイス定義ファイル作成時に、ユーザが、試験対象となるＤＵＴの個数を１，２，４，８といった２のべき乗から選択し、デバイス試験装置のテストプログラム制御ライブラリが、当該テスト端子をクラスタ単位で上記ＤＵＴに割り当てる技術も開示されている（例えば、特許文献２）。例えば、５１２本のテスト端子を実装したデバイス試験装置では、図１０のように、ＤＵＴ数に応じて、ＤＵＴ番号に対応する各ＤＵＴで利用可能なテスト端子が決まってしまう。２個目以降のＤＵＴに接続されるテスト端子の番号は、ＤＵＴに割り当てられたクラスタ内の総テスト端子数（オフセット）分、例えば、ＤＵＴが２個の場合、２５６本オフセットして割り当てられる。

２つのＤＵＴをマルチＤＵＴテストする場合、デバイス試験装置は、それぞれのＤＵＴに対応する４つのクラスタに２５６本のオフセットを加えてテスト端子を割り当てる。従って、ユーザがテストプログラムに
PIN(1){VIH＝5V;}
と記述すると、テスト端子番号１と、テスト端子番号２５７にハイレベルである５Ｖが割り当てられる。
特開２００４−３４８８９２号公報 特開平１１−６４４４８号公報

しかし、上記のクラスタを設ける方法では、ＤＵＴの数が１，２，４，８といった２のべき乗に制限され、３個や５個といったＤＵＴを試験しようとすると、４個や８個のＤＵＴを指定せざるを得なかった。また、ＤＵＴ１個に対して少なくとも１つのクラスタが割り当てられるため、総デバイス端子数が少ないときは、クラスタ内に不要なテスト端子が生じ、利用効率が悪かった。

さらに、上記複数のクラスタに分離する方法では、例えば、クロック信号、データ入力信号、電源信号、接地信号といった、複数のＤＵＴ全てに共通な信号もクラスタ毎に設定されるので、無駄な重複端子を生じていた。

本発明は、従来のデバイス試験装置が有する上記問題点に鑑みてなされたものであり、本発明の目的は、限られたハードウェア資源を有効利用し、デバイス試験の効率を上げ、ＤＵＴ当たりの試験コストを低減することが可能な、新規かつ改良されたデバイス試験装置およびデバイス試験方法を提供することである。

上記課題を解決するために、本発明のある観点によれば、複数のＤＵＴの電気的試験を行うデバイス試験装置であって、複数のＤＵＴを載設するパフォーマンスボードと嵌合し、該複数のＤＵＴのデバイス端子に電気的に接続される複数のテスト端子が設けられたテストヘッドと、テストヘッド内のテスト端子を所定数毎に分割したクラスタに制限されることなく、デバイス端子を複数のテスト端子に任意に割り当てさせ、デバイス端子とテスト端子との対応関係を示すデバイス定義ファイルを生成する端子設定部と、デバイス定義ファイルに基づいて、テストプログラムにおけるデバイス端子の試験パラメータをテスト端子に割り当てるＡＴＥ割当部と、割り当てられた試験パラメータで複数のＤＵＴの試験を遂行する試験遂行部と、を備えることを特徴とする、デバイス試験装置が提供される。上記クラスタは、他のＤＵＴのデバイス端子を排斥し自己のクラスタが対応するＤＵＴのデバイス端子のみ割り当てることが可能な領域である。

かかる構成により、複数のＤＵＴのデバイス端子を、テストヘッド上の複数のテスト端子に自由に割り当てることが可能となり、限られたテスト端子を有効に利用することができる。従って、１回のマルチＤＵＴテストにおけるＤＵＴ数を増やすことができ、デバイス試験の効率を上げることが可能となる。

また、デバイス端子とテスト端子との対応関係をデバイス定義ファイルとしてデータベース化するので、両端子の対応関係を他の任意のプログラムで容易かつ正確に参照することができる。

複数のＤＵＴのいずれか一つにおいて信号が共通するデバイス端子が設けられている場合、該共通する２以上のデバイス端子を一つのテスト端子に割り当てることができる。また、複数のＤＵＴのうち２以上のＤＵＴに跨って信号が共通するデバイス端子が設けられている場合、該共通する２以上のデバイス端子を一つのテスト端子に割り当てることもできる。

かかる構成により、複数の共通デバイス端子を一つのテスト端子に接続することが可能となり、さらにテスト端子を有効利用することができる。従って、１回のマルチＤＵＴテストにおけるＤＵＴ数をさらに増やすことができ、デバイス試験の効率を上げることが可能となる。

共通デバイス端子は、クロック信号、データ入力信号、電源信号、接地信号の群から選択された１または２以上の信号であってもよい。ＤＵＴにおいて入力に該当する（出力ではない）端子は、複数のＤＵＴを跨いで接続することができる。従って、上記クロック信号、データ入力信号、電源信号、接地信号等を一つのテスト端子から取得するとしてもよい。

前記端子設定部は、前記複数のＤＵＴの特定のデバイス端子に、複数のテスト端子を対応づけて割り当てさせるとしてもよい。デバイス定義ファイル上において、特定のデバイス端子にそれぞれ対応する任意のテスト端子を一度にかつ並置して割り当てることで、未割当端子が生じるのを防止でき、重複端子等の確認を視覚的に把握することが可能となる。

テストプログラムにおいて、試験パラメータをテスト端子に直接定義させる直接設定部をさらに備えるとしてもよい。かかる構成により、デバイス定義ファイルを参照しなくとも、テストプログラムだけでテスト端子を操作することができ、作業効率が高くなる。また、テスト端子単位で試験パラメータを設定できるので、特定のＤＵＴを独立して試験することが可能となる。

テストヘッドには、試験信号を中継する複数の中継カードがさらに設けられ、中継カードは、デバイス定義ファイルにおけるデバイス端子とテスト端子との対応関係を記憶する対応関係記憶部と、ＤＵＴ単位の有効／無効を示す効力信号と対応関係記憶部に記憶された対応関係とに基づいて有効なテスト端子を判断し、テストヘッドからのテスト端子の信号に制限をかける信号制限部と、を備えるとしてもよい。

デバイス定義ファイルからの両端子の対応関係を中継カードに取り込むことで、ＤＵＴ単位でテスト端子の有効、無効を判断することが可能となり、クラスタ単位でＤＵＴの有効／無効を判断しなくとも、ＤＵＴ単位で試験を継続、中断することが可能となる。

上記課題を解決するために、本発明の別の観点によれば、複数のＤＵＴのデバイス端子と、テストヘッドの複数のテスト端子とを電気的に接続して、該複数のＤＵＴの電気的試験を行うデバイス試験方法であって、テストヘッド内のテスト端子を所定数毎に分割したクラスタに制限されることなく、デバイス端子を複数のテスト端子に任意に割り当てさせ、デバイス端子とテスト端子との対応関係を示すデバイス定義ファイルを生成し、デバイス定義ファイルに基づいて、テストプログラムにおけるデバイス端子の試験パラメータをテスト端子に割り当て、割り当てられた試験パラメータで複数のＤＵＴの試験を遂行することを特徴とする、デバイス試験方法が提供される。

かかる構成により、上記デバイス試験装置同様、複数のＤＵＴのデバイス端子を、テストヘッド上の複数のテスト端子に自由に割り当てることが可能となり、限られたテスト端子を有効に利用することができる。従って、１回のマルチＤＵＴテストにおけるＤＵＴ数を増やすことができ、デバイス試験の効率を上げることが可能となる。

上述したデバイス試験装置における従属項に対応する構成要素やその説明は、当該デバイス試験方法にも適用可能である。

以上説明したように本発明のテスト端子の割り当てを実行すると、既存の回路を活かしてテスト端子を有効利用でき、デバイス試験の効率を上げ、単位ＤＵＴ当たりの試験コストを低減することが可能となる。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

デバイス試験装置は、試験機能を遂行するテスト端子モジュールを多数実装し、パフォーマンスボードを介して、複数のＤＵＴ（被試験デバイス）を並列かつ同時に試験（マルチＤＵＴテスト）することができる。この複数のＤＵＴは、従来クラスタ単位で管理されていたので、ＤＵＴに対応するクラスタの数も２のべき乗（１，２，４，８）に制限され、かつ、クラスタのテスト端子の余りを他のＤＵＴに利用させることができなかった。

例えば、５１２本のテスト端子を有するデバイス試験装置でデバイス端子を１００本有する４個のＤＵＴを試験する場合、各々のクラスタで２８本、総計で１１２本のテスト端子が余ることとなる。さらに、複数のＤＵＴ全てに共通な信号もクラスタ毎にそれぞれ設定されるので、無駄な重複端子が生じていた。

上記テスト端子が設けられたテストヘッドは、高精度のタイミングジェネレータやパターンメモリといった高価な機器を備えているのでテスト端子を余らせたまま試験を遂行するのは資源の有効活用にならない。本実施形態におけるデバイス試験装置は、数に制限のあるテスト端子を有効に利用し、１回のマルチＤＵＴテストにおけるＤＵＴ数を増やして、デバイス試験の効率を上げる。

（デバイス試験装置１００）
図１は、本実施形態におけるデバイス試験装置１００全体の概略的な構成を示した機能ブロック図である。デバイス試験装置１００は、本体１１０と、テストヘッド１２０とを含んで構成される。当該テストヘッド１２０には、パフォーマンスボード１３０が載設され、パフォーマンスボード１３０上にＤＵＴ１４０が配される。

上記本体１１０は、ユーザインターフェース１１２を介して設定された試験工程を遂行する制御部が設けられている。上記テストヘッド１２０には、試験機能を遂行するピンモジュールを１６個や３２個といった単位で備えクラスタに属する中継カード（ＰＥ（Ｐｉｎ Ｅｌｅｃｔｒｏｎｉｃｓ）カードともいう。）１２２が設けられる。かかる中継カード１２２は、本体１１０からの指令をテスト端子に反映する。ＤＵＴ１４０への信号の無効化は、そのＤＵＴ１４０に対応するクラスタに接続された中継カード１２２全ての無効化によってなされる。ここで、無効化とは、出力状態の維持（出力変更の停止）であってもよく、出力の停止であってもよい。

上記パフォーマンスボード１３０は、テストヘッド１２０に嵌合可能、かつ、ＤＵＴ１４０を載設可能な構成となっており、複数のテスト端子とＤＵＴ１４０のデバイス端子とを電気的に接続する。

図２は、本実施形態によるデバイス試験装置１００の概略的な機能を示すための機能ブロック図である。かかるデバイス試験装置１００は、中央制御部１５０と、ピンモジュール１６０、パターン発生器１６２と、アドレスポインタ１６４と、マルチプレクサ１６６と、フェイルメモリ１６８と、フェイルビットカウンタ１７０と、コントローラ１７２とを含んで構成される。

上記中央制御部１５０は、ＣＰＵ等の処理装置からなり、端子設定部１５２、ＡＴＥ割当部１５４，直接設定部１５６としても機能する。また、中央制御部１５０は、後述するパターン発生器１６２およびコントローラ１７２も制御する。

上記端子設定部１５２は、試験対象となる複数のＤＵＴ１４０のそれぞれのデバイス端子を複数のテスト端子に任意に割り当てさせ、デバイス端子とテスト端子との対応関係を示すデバイス定義ファイルを生成する。本実施形態においては、テストヘッド内のテスト端子を所定数毎に分割したクラスタ１０の領域制限がないので、自由にテスト端子を割り当てることが可能であり、デバイス試験の効率を上げることができる。例えば、上述した５１２本のテスト端子をテストヘッド１２０に備えるデバイス試験装置１００では、デバイス端子が１００本のＤＵＴを５個試験することが可能となる。

図３は、上記デバイス定義ファイルの一例を示した説明図である。かかるデバイス定義ファイルでは、ＤＵＴ数２００と、デバイス端子番号２０２、デバイス端子名称２０４、テスト端子番号２０６による端子の対応関係とが定義づけられる。このように、デバイス端子とテスト端子との対応関係をデバイス定義ファイルとしてデータベース化するので、両端子の対応関係を他の任意のプログラムで容易かつ正確に参照することができる。デバイス定義ファイルはデバイス端子とテスト端子との対応付けがなされれば上記の書式に限定されない。

また、端子設定部１５２は、複数のＤＵＴ１４０のいずれか一つにおいて信号が共通するデバイス端子がある場合、該共通する２以上のデバイス端子を一つのテスト端子に割り当てさせることができる。また、複数のＤＵＴのうち２以上のＤＵＴ１４０に跨って信号が共通するデバイス端子がある場合も、該共通する２以上のデバイス端子を一つのテスト端子に割り当てさせることができる。

このような複数の共通デバイス端子を一つのテスト端子に統合することで、さらにテスト端子を有効利用することが可能となる。共通のデバイス端子を認識した場合、空きテスト端子に自動的に割り当てるとしてもよいし、モニタ等のユーザインターフェース１１２によりその旨表示し、同一のテスト端子に集約するかどうかユーザに判断させてもよい。

このような共通デバイス端子として、ＤＵＴ１４０におけるクロック信号、データ入力信号、電源信号、接地信号等の入力に該当する（出力ではない）端子を適用することができる。

上記ＡＴＥ割当部１５４は、端子設定部１５２で生成されたデバイス定義ファイルに基づいて、後述するテストプログラムにおけるデバイス端子の試験パラメータをテスト端子に割り当てる。こうして、個々のＤＵＴ１４０に対するテスト端子の試験準備が整う。

上記直接設定部１５６は、使用するデバイス端子に試験パラメータを定義させ、テストプログラムを生成する。テストプログラム制御ライブラリは、該テストプログラムを参照して試験を遂行する。従来では、テストプログラム中の端子番号はデバイス端子の番号に制限され、試験パラメータをデバイス端子にのみ定義可能であって、テスト端子には間接的にしか定義させることができなかった。本実施形態による直接設定部１５６は、そのテストプログラムにおいて、試験パラメータをデバイス端子ではなく、テスト端子に直接定義させることができる。

例えば、従来のテストプログラムでは、複数のＤＵＴ１４０に共通するデバイス端子に試験パラメータを定義する場合、
PIN(1){V＝5V;}
といった記述で、デバイス端子の１番に５Ｖを出力していた。

本実施形態では、新たに、
PIN(100：ATE){V＝5V;}
といった記載をサポートする。

テストプログラムはシステムソフトが認識できる形式にコンパイルされるが、このコンパイル時に端子番号にテスト端子を指定していることを示すフラグを持たせ、テストプログラムを実行する時、システムソフトは対象がテスト端子であることを認識する。その場合にはデバイス定義解析ライブラリを参照することなく、指定のテスト端子に試験パラメータの記載に基づいた処理、ここでは、テスト端子の１００番に５Ｖを出力する処理を割り当てる。

従来は、特定のテスト端子にのみ所定の処理をさせようとしてもデバイス定義ファイルの書き換えが必要であったが、かかる構成により、デバイス定義ファイルを参照しなくとも、テストプログラムだけでテスト端子を操作することができ、作業効率が高くなる。また、テスト端子単位で個別の試験パラメータを設定できるので、特定のＤＵＴを独立して試験することが可能となる。

上記ピンモジュール１６０は、デバイス端子へのファンクションとして、フォーマットコントローラＦＣ、ドライバＤ、コンパレータＣ、デジタルコンパレータＤＣ、直流入出力部ＤＣＩＯ等を設けている。

かかるフォーマットコントローラＦＣは、後述するパターン発生器１６２から受ける試験パターン（信号）を波形整形してドライバＤに出力する。ドライバＤは、フォーマットコントローラＦＣの信号を電圧量もしくは電流量が十分な量になるように増幅してＤＵＴ１４０に出力する。コンパレータＣは、ＤＵＴ１４０からの信号と、任意の電圧レベルとを比較して、結果をデジタルコンパレータＤＣに出力する。デジタルコンパレータＤＣは、コンパレータＣの出力結果からそのデバイス端子の出力が正常（パス）であるか異常（フェイル）であるかを判定する。直流入出力部ＤＣＩＯは、直流の電圧、電流を出力し、また、デバイス端子の電圧値もしくは電流値を検知する。

上記パターン発生器１６２は、ＤＵＴ１４０のアドレスを生成し、入力パターン、期待値パターンといった試験パターンと共に各テスト端子に出力し、また、後述するマルチプレクサ１６６に同アドレスを出力する。上記アドレスポインタ１６４は、パターン発生器１６２と独立して、ファイル数を計数するためのアドレスを生成し、マルチプレクサ１６６に出力する。

上記マルチプレクサ１６６は、パターン発生器１６２のアドレスと、アドレスポインタ１６４のアドレスとを制御信号に応じて選択し、フェイルメモリ１６８におけるアドレスを指定する。

上記フェイルメモリ１６８は、マルチプレクサ１６６からのアドレスが示す領域に、各テスト端子からのフェイル情報（例えば“１”）を格納する。上記フェイルビットカウンタ１７０は、コントローラ１７２の指示により、フェイルメモリ１６８のフェイルビット数を計数する。

上記コントローラ１７２は、アドレスポインタ１６４、マルチプレクサ１６６、フェイルメモリ１６８、フェイルビットカウンタ１７０を制御する。

本実施形態における試験遂行部は、上記中央制御部１５０、パターン発生器１６２、アドレスポインタ１６４、マルチプレクサ１６６、フェイルメモリ１６８、フェイルビットカウンタ１７０、コントローラ１７２等を含み、ＡＴＥ割当部１５４により割り当てられた試験パラメータで複数のＤＵＴ１４０の試験を遂行する。

ここでは、ＤＵＴとして特にメモリデバイスの試験について述べているが、かかる場合に限られず、様々なＤＵＴを試験対象とし、様々な電気的試験方法を適用することができる。例えば、デバイス試験装置１００で実行される電気的試験として、電源電圧を変化させて動作可能範囲のマージンを測定する電源電圧マージン試験、または、アクセスタイムを変化させてデータの読み書き可能なマージンを測定するアクセスタイムマージン試験を遂行しても良い。

以下、上述したデバイス試験装置１００の特に端子設定部１５２によるデバイス端子とテスト端子との対応付けを詳細に説明する。

（デバイス定義ファイル、テストプログラム）
図４は、ＡＴＥ割当部１５４とデータベース１８０との関係を示した機能ブロック図である。上記ＡＴＥ割当部１５４は、デバイス定義解析ライブラリを介してデータベース１８０にあるデバイス定義ファイルを参照する。

例えば、マルチＤＵＴテストにおけるＤＵＴ数を５個としたとき、デバイス定義ファイルには、図３のＤＵＴ数２００にも示されるように
MULIT
DUT 5
ENDMULTI
といった記載がされている。

クラスタ単位でテスト端子を割り当てる方法では、ＤＵＴ数に１，２，４，８といった２のべき乗しか記載できなかったが、本実施形態では、その他の数、例えば、３，５，６，７で定義することもできる。

続いて、ＤＵＴ１４０のデバイス端子とテストヘッド１２０のテスト端子との対応関係の記載を説明する。例えば、端子の対応関係を、図３に示したように、“デバイス端子番号“ ”デバイス端子名称“ = ”テスト端子番号“と定義する。クラスタ単位でテスト端子を割り当てる従来の方法において、任意のデバイス端子の１番にテスト端子の１００番を割り当てる
1 PIN1 ＝ 100；
をデバイス定義ファイルで定義すると、テストプログラム制御ライブラリは、一定のオフセット、ここでは、１２８をもってＤＵＴ毎にテスト端子を割り当てていた。

例えば、テストプログラムの記載をPIN（「デバイス端子番号」） ｛デバイス端子番号への試験パラメータ｝と定義すると、ＤＵＴ１４０の１番に５Ｖを印加する記載は、
PIN(1){V=5V;}
となる。

テストプログラム制御ライブラリが、上記PIN(1){V=5V;}の記載に基づいて、デバイス定義解析ライブラリに、上記デバイス端子の１番端子をテスト端子の番号に展開するよう指示した場合、ＤＵＴ１４０の１個目は、デバイス定義ファイルの記載からテスト端子の１００番に割り当てられ、２個目以降は１２８のオフセットを持って２２８，３５６，４８４番目に割り当てられる。従って、テスト端子の１００，２２８，３５６，４８４番には５Ｖの電圧出力がなされる。

本実施形態の端子設定部１５２は、デバイス定義ファイルの対応関係、即ち、複数のＤＵＴ１４０の特定のデバイス端子に対して、複数のテスト端子を対応づけて割当させることができる。例えば、ＤＵＴ１４０が５個あるとして、各ＤＵＴ１４０のデバイス端子にテスト端子を自由に割り当てると、デバイス定義ファイルには
1 PIN1 ＝ 100,500,300,200,400;
2 PIN2 ＝ 250,250,250,250,250;
と記載させることができる。

ここでは、クラスタ内のテスト端子数に拘わらず、オフセットも自由に設定できる。デバイス定義ファイル上で特定のデバイス端子にそれぞれ対応する任意のテスト端子を一度に割り当てることで、未割当端子が生じるのを防止でき、重複端子等の確認を視覚的に把握することが可能となる。また、テストプログラムの変更を伴わないので、既存のプログラムを活かしつつ、かかる任意の割当を行うことができる。

また、上記のデバイス定義ファイルの記載では、ＤＵＴ１４０の２番端子に同一のテスト端子が割り当てられている。本実施形態では、このように複数の共通デバイス端子を一つのテスト端子に接続することが可能となり、さらにテスト端子を有効利用することができる。従って、このような共通端子が例えば１８本あった場合、ＤＵＴ１４０の必要端子数は、各ＤＵＴ１４０で１００本，８２本，８２本，８２本，８２本，８２本（合計５１０本）となり、１回のマルチＤＵＴテストにおけるＤＵＴ数を６個に増やすことができ、デバイス試験の効率を上げることが可能となる。

テストプログラム制御ライブラリは、テストプログラムに記述された、
PIN(1){V=5V;}
という記載に基づいて、デバイス定義解析ライブラリに、上記デバイス端子の１番端子をテスト端子の番号に変換するよう指示し、本実施形態においては、ＤＵＴ１４０のデバイス端子の１番端子は、テスト端子の１００，２００，３００，４００，５００番目に割り当てられる。従って、テスト端子の１００，２００，３００，４００，５００番には５Ｖの電圧出力がなされる。

（中継カード１２２）
システムソフトは、テストプログラムの実行に際し、ＤＵＴ１４０を一つずつ順番に試験し、フェイルになったＤＵＴ１４０の以降のテストを行わないといった機能（ＤＵＴシーケンシャルテスト）を実行できる。このような機能を遂行するため、デバイス試験装置１００は、特定のＤＵＴに対応するハードウェア資源のみを指定し、動作もしくは停止させることができる。ＤＵＴ１４０にクラスタが割り当てられている場合、クラスタに属す中継カード１２２自体を有効化もしくは無効化する。

図５は、クラスタ単位で管理する中継カード１２２の概略的な機能を説明するための機能ブロック図である。図５におけるＤＵＴ１やＤＵＴ２には、それぞれクラスタ１０が割り当てられ、さらにクラスタ１０には、中継カード１２２が属し、中継カード１２２の各ピンモジュールがＤＵＴ１４０やクラスタ１０を跨ることはなかった。換言すると、一枚の中継カードのピンモジュール１６０は、全て、同じＤＵＴ１４０に接続されていた。

システムソフトは、テストプログラムの遂行時に、中継カード内のＣＰＵで動作されるファームウェアに対して、有効／無効の効力信号を出力し、ＤＵＴ１のように無効を指定された中継カード１２２は、中継カード１２２を通過する全ての信号を無効化し、ＤＵＴ２のように有効を指定された中継カード１２２は、信号を有効化する。

しかし、本実施形態のようにテスト端子が任意にＤＵＴ１４０に割り当てられる場合、１枚の中継カード１２２に複数のＤＵＴ１４０に接続されるテスト端子が混在することとなり、従来のファームウェアのままでは、ＤＵＴ単位の有効／無効の切り替えを行うことができない。

図６は、本実施形態による中継カード３００の概略的な機能を説明するための機能ブロック図である。中継カード３００は、対応関係記憶部３０２と、信号制限部３０４とを含んで構成され、本実施形態のようにテスト端子が任意にＤＵＴ１４０に割り当てられた場合でもＤＵＴ１４０毎に有効／無効を操作することができる。

上記対応関係記憶部３０２は、デバイス定義ファイルにおけるデバイス端子とテスト端子との対応関係を記憶する。この対応関係は、テストプログラムをロードする際、システムソフトがデバイス定義ファイルから最初に得た各端子の対応関係を中継カード３００のファームウェアに通知したものである。

図７は、対応関係記憶部３０２が記憶するデバイス端子とテスト端子との対応関係３１０を説明するための説明図である。かかる対応関係３１０では、中継カード３００内の各端子（端子番号）がどのＤＵＴ１４０に利用されているか（利用＝‘１’）がビットマップとして表示される。例えば図７の例では、中継カードの１番はＤＵＴ１に接続され、４番はＤＵＴ２に接続される。１２番はＤＵＴ１とＤＵＴ３の共通テスト端子である。

上記信号制限部３０４は、システムソフトからのＤＵＴ単位の有効／無効を示す効力信号と、対応関係記憶部に記憶された対応関係とに基づいて有効なテスト端子を判断し、テストヘッドからのテスト端子の信号に制限をかける。

図８は、信号制限部３０４による信号制限を説明するための説明図である。図８の（ａ）は、上記効力信号を示し、有効なＤＵＴ１４０（有効＝‘１’）が８ビットのビットマップ形式でビットセットされている。ここでは、ＤＵＴ２とＤＵＴ４とが有効、他のＤＵＴは無効であることが理解できる。図８の（ｂ）は、テストプログラム制御ライブラリにより展開されたテスト端子の指令がビットマップ形式で表されている。かかるテスト端子の信号指令では、中継カード３００の２、４，７ビット目のテスト端子に５Ｖの出力を行うことが指令されている。

上記信号制限部３０４は、図８（ａ）に示した効力信号によって、ＤＵＴ１は無効、ＤＵＴ２は有効であることを把握し、対応関係記憶部３０２に記憶された対応関係３１０によって、ＤＵＴ２に対応するテスト端子、例えば４番目のテスト端子を有効にすべきことが分かる。そして、実際に展開された図８（ｂ）の信号指令からＤＵＴ２に関する４番目の信号のみを有効とし、４番目のテスト端子に５Ｖを印加する。これは、対応関係３１０の有効なＤＵＴの各端子と信号指令における各端子との論理積によっても導出できる。

このようにデバイス定義ファイルからの両端子の対応関係３１０を中継カード３００に取り込むことで、ＤＵＴ単位でテスト端子の有効、無効を判断することが可能となり、クラスタ単位でＤＵＴの有効／無効を判断しなくとも、ＤＵＴ単位で試験を継続、中断することが可能となる。また、中継カード３００は、従来のクラスタ方式にも対応することができる。

（デバイス試験方法）
また、上述したデバイス試験装置１００を利用してＤＵＴ１４０を試験するデバイス試験方法も提供される。かかるデバイス試験方法では、まず、端子設定部１５２が複数のＤＵＴ１４０のデバイス端子をテストヘッド１２０の複数のテスト端子に割り当てさせ、デバイス端子とテスト端子との対応関係を示すデバイス定義ファイルを生成し、その後、ＡＴＥ割当部１５４がデバイス定義ファイルに基づいて、テストプログラムにおけるデバイス端子の試験パラメータをテスト端子に割り当て、試験遂行部が割り当てられた試験パラメータで複数のＤＵＴ１４０の試験を遂行する。

かかる構成により、上記デバイス試験装置同様、複数のＤＵＴのデバイス端子を、テストヘッド上の複数のテスト端子に自由に割り当てることが可能となり、限られたテスト端子を有効に利用することができる。

上述したデバイス試験装置１００やデバイス試験方法によって、１回のマルチＤＵＴテストにおけるＤＵＴ数を増やすことができ、製造コストが削減され、製品競争力が上がる。また、ＤＵＴ１４０に対して自由にテスト端子を割り当てることができるので、デバイス端子とテスト端子の距離を所定の値に設定して、配線パターンの影響を試験することも可能となる。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

本実施形態におけるデバイス試験装置全体の概略的な構成を示した機能ブロック図である。 本実施形態によるデバイス試験装置の概略的な機能を示すための機能ブロック図である。 デバイス定義ファイルの一例を示した説明図である。 ＡＴＥ割当部とデータベースとの関係を示した機能ブロック図である。 クラスタ単位で管理する中継カードの概略的な機能を説明するための機能ブロック図である。 本実施形態による中継カードの概略的な機能を説明するための機能ブロック図である。 対応関係記憶部が記憶するデバイス端子とテスト端子との対応関係を説明するための説明図である。 信号制限部による信号制限を説明するための説明図である。 従来のテストヘッドにおけるクラスタの配置を説明するための説明図である。 従来のクラスタ単位のテスト端子の分配を示した説明図である。

符号の説明

１００ デバイス試験装置
１２０ テストヘッド
１２２，３００ 中継カード
１４０ ＤＵＴ
１５２ 端子設定部
１５４ ＡＴＥ割当部
１５６ 直接設定部

Claims (8)

1. 複数の被試験デバイスの電気的試験を行うデバイス試験装置であって、
   前記複数の被試験デバイスを載設するパフォーマンスボードと嵌合し、該複数の被試験デバイスのデバイス端子に電気的に接続される複数のテスト端子が設けられたテストヘッドと、
   前記テストヘッド内のテスト端子を所定数毎に分割したクラスタに制限されることなく、前記デバイス端子を前記複数のテスト端子に任意に割り当てさせ、デバイス端子とテスト端子との対応関係を示すデバイス定義ファイルを生成する端子設定部と、
   前記デバイス定義ファイルに基づいて、テストプログラムにおける前記デバイス端子の試験パラメータをテスト端子に割り当てるＡＴＥ割当部と、
   割り当てられた試験パラメータで前記複数の被試験デバイスの試験を遂行する試験遂行部と、
   を備えることを特徴とする、デバイス試験装置。
2. 前記複数の被試験デバイスのいずれか一つにおいて信号が共通するデバイス端子が設けられている場合、該共通する２以上のデバイス端子を一つのテスト端子に割り当てることを特徴とする、請求項１に記載のデバイス試験装置。
3. 前記複数の被試験デバイスのうち２以上の被試験デバイスに跨って信号が共通するデバイス端子が設けられている場合、該共通する２以上のデバイス端子を一つのテスト端子に割り当てることを特徴とする、請求項１に記載のデバイス試験装置。
4. 前記共通デバイス端子は、クロック信号、データ入力信号、電源信号、接地信号の群から選択された１または２以上の信号であることを特徴とする、請求項２または３のいずれかに記載のデバイス試験装置。
5. 前記端子設定部は、前記複数の被試験デバイスの特定のデバイス端子に、複数のテスト端子を対応づけて割り当てさせることを特徴とする、請求項１に記載のデバイス試験装置。
6. 前記テストプログラムにおいて、試験パラメータをテスト端子に直接定義させる直接設定部をさらに備えることを特徴とする、請求項１に記載のデバイス試験装置。
7. 前記テストヘッドには、試験信号を中継する複数の中継カードがさらに設けられ、
   前記中継カードは、
   前記デバイス定義ファイルにおけるデバイス端子とテスト端子との対応関係を記憶する対応関係記憶部と、
   被試験デバイス単位の有効／無効を示す効力信号と前記対応関係記憶部に記憶された対応関係とに基づいて有効なテスト端子を判断し、テストヘッドからのテスト端子の信号に制限をかける信号制限部と、
   を備えることを特徴とする、請求項１に記載のデバイス試験装置。
8. 複数の被試験デバイスのデバイス端子と、テストヘッドの複数のテスト端子とを電気的に接続して、該複数の被試験デバイスの電気的試験を行うデバイス試験方法であって、
   前記テストヘッド内のテスト端子を所定数毎に分割したクラスタに制限されることなく、前記デバイス端子を前記複数のテスト端子に任意に割り当てさせ、デバイス端子とテスト端子との対応関係を示すデバイス定義ファイルを生成し、
   前記デバイス定義ファイルに基づいて、テストプログラムにおける前記デバイス端子の試験パラメータをテスト端子に割り当て、
   割り当てられた試験パラメータで前記複数の被試験デバイスの試験を遂行する
   ことを特徴とする、デバイス試験方法。

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