JP2001021621A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- switch
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Abstract
(57)【要約】
【課題】 IC試験の信頼性の向上させる。
【解決手段】 接地手段14から各第1接続手段62−
1〜62−nに連なるそれぞれの経路に設けられた第1
スイッチ手段52−1〜52−nと、一端が電源手段1
3に接続されるとともに他端が各第1接続手段52−1
〜52−nにそれぞれ接続された第2スイッチ手段53
−1〜53−nと、第1,第2スイッチ手段52−1〜
52−n,53−1〜53−nの動作を制御する制御手
段16aとを備える。
1〜62−nに連なるそれぞれの経路に設けられた第1
スイッチ手段52−1〜52−nと、一端が電源手段1
3に接続されるとともに他端が各第1接続手段52−1
〜52−nにそれぞれ接続された第2スイッチ手段53
−1〜53−nと、第1,第2スイッチ手段52−1〜
52−n,53−1〜53−nの動作を制御する制御手
段16aとを備える。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の試験
を行う半導体試験装置に関し、特に、被試験半導体装置
が有する複数個の接地端子のそれぞれに対して接地電位
を分岐して与える半導体試験装置に関する。
を行う半導体試験装置に関し、特に、被試験半導体装置
が有する複数個の接地端子のそれぞれに対して接地電位
を分岐して与える半導体試験装置に関する。
【0002】
【従来の技術】一般に、半導体装置(以下、ICと略記
する)はウエハ上に複数個一括形成され、個々のICは
それぞれ信号入力端子、データ出力端子、電源端子、接
地端子等を複数個ずつ備えている。これらの各端子はI
Cが動作するために必要な特定の機能をそれぞれ有して
いる。このようなICの試験は、信号入力端子等の各端
子にそれぞれ所定の信号またはレベル電圧を与えること
によって行われる。
する)はウエハ上に複数個一括形成され、個々のICは
それぞれ信号入力端子、データ出力端子、電源端子、接
地端子等を複数個ずつ備えている。これらの各端子はI
Cが動作するために必要な特定の機能をそれぞれ有して
いる。このようなICの試験は、信号入力端子等の各端
子にそれぞれ所定の信号またはレベル電圧を与えること
によって行われる。
【0003】図4は、ウエハ試験に使用される従来の半
導体試験装置を模式的に示す構成図である。この半導体
試験装置は、図示しない本体と、テストヘッド110
と、テストボード120と、プローブカード130とに
よって構成される。なお、ウエハ140A上には複数個
のICが形成されている。
導体試験装置を模式的に示す構成図である。この半導体
試験装置は、図示しない本体と、テストヘッド110
と、テストボード120と、プローブカード130とに
よって構成される。なお、ウエハ140A上には複数個
のICが形成されている。
【0004】テストヘッド110は、半導体試験装置本
体と被試験ICとの間のテスト信号の授受および電源・
接地電位の付与を行うものである。また、テストボード
120は、テストヘッド110とプローブカード130
との間の接続を図るためのものである。また、プローブ
カード130は、被試験ICの各端子に対応して設けら
れたプローブ針132を備えており、これらのプローブ
針132を介して被試験ICとテスト信号の授受等を行
うものである。
体と被試験ICとの間のテスト信号の授受および電源・
接地電位の付与を行うものである。また、テストボード
120は、テストヘッド110とプローブカード130
との間の接続を図るためのものである。また、プローブ
カード130は、被試験ICの各端子に対応して設けら
れたプローブ針132を備えており、これらのプローブ
針132を介して被試験ICとテスト信号の授受等を行
うものである。
【0005】テストヘッド110はコネクタ110A,
121でテストボード120に接続され、テストボード
120はコネクタ122,131でプローブカード13
0に接続され、プローブカード130はプローブ針13
2を介してウエハ140A上の被試験ICの各端子に接
続される。
121でテストボード120に接続され、テストボード
120はコネクタ122,131でプローブカード13
0に接続され、プローブカード130はプローブ針13
2を介してウエハ140A上の被試験ICの各端子に接
続される。
【0006】図5は、テストヘッド110から被試験I
Cまでの電気的な接続を示す回路図である。この図にお
いて、被試験IC140は、図4に示したウエハ140
A上に形成されている複数個のICのうちの1個であ
る。IC140は、i個(iは2以上の整数)の信号入
力端子141−1,141−2,・・・,141−i
と、j個(jは2以上の整数)のデータ出力端子142
−1,142−2,・・・,142−jと、m個(mは
2以上の整数)の電源端子143−1,143−2,・
・・,143−mと、n個(nは2以上の整数)の接地
端子144−1,144−2,・・・,144−nとを
備えている。
Cまでの電気的な接続を示す回路図である。この図にお
いて、被試験IC140は、図4に示したウエハ140
A上に形成されている複数個のICのうちの1個であ
る。IC140は、i個(iは2以上の整数)の信号入
力端子141−1,141−2,・・・,141−i
と、j個(jは2以上の整数)のデータ出力端子142
−1,142−2,・・・,142−jと、m個(mは
2以上の整数)の電源端子143−1,143−2,・
・・,143−mと、n個(nは2以上の整数)の接地
端子144−1,144−2,・・・,144−nとを
備えている。
【0007】テストヘッド110は、被試験IC140
のi個の信号入力端子141−1〜141−iおよびj
個のデータ出力端子142−1〜142−jに対応し
て、i個の信号出力ピン111−1,111−2,・・
・,111−iおよびj個のデータ比較ピン112−
1,112−2,・・・,112−jを備えている。こ
のテストヘッド110は更に電源ピン113および接地
ピン114を各1個ずつ備えている。
のi個の信号入力端子141−1〜141−iおよびj
個のデータ出力端子142−1〜142−jに対応し
て、i個の信号出力ピン111−1,111−2,・・
・,111−iおよびj個のデータ比較ピン112−
1,112−2,・・・,112−jを備えている。こ
のテストヘッド110は更に電源ピン113および接地
ピン114を各1個ずつ備えている。
【0008】テストヘッド110内の各ピンは、ピン毎
に独立してテストボード120を介して、プローブカー
ド130に電気的に接続される。プローブカード130
から被試験IC140へは、信号出力ピン111−1〜
111−iおよびデータ比較ピン112−1〜112−
jはプローブ針132を介して、被試験IC140の信
号入力端子141−1〜141−iおよびデータ出力端
子142−1〜142−jと一対一の対応で電気的に接
続される。
に独立してテストボード120を介して、プローブカー
ド130に電気的に接続される。プローブカード130
から被試験IC140へは、信号出力ピン111−1〜
111−iおよびデータ比較ピン112−1〜112−
jはプローブ針132を介して、被試験IC140の信
号入力端子141−1〜141−iおよびデータ出力端
子142−1〜142−jと一対一の対応で電気的に接
続される。
【0009】また、電源ピン113はプローブカード1
30上で配線パターン等によりm分岐され、m個のプロ
ーブ針132を介して被試験IC140の電源端子14
3−1〜143−mに接続される。すなわち、1個の電
源ピン113がm個の電源端子143−1〜143−m
に接続される。接地ピン114の接続も電源ピン113
と同様である。すなわち、接地ピン114はプローブカ
ード130上でn分岐され、1個の接地ピン114がn
個の接地端子144−1〜144−nに接続される。
30上で配線パターン等によりm分岐され、m個のプロ
ーブ針132を介して被試験IC140の電源端子14
3−1〜143−mに接続される。すなわち、1個の電
源ピン113がm個の電源端子143−1〜143−m
に接続される。接地ピン114の接続も電源ピン113
と同様である。すなわち、接地ピン114はプローブカ
ード130上でn分岐され、1個の接地ピン114がn
個の接地端子144−1〜144−nに接続される。
【0010】なお、テストヘッド110内の信号出力ピ
ン111−1〜111−iおよびデータ比較ピン112
−1〜112−jは半導体試験装置本体内のテスト信号
発生装置およびデータ処理装置に接続され、また電源ピ
ン113および接地ピン114は同じく半導体試験装置
本体内の電源および接地に接続されている。
ン111−1〜111−iおよびデータ比較ピン112
−1〜112−jは半導体試験装置本体内のテスト信号
発生装置およびデータ処理装置に接続され、また電源ピ
ン113および接地ピン114は同じく半導体試験装置
本体内の電源および接地に接続されている。
【0011】
【発明が解決しようとする課題】しかしながら、図4お
よび図5に示した従来の半導体試験装置には、IC14
0の試験を行う際、接地端子144−1〜144−nに
接続されるべきn個のプローブ針132のうち、1個ま
たは幾つかのプローブ針132が正常に接続されない状
態であっても、プローブ針132の接続不良を検出でき
いという問題があった。その理由は次のとおりである。
よび図5に示した従来の半導体試験装置には、IC14
0の試験を行う際、接地端子144−1〜144−nに
接続されるべきn個のプローブ針132のうち、1個ま
たは幾つかのプローブ針132が正常に接続されない状
態であっても、プローブ針132の接続不良を検出でき
いという問題があった。その理由は次のとおりである。
【0012】従来の半導体試験装置では、接地端子14
4−1〜144−nに対応するプローブ針132の接続
不良は、テストヘッド110内の電源ピン113からの
電流が接地ピン114に流入するかどうかで判断されて
いた。しかし、上述したように、テストヘッド110内
の1個の接地ピン114には、被試験IC140の複数
個の接地端子144−1〜144−nが共通に接続され
る。このため、1個または幾つかのプローブ針132に
接続不良があっても、被試験IC140の接地端子14
4−1〜144−nのうちのいずれかからテストヘッド
110内の接地ピン114に電流が流れてしまうため、
すべての接地端子144−1〜144−nが正常に接続
されなくならない限り、プローブ針132の接続不良を
検出できなかった。
4−1〜144−nに対応するプローブ針132の接続
不良は、テストヘッド110内の電源ピン113からの
電流が接地ピン114に流入するかどうかで判断されて
いた。しかし、上述したように、テストヘッド110内
の1個の接地ピン114には、被試験IC140の複数
個の接地端子144−1〜144−nが共通に接続され
る。このため、1個または幾つかのプローブ針132に
接続不良があっても、被試験IC140の接地端子14
4−1〜144−nのうちのいずれかからテストヘッド
110内の接地ピン114に電流が流れてしまうため、
すべての接地端子144−1〜144−nが正常に接続
されなくならない限り、プローブ針132の接続不良を
検出できなかった。
【0013】被試験IC140の接地端子144−1〜
144−nのうちの1個でも正常に接続されていなけれ
ば、その状態で行われた試験で正確な結果は得られな
い。したがって、接地端子144−1〜144−nに接
続されるべきプローブ針132の接続不良を検出できな
いと、IC試験の信頼性が低下してしまう。
144−nのうちの1個でも正常に接続されていなけれ
ば、その状態で行われた試験で正確な結果は得られな
い。したがって、接地端子144−1〜144−nに接
続されるべきプローブ針132の接続不良を検出できな
いと、IC試験の信頼性が低下してしまう。
【0014】本発明は、このような課題を解決するため
になされたものであり、IC試験の信頼性の向上を目的
とする。
になされたものであり、IC試験の信頼性の向上を目的
とする。
【0015】
【課題を解決するための手段】このような目的を達成す
るために、本発明の半導体試験装置は、接地電位を発生
する接地手段と、被試験半導体装置の各接地端子に接地
手段を接続するために設けられたn個の第1接続手段
と、接地手段から各第1接続手段に連なるそれぞれの経
路に設けられたn個の第1スイッチ手段と、接地電位と
異なる電位を発生する電源手段と、一端がこの電源手段
に接続されるとともに他端が各第1接続手段にそれぞれ
接続されたn個の第2スイッチ手段と、各第1スイッチ
手段および各第2スイッチ手段の動作を制御する制御手
段とを備える。この場合、制御手段の一構成例は、n個
の第2スイッチ手段のうちの1個を閉成状態とし他の第
2スイッチ手段を開放状態とするとともに閉成状態とし
た第2スイッチ手段に接続された第1スイッチ手段を開
放状態とし他の第1スイッチ手段を閉成状態とする手段
と、閉成状態とする第2スイッチ手段および開放状態と
する第1スイッチ手段を順次切り替える手段とを備え
る。閉成状態の第2スイッチ手段に接続された第1接続
手段が被試験半導体装置の接地端子に正常に接続されて
いる場合、電源手段からの電流はこれらの第2スイッチ
手段および第1接続手段を介して、被試験半導体装置の
接地端子に入力される。被試験半導体装置のn個の接地
端子は内部で共通に接続されている。このため、ある接
地端子から入力された電流は他の接地端子から出力さ
れ、正常に接続された他の第1接続手段および閉成状態
の第1スイッチ手段を介して、半導体試験装置の接地手
段に至る。一方、閉成状態の第2スイッチ手段に接続さ
れた第1接続手段が被試験半導体装置の接地端子に正常
に接続されていない場合、電源手段からの電流は被試験
半導体装置の接地端子に入力されない。したがって、半
導体試験装置の接地手段に流入する電流を基に、閉成状
態の第2スイッチ手段に接続された第1接続手段の接続
不良を検出できる。さらに、閉成状態とする第2スイッ
チ手段を順次切り替えることによって、すべての第1接
続手段の接続不良を検出できる。
るために、本発明の半導体試験装置は、接地電位を発生
する接地手段と、被試験半導体装置の各接地端子に接地
手段を接続するために設けられたn個の第1接続手段
と、接地手段から各第1接続手段に連なるそれぞれの経
路に設けられたn個の第1スイッチ手段と、接地電位と
異なる電位を発生する電源手段と、一端がこの電源手段
に接続されるとともに他端が各第1接続手段にそれぞれ
接続されたn個の第2スイッチ手段と、各第1スイッチ
手段および各第2スイッチ手段の動作を制御する制御手
段とを備える。この場合、制御手段の一構成例は、n個
の第2スイッチ手段のうちの1個を閉成状態とし他の第
2スイッチ手段を開放状態とするとともに閉成状態とし
た第2スイッチ手段に接続された第1スイッチ手段を開
放状態とし他の第1スイッチ手段を閉成状態とする手段
と、閉成状態とする第2スイッチ手段および開放状態と
する第1スイッチ手段を順次切り替える手段とを備え
る。閉成状態の第2スイッチ手段に接続された第1接続
手段が被試験半導体装置の接地端子に正常に接続されて
いる場合、電源手段からの電流はこれらの第2スイッチ
手段および第1接続手段を介して、被試験半導体装置の
接地端子に入力される。被試験半導体装置のn個の接地
端子は内部で共通に接続されている。このため、ある接
地端子から入力された電流は他の接地端子から出力さ
れ、正常に接続された他の第1接続手段および閉成状態
の第1スイッチ手段を介して、半導体試験装置の接地手
段に至る。一方、閉成状態の第2スイッチ手段に接続さ
れた第1接続手段が被試験半導体装置の接地端子に正常
に接続されていない場合、電源手段からの電流は被試験
半導体装置の接地端子に入力されない。したがって、半
導体試験装置の接地手段に流入する電流を基に、閉成状
態の第2スイッチ手段に接続された第1接続手段の接続
不良を検出できる。さらに、閉成状態とする第2スイッ
チ手段を順次切り替えることによって、すべての第1接
続手段の接続不良を検出できる。
【0016】また、制御手段の他の構成例は、すべての
第1接続手段が被試験半導体装置の各接地端子から取り
外された状態でn個の第2スイッチ手段のうちの1個を
閉成状態とし他の第2スイッチ手段を開放状態とすると
ともに閉成状態とした第2スイッチ手段に接続された第
1スイッチ手段を閉成状態とする手段と、閉成状態とす
る第2スイッチ手段および閉成状態とする第1スイッチ
手段を順次切り替える手段とを更に備える。制御手段の
制御に基づいて第1,第2スイッチ手段が正常に動作す
る場合、それぞれ1個ずつ閉成状態とされた第1,第2
スイッチ手段は互いに接続されているので、電源手段か
らの電流はこれらの第1,第2スイッチ手段を介して接
地手段に流入する。一方、第1,第2スイッチ手段の少
なくとも一方が正常に動作しない場合、電源手段からの
電流は接地手段まで至らない。したがって、接地手段に
流入する電流を基に、閉成状態とする第1,第2スイッ
チ手段の誤動作を検出できる。さらに、閉成状態とする
第1,第2スイッチ手段を順次切り替えることによっ
て、すべての第1,第2接続手段の誤動作を検出でき
る。
第1接続手段が被試験半導体装置の各接地端子から取り
外された状態でn個の第2スイッチ手段のうちの1個を
閉成状態とし他の第2スイッチ手段を開放状態とすると
ともに閉成状態とした第2スイッチ手段に接続された第
1スイッチ手段を閉成状態とする手段と、閉成状態とす
る第2スイッチ手段および閉成状態とする第1スイッチ
手段を順次切り替える手段とを更に備える。制御手段の
制御に基づいて第1,第2スイッチ手段が正常に動作す
る場合、それぞれ1個ずつ閉成状態とされた第1,第2
スイッチ手段は互いに接続されているので、電源手段か
らの電流はこれらの第1,第2スイッチ手段を介して接
地手段に流入する。一方、第1,第2スイッチ手段の少
なくとも一方が正常に動作しない場合、電源手段からの
電流は接地手段まで至らない。したがって、接地手段に
流入する電流を基に、閉成状態とする第1,第2スイッ
チ手段の誤動作を検出できる。さらに、閉成状態とする
第1,第2スイッチ手段を順次切り替えることによっ
て、すべての第1,第2接続手段の誤動作を検出でき
る。
【0017】また、上述した半導体試験装置は、被試験
半導体装置がm個の電源端子を更に有している場合、更
に、被試験半導体装置の各電源端子に電源手段を接続す
るために設けられたm個の第2接続手段と、電源手段か
ら各第2接続手段に連なるそれぞれの経路に設けられた
m個の第3スイッチ手段とを備えるようにしてもよい。
この場合、制御手段は、すべての第1スイッチ手段を閉
成状態とするとともにすべての第2スイッチ手段を開放
状態とした状態でm個の第3スイッチ手段のうちの1個
を閉成状態とし他の第3スイッチ手段を開放状態とする
手段と、閉成状態とする第3スイッチ手段を順次切り替
える手段とを更に備える。閉成状態の第3スイッチ手段
に接続された第2接続手段が被試験半導体装置の電源端
子に正常に接続されている場合、電源手段からの電流は
これらの第3スイッチ手段および第2接続手段を介し
て、被試験半導体装置の電源端子に入力される。そし
て、電源端子から入力された電流は、被試験半導体装置
の接地端子から出力され、この接地端子に正常に接続さ
れた第1接続手段および閉成状態の第1スイッチ手段を
介して、半導体試験装置の接地手段に至る。一方、閉成
状態の第3スイッチ手段に接続された第2接続手段が被
試験半導体装置の接地端子に正常に接続されていない場
合、電源手段からの電流は被試験半導体装置の電源端子
に入力されない。したがって、半導体試験装置の接地手
段に流入する電流を基に、閉成状態の第3スイッチ手段
に接続された第2接続手段の接続不良を検出できる。さ
らに、閉成状態とする第3スイッチ手段を順次切り替え
ることによって、すべての第2接続手段の接続不良を検
出できる。
半導体装置がm個の電源端子を更に有している場合、更
に、被試験半導体装置の各電源端子に電源手段を接続す
るために設けられたm個の第2接続手段と、電源手段か
ら各第2接続手段に連なるそれぞれの経路に設けられた
m個の第3スイッチ手段とを備えるようにしてもよい。
この場合、制御手段は、すべての第1スイッチ手段を閉
成状態とするとともにすべての第2スイッチ手段を開放
状態とした状態でm個の第3スイッチ手段のうちの1個
を閉成状態とし他の第3スイッチ手段を開放状態とする
手段と、閉成状態とする第3スイッチ手段を順次切り替
える手段とを更に備える。閉成状態の第3スイッチ手段
に接続された第2接続手段が被試験半導体装置の電源端
子に正常に接続されている場合、電源手段からの電流は
これらの第3スイッチ手段および第2接続手段を介し
て、被試験半導体装置の電源端子に入力される。そし
て、電源端子から入力された電流は、被試験半導体装置
の接地端子から出力され、この接地端子に正常に接続さ
れた第1接続手段および閉成状態の第1スイッチ手段を
介して、半導体試験装置の接地手段に至る。一方、閉成
状態の第3スイッチ手段に接続された第2接続手段が被
試験半導体装置の接地端子に正常に接続されていない場
合、電源手段からの電流は被試験半導体装置の電源端子
に入力されない。したがって、半導体試験装置の接地手
段に流入する電流を基に、閉成状態の第3スイッチ手段
に接続された第2接続手段の接続不良を検出できる。さ
らに、閉成状態とする第3スイッチ手段を順次切り替え
ることによって、すべての第2接続手段の接続不良を検
出できる。
【0018】また、上述した半導体試験装置は、一端が
m個の第2接続手段に共通に接続されるとともに他端が
接地手段に接続された第4スイッチ手段を備えるように
してもよい。この場合、制御手段は、すべての第1およ
び第2スイッチ手段を開放状態とするとともに第4スイ
ッチ手段を閉成状態とした状態でm個の第3スイッチ手
段のうちの1個を閉成状態とし他の第3スイッチ手段を
開放状態とする手段と、閉成状態とする第3スイッチ手
段を順次切り替える手段とを更に備える。制御手段の制
御に基づいて第3スイッチ手段が正常に動作する場合、
電源手段からの電流は閉成状態とされた第3,第4スイ
ッチ手段を介して接地手段に流入する。一方、第3スイ
ッチ手段が正常に動作しない場合、電源手段からの電流
は接地手段まで至らない。したがって、接地手段に流入
する電流を基に、閉成状態とする第3スイッチ手段の誤
動作を検出できる。さらに、閉成状態とする第3スイッ
チ手段を順次切り替えることによって、すべての第3接
続手段の誤動作を検出できる。
m個の第2接続手段に共通に接続されるとともに他端が
接地手段に接続された第4スイッチ手段を備えるように
してもよい。この場合、制御手段は、すべての第1およ
び第2スイッチ手段を開放状態とするとともに第4スイ
ッチ手段を閉成状態とした状態でm個の第3スイッチ手
段のうちの1個を閉成状態とし他の第3スイッチ手段を
開放状態とする手段と、閉成状態とする第3スイッチ手
段を順次切り替える手段とを更に備える。制御手段の制
御に基づいて第3スイッチ手段が正常に動作する場合、
電源手段からの電流は閉成状態とされた第3,第4スイ
ッチ手段を介して接地手段に流入する。一方、第3スイ
ッチ手段が正常に動作しない場合、電源手段からの電流
は接地手段まで至らない。したがって、接地手段に流入
する電流を基に、閉成状態とする第3スイッチ手段の誤
動作を検出できる。さらに、閉成状態とする第3スイッ
チ手段を順次切り替えることによって、すべての第3接
続手段の誤動作を検出できる。
【0019】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について詳細に説明する。 (第1の実施の形態)図1は、ウエハ試験に使用される
半導体試験装置に本発明が適用された場合の第1の実施
の形態を模式的に示す構成図である。この半導体試験装
置は、図示しない本体と、テストヘッド10と、テスト
ボード20と、プローブカード30とによって構成され
る。なお、ウエハ40A上には複数個のICが形成され
ている。
実施の形態について詳細に説明する。 (第1の実施の形態)図1は、ウエハ試験に使用される
半導体試験装置に本発明が適用された場合の第1の実施
の形態を模式的に示す構成図である。この半導体試験装
置は、図示しない本体と、テストヘッド10と、テスト
ボード20と、プローブカード30とによって構成され
る。なお、ウエハ40A上には複数個のICが形成され
ている。
【0020】テストヘッド10は、ピンエレクトロニク
スを実装しており、半導体試験装置本体と被試験ICと
の間のテスト信号の授受および電源・接地電位の付与を
行うものである。また、テストボード20は、テストヘ
ッド10とプローブカード30との間の接続を図るため
のものである。また、プローブカード30は、被試験I
Cの各端子(後述するi個の信号入力端子、j個のデー
タ出力端子、m個の電源端子、およびn個の接地端子。
ただし、i,j,m,nはそれぞれ2以上の整数)に対
応して設けられたプローブ針32を備えており、これら
のプローブ針32を介して被試験ICとテスト信号の授
受等を行うものである。
スを実装しており、半導体試験装置本体と被試験ICと
の間のテスト信号の授受および電源・接地電位の付与を
行うものである。また、テストボード20は、テストヘ
ッド10とプローブカード30との間の接続を図るため
のものである。また、プローブカード30は、被試験I
Cの各端子(後述するi個の信号入力端子、j個のデー
タ出力端子、m個の電源端子、およびn個の接地端子。
ただし、i,j,m,nはそれぞれ2以上の整数)に対
応して設けられたプローブ針32を備えており、これら
のプローブ針32を介して被試験ICとテスト信号の授
受等を行うものである。
【0021】テストヘッド10はコネクタ10A,21
でテストボード20に接続され、テストボード20はコ
ネクタ22,31でプローブカード30に接続され、プ
ローブカード30はプローブ針32を介してウエハ40
A上の被試験ICの各端子に接続される。なお、コネク
タ10A,21,22,31の代わりにポゴピン等、他
の接続手段を用いてもよい。
でテストボード20に接続され、テストボード20はコ
ネクタ22,31でプローブカード30に接続され、プ
ローブカード30はプローブ針32を介してウエハ40
A上の被試験ICの各端子に接続される。なお、コネク
タ10A,21,22,31の代わりにポゴピン等、他
の接続手段を用いてもよい。
【0022】図2は、テストヘッド10から被試験IC
までの電気的な接続を示す回路図である。この図におい
て、被試験IC40は、図1に示したウエハ40A上に
形成されている複数個のICのうちの1個である。IC
40は、i個の信号入力端子41−1,41−2,・・
・,41−iと、j個のデータ出力端子42−1,42
−2,・・・,42−jと、m個の電源端子43−1,
43−2,・・・,43−mと、n個の接地端子44−
1,44−2,・・・,44−nとを備えている。
までの電気的な接続を示す回路図である。この図におい
て、被試験IC40は、図1に示したウエハ40A上に
形成されている複数個のICのうちの1個である。IC
40は、i個の信号入力端子41−1,41−2,・・
・,41−iと、j個のデータ出力端子42−1,42
−2,・・・,42−jと、m個の電源端子43−1,
43−2,・・・,43−mと、n個の接地端子44−
1,44−2,・・・,44−nとを備えている。
【0023】テストヘッド10は、被試験IC40のi
個の信号入力端子41−1〜41−iおよびj個のデー
タ出力端子42−1〜42−jに対応して、i個の信号
出力ピン11−1,11−2,・・・,11−iおよび
j個のデータ比較ピン12−1,12−2,・・・,1
2−jを備えている。これら信号出力ピン11−1〜1
1−iおよびデータ比較ピン12−1〜12−jは、半
導体試験装置本体内のテスト信号発生装置およびデータ
処理装置に接続されている。
個の信号入力端子41−1〜41−iおよびj個のデー
タ出力端子42−1〜42−jに対応して、i個の信号
出力ピン11−1,11−2,・・・,11−iおよび
j個のデータ比較ピン12−1,12−2,・・・,1
2−jを備えている。これら信号出力ピン11−1〜1
1−iおよびデータ比較ピン12−1〜12−jは、半
導体試験装置本体内のテスト信号発生装置およびデータ
処理装置に接続されている。
【0024】i個の信号出力ピン11−1〜11−iは
その一方で、それぞれ独立に、テストボード20を介し
てプローブカード30に電気的に接続される。そして更
に、プローブカード30から被試験IC40へは、プロ
ーブ針32を介して、被試験IC40のi個の信号入力
端子41−1〜41−iと一対一の対応で電気的に接続
される。同じく、j個のデータ比較ピン12−1〜12
−jは、テストボード20、プローブカード30および
プローブ針32を介して、被試験IC40のj個のデー
タ出力端子42−1〜42−jと一対一の対応で電気的
に接続される。
その一方で、それぞれ独立に、テストボード20を介し
てプローブカード30に電気的に接続される。そして更
に、プローブカード30から被試験IC40へは、プロ
ーブ針32を介して、被試験IC40のi個の信号入力
端子41−1〜41−iと一対一の対応で電気的に接続
される。同じく、j個のデータ比較ピン12−1〜12
−jは、テストボード20、プローブカード30および
プローブ針32を介して、被試験IC40のj個のデー
タ出力端子42−1〜42−jと一対一の対応で電気的
に接続される。
【0025】テストヘッド110は更に電源ピン13お
よび接地ピン14を各1個ずつ備えている。接地ピン1
4は、半導体試験装置本体内の接地に接続されており、
接地電位を発生する接地手段を構成している。また、電
源ピン13は、半導体試験装置本体内の電源に接続され
ており、接地電位と異なる電位を発生する電源手段を構
成している。
よび接地ピン14を各1個ずつ備えている。接地ピン1
4は、半導体試験装置本体内の接地に接続されており、
接地電位を発生する接地手段を構成している。また、電
源ピン13は、半導体試験装置本体内の電源に接続され
ており、接地電位と異なる電位を発生する電源手段を構
成している。
【0026】電源ピン13は、テストヘッド10内の配
線パターン等によりm分岐され、それぞれ独立して、リ
レー回路(第3スイッチ手段)51−1,51−2,・
・・,51−mを介してテストヘッド10から出力さ
れ、テストボード20を介してプローブカード30に電
気的に接続される。そして更にプローブカード30から
被試験IC40へは、プローブ針32を介して独立に、
被試験IC40のm個の電源端子43−1〜43−mと
電気的に接続される。ここでは、被試験IC40の各電
源端子43−1〜43−mにテストヘッド10内の電源
端子13を接続するために設けられたm個のプローブ針
(第2接続手段)32を、特に電源端子用プローブ針6
1−1,61−2,・・・,61−mと呼ぶ。
線パターン等によりm分岐され、それぞれ独立して、リ
レー回路(第3スイッチ手段)51−1,51−2,・
・・,51−mを介してテストヘッド10から出力さ
れ、テストボード20を介してプローブカード30に電
気的に接続される。そして更にプローブカード30から
被試験IC40へは、プローブ針32を介して独立に、
被試験IC40のm個の電源端子43−1〜43−mと
電気的に接続される。ここでは、被試験IC40の各電
源端子43−1〜43−mにテストヘッド10内の電源
端子13を接続するために設けられたm個のプローブ針
(第2接続手段)32を、特に電源端子用プローブ針6
1−1,61−2,・・・,61−mと呼ぶ。
【0027】接地ピン14は、テストヘッド10内の配
線パターン等によりn分岐され、それぞれ独立して、リ
レー回路(第1スイッチ手段)52−1,52−2,・
・・,51−nを介してテストヘッド10から出力さ
れ、テストボード20を介してプローブカード30に電
気的に接続される。そして更にプローブカード30から
被試験IC40へは、プローブ針32を介して独立に、
被試験IC40のn個の接地端子44−1〜44−nと
電気的に接続される。ここでは、被試験IC40の各接
地端子44−1〜44−nにテストヘッド10内の接地
端子14を接続するために設けられたn個のプローブ針
(第1接続手段)32を、特に接地端子用プローブ針6
2−1,62−2,・・・,62−nと呼ぶ。また、接
地ピン14と前記分岐との間には、接地ピン14に流入
する電流を検出するための電流計15が挿入されてい
る。
線パターン等によりn分岐され、それぞれ独立して、リ
レー回路(第1スイッチ手段)52−1,52−2,・
・・,51−nを介してテストヘッド10から出力さ
れ、テストボード20を介してプローブカード30に電
気的に接続される。そして更にプローブカード30から
被試験IC40へは、プローブ針32を介して独立に、
被試験IC40のn個の接地端子44−1〜44−nと
電気的に接続される。ここでは、被試験IC40の各接
地端子44−1〜44−nにテストヘッド10内の接地
端子14を接続するために設けられたn個のプローブ針
(第1接続手段)32を、特に接地端子用プローブ針6
2−1,62−2,・・・,62−nと呼ぶ。また、接
地ピン14と前記分岐との間には、接地ピン14に流入
する電流を検出するための電流計15が挿入されてい
る。
【0028】テストヘッド10には更に、一端が電源ピ
ン13に接続されるとともに他端が接地端子用プローブ
針62−1〜62−nにそれぞれ接続されたn個のリレ
ー回路(第2スイッチ手段)53−1,53−2,・・
・,53−nが設けられている。リレー回路51−1〜
51−m,52−1〜52−n,53−1〜53−n
は、やはりテストヘッド10に設けられたリレー制御回
路(制御手段)16aにより、独立してON/OFFの
制御が行われる。
ン13に接続されるとともに他端が接地端子用プローブ
針62−1〜62−nにそれぞれ接続されたn個のリレ
ー回路(第2スイッチ手段)53−1,53−2,・・
・,53−nが設けられている。リレー回路51−1〜
51−m,52−1〜52−n,53−1〜53−n
は、やはりテストヘッド10に設けられたリレー制御回
路(制御手段)16aにより、独立してON/OFFの
制御が行われる。
【0029】なお、信号出力ピン11−1〜11−i、
データ比較ピン12−1〜12−j、電源ピン13、接
地ピン14の各ピン、およびリレー回路51−1〜51
−m,52−1〜52−n,53−1〜53−nは、テ
ストヘッド10に実装されるピンエレクトロニクス基板
(図示せず)上に形成される。
データ比較ピン12−1〜12−j、電源ピン13、接
地ピン14の各ピン、およびリレー回路51−1〜51
−m,52−1〜52−n,53−1〜53−nは、テ
ストヘッド10に実装されるピンエレクトロニクス基板
(図示せず)上に形成される。
【0030】次に、図2に示した半導体試験装置の動作
を説明する。まず、電源端子用プローブ針61−1〜6
1−mの接続不良の試験方法を説明する。最初に、すべ
てのリレー回路51−1〜51−m,52−1〜52−
n,53−1〜53−nがOFF(開放状態)である状
態で、リレー制御回路16aにより、リレー回路52−
1〜52−nのすべてとリレー回路51−1をON(閉
成状態)に切り替えて電源を印加する。
を説明する。まず、電源端子用プローブ針61−1〜6
1−mの接続不良の試験方法を説明する。最初に、すべ
てのリレー回路51−1〜51−m,52−1〜52−
n,53−1〜53−nがOFF(開放状態)である状
態で、リレー制御回路16aにより、リレー回路52−
1〜52−nのすべてとリレー回路51−1をON(閉
成状態)に切り替えて電源を印加する。
【0031】このとき、リレー回路51−1に接続され
た電源端子用プローブ針61−1が被試験IC40の電
源端子43−1に正常に接続されていれば、電源ピン1
3からの電流はリレー回路51−1およびプローブ針6
1−1を介して電源端子43−1に入力される。電源端
子43−1から入力された電流は、被試験IC40の接
地端子44−1〜44−nから出力される。そして、接
地端子44−1〜44−nに正常に接続されている接地
端子用プローブ針62−1〜62−nおよびON状態の
リレー回路52−1〜52−n、更に電流計15を介し
て、テストヘッド10内の接地ピンに至る。
た電源端子用プローブ針61−1が被試験IC40の電
源端子43−1に正常に接続されていれば、電源ピン1
3からの電流はリレー回路51−1およびプローブ針6
1−1を介して電源端子43−1に入力される。電源端
子43−1から入力された電流は、被試験IC40の接
地端子44−1〜44−nから出力される。そして、接
地端子44−1〜44−nに正常に接続されている接地
端子用プローブ針62−1〜62−nおよびON状態の
リレー回路52−1〜52−n、更に電流計15を介し
て、テストヘッド10内の接地ピンに至る。
【0032】一方、リレー回路51−1に接続された電
源端子用プローブ針61−1が被試験IC40の電源端
子43−1に正常に接続されていなければ、電源ピン1
3からの電流は被試験IC40の接地端子43−1に入
力されない。このため、電源ピン13からの電流が、テ
ストヘッド10内の接地ピン14に流入することはな
い。したがって、接地ピン14に流入する電流を電流計
15で測定することによって、電源端子用プローブ針6
1−1の接続不良を検出できる。
源端子用プローブ針61−1が被試験IC40の電源端
子43−1に正常に接続されていなければ、電源ピン1
3からの電流は被試験IC40の接地端子43−1に入
力されない。このため、電源ピン13からの電流が、テ
ストヘッド10内の接地ピン14に流入することはな
い。したがって、接地ピン14に流入する電流を電流計
15で測定することによって、電源端子用プローブ針6
1−1の接続不良を検出できる。
【0033】続いて、リレー制御回路16aによりリレ
ー回路51−1をOFFにして、リレー回路51−2を
ONにした状態で再度電源を印加し、接地ピン14に流
入する電流を電流計15で測定する。同様に、ONにす
るリレー回路51−3〜51−mを順次切り替えて、接
地ピン14に流入する電流を繰り返し測定する。このよ
うに、電源端子用プローブ針61−1〜61−mのすべ
てに対して試験を行うことによって、電源端子用プロー
ブ針61−1〜61−mの中に接続不良があれば、それ
を検出できる。
ー回路51−1をOFFにして、リレー回路51−2を
ONにした状態で再度電源を印加し、接地ピン14に流
入する電流を電流計15で測定する。同様に、ONにす
るリレー回路51−3〜51−mを順次切り替えて、接
地ピン14に流入する電流を繰り返し測定する。このよ
うに、電源端子用プローブ針61−1〜61−mのすべ
てに対して試験を行うことによって、電源端子用プロー
ブ針61−1〜61−mの中に接続不良があれば、それ
を検出できる。
【0034】次に、接地端子用プローブ針62−1〜6
2−nの接続不良の試験方法を説明する。最初に、すべ
てのリレー回路51−1〜51−m,52−1〜52−
n,53−1〜53−nがOFFである状態で、リレー
制御回路16aにより、リレー回路52−1〜52−n
のすべてをONにした後、リレー回路53−1をONに
し、リレー回路52−1をOFFにして電源を印加す
る。
2−nの接続不良の試験方法を説明する。最初に、すべ
てのリレー回路51−1〜51−m,52−1〜52−
n,53−1〜53−nがOFFである状態で、リレー
制御回路16aにより、リレー回路52−1〜52−n
のすべてをONにした後、リレー回路53−1をONに
し、リレー回路52−1をOFFにして電源を印加す
る。
【0035】このとき、リレー回路53−1に接続され
た接地端子用プローブ針62−1が被試験IC40の接
地端子44−1に正常に接続されていれば、電源ピン1
3からの電流はリレー回路53−1およびプローブ針6
2−1を介して、被試験IC40の接地端子44−1に
入力される。被試験IC40のn個の接地端子44−1
〜44−nは、通常、内部で共通に接続されている。こ
のため、接地端子44−1から入力された電流は他の接
地端子44−2〜44−nから出力される。そして、他
の接地端子用プローブ針62−2〜62−nのうち接地
端子44−2〜44−nに正常に接続されたものから、
ON状態のリレー回路52−2〜52−nおよび電流計
15を介して、テストヘッド10内の接地ピン14に至
る。
た接地端子用プローブ針62−1が被試験IC40の接
地端子44−1に正常に接続されていれば、電源ピン1
3からの電流はリレー回路53−1およびプローブ針6
2−1を介して、被試験IC40の接地端子44−1に
入力される。被試験IC40のn個の接地端子44−1
〜44−nは、通常、内部で共通に接続されている。こ
のため、接地端子44−1から入力された電流は他の接
地端子44−2〜44−nから出力される。そして、他
の接地端子用プローブ針62−2〜62−nのうち接地
端子44−2〜44−nに正常に接続されたものから、
ON状態のリレー回路52−2〜52−nおよび電流計
15を介して、テストヘッド10内の接地ピン14に至
る。
【0036】一方、リレー回路53−1に接続された接
地端子用プローブ針62−1が被試験IC40の接地端
子44−1に正常に接続されていないければ、電源ピン
13からの電流は被試験IC40の接地端子44−1に
入力されない。このため、電源ピン13からの電流が、
テストヘッド10内の接地ピン14に流入することはな
い。したがって、接地ピン14に流入する電流を電流計
15で測定することによって、接地端子用プローブ針6
2−1の接続不良を検出できる。
地端子用プローブ針62−1が被試験IC40の接地端
子44−1に正常に接続されていないければ、電源ピン
13からの電流は被試験IC40の接地端子44−1に
入力されない。このため、電源ピン13からの電流が、
テストヘッド10内の接地ピン14に流入することはな
い。したがって、接地ピン14に流入する電流を電流計
15で測定することによって、接地端子用プローブ針6
2−1の接続不良を検出できる。
【0037】続いて、リレー制御回路16aによりリレ
ー回路52−1,53−2をONにして、リレー回路5
2−2,53−1をOFFにした状態で再度電源を印加
し、接地ピン14に流入する電流を電流計15で測定す
る。同様に、ONにするリレー回路53−3〜53−n
およびOFFにするリレー回路52−3〜52−nを順
次切り替えて、接地ピン14に流入する電流を繰り返し
測定する。このように、接地端子用プローブ針62−1
〜62−nのすべてに対して試験を行うことによって、
接地端子用プローブ針62−1〜62−nの中に接続不
良があれば、それを検出できる。
ー回路52−1,53−2をONにして、リレー回路5
2−2,53−1をOFFにした状態で再度電源を印加
し、接地ピン14に流入する電流を電流計15で測定す
る。同様に、ONにするリレー回路53−3〜53−n
およびOFFにするリレー回路52−3〜52−nを順
次切り替えて、接地ピン14に流入する電流を繰り返し
測定する。このように、接地端子用プローブ針62−1
〜62−nのすべてに対して試験を行うことによって、
接地端子用プローブ針62−1〜62−nの中に接続不
良があれば、それを検出できる。
【0038】以上説明した方法で電源端子用プローブ針
61−1〜61−mおよび接地端子用プローブ針62−
1〜62−nのすべてが正しく接続されていることを確
認した後で、リレー回路51−1〜51−m,52−1
〜52−nのみをリレー制御回路16aでONにして、
被試験IC40の機能試験等を行なう。これによって正
しい試験結果が得られるので、ウエハ試験の信頼性を向
上できる。
61−1〜61−mおよび接地端子用プローブ針62−
1〜62−nのすべてが正しく接続されていることを確
認した後で、リレー回路51−1〜51−m,52−1
〜52−nのみをリレー制御回路16aでONにして、
被試験IC40の機能試験等を行なう。これによって正
しい試験結果が得られるので、ウエハ試験の信頼性を向
上できる。
【0039】なお、図2に示した半導体試験装置では、
リレー回路51−1〜51−m,52−1〜52−n,
53−1〜53−nはテストヘッド10に実装されてい
るが、これらはテストボード20内に設けられていても
よい。また、図2には1個のIC40を試験するための
回路しか示されていないが、この回路を複数個設けるこ
とによって、複数個のIC40を同時に試験できる。
リレー回路51−1〜51−m,52−1〜52−n,
53−1〜53−nはテストヘッド10に実装されてい
るが、これらはテストボード20内に設けられていても
よい。また、図2には1個のIC40を試験するための
回路しか示されていないが、この回路を複数個設けるこ
とによって、複数個のIC40を同時に試験できる。
【0040】(第2の実施の形態)図3は、本発明によ
る半導体試験装置の第2の実施の形態の回路図であり、
テストヘッド10から被試験IC40までの電気的な接
続を示している。この図において、図1および図2と同
一部分については同一符号をもって示し、適宜その説明
を省略する。
る半導体試験装置の第2の実施の形態の回路図であり、
テストヘッド10から被試験IC40までの電気的な接
続を示している。この図において、図1および図2と同
一部分については同一符号をもって示し、適宜その説明
を省略する。
【0041】図3に示した半導体試験装置は、図2に示
した半導体試験装置のテストヘッド10内に更にリレー
回路(第4スイッチ手段)54を設け、リレー制御回路
16aに代えてリレー制御回路(制御手段)16bを使
用するものである。リレー回路54は、一端が電源端子
用プローブ針61−1〜61−mのすべてに共通に接続
されるとともに、他端が電流計15の入力側に接続され
ている。
した半導体試験装置のテストヘッド10内に更にリレー
回路(第4スイッチ手段)54を設け、リレー制御回路
16aに代えてリレー制御回路(制御手段)16bを使
用するものである。リレー回路54は、一端が電源端子
用プローブ針61−1〜61−mのすべてに共通に接続
されるとともに、他端が電流計15の入力側に接続され
ている。
【0042】図2に示した半導体試験装置では、リレー
制御回路16aの制御に基づいてリレー回路51−1〜
51−m,52−1〜52−n,53−1〜53−nが
正しく動作しない場合、電源端子用プローブ針61−1
〜61−mおよび接地端子用プローブ針62−1〜62
−nが正常に接続されていないと誤って判断されてしま
う虞がある。これに対して、図3に示した半導体試験装
置ではリレー回路51−1〜51−m,52−1〜52
−n,53−1〜53−nの誤動作を容易に検出できる
ので、上述した誤判断を防止できる。
制御回路16aの制御に基づいてリレー回路51−1〜
51−m,52−1〜52−n,53−1〜53−nが
正しく動作しない場合、電源端子用プローブ針61−1
〜61−mおよび接地端子用プローブ針62−1〜62
−nが正常に接続されていないと誤って判断されてしま
う虞がある。これに対して、図3に示した半導体試験装
置ではリレー回路51−1〜51−m,52−1〜52
−n,53−1〜53−nの誤動作を容易に検出できる
ので、上述した誤判断を防止できる。
【0043】まず、リレー回路51−1〜51−mの誤
動作の試験方法を説明する。この試験は、プローブ針3
2が被試験IC40から取り外され、すべての電源端子
用プローブ針61−1〜61−mおよび接地端子用プロ
ーブ針62−1〜62−nと、被試験IC40の電源端
子43−1〜43−mおよび接地端子44−1〜44−
nとを非接続状態にして行われる。後述するリレー回路
52−1〜52−mの試験の際も同様である。
動作の試験方法を説明する。この試験は、プローブ針3
2が被試験IC40から取り外され、すべての電源端子
用プローブ針61−1〜61−mおよび接地端子用プロ
ーブ針62−1〜62−nと、被試験IC40の電源端
子43−1〜43−mおよび接地端子44−1〜44−
nとを非接続状態にして行われる。後述するリレー回路
52−1〜52−mの試験の際も同様である。
【0044】最初に、すべてのリレー回路51−1〜5
1−m,52−1〜52−n,53−1〜53−n,5
4がOFFである状態で、リレー制御回路16bによっ
てリレー回路51−1およびリレー回路54のみをON
とし、電源を印加する。このとき、リレー制御回路16
bの制御に基づいてリレー回路51−1が正常に動作す
れば、リレー回路51−1がONとなるので、電源ピン
13からの電流はリレー回路51−1,54、更に電流
計15を介して接地ピン14に流入する。一方、リレー
回路51−1が正常に動作しなければ、電源ピン13か
らの電流は接地ピン14まで至らない。したがって、接
地ピン14に流入する電流を電流計15で測定すること
によって、リレー回路51−1の誤動作を検出できる。
1−m,52−1〜52−n,53−1〜53−n,5
4がOFFである状態で、リレー制御回路16bによっ
てリレー回路51−1およびリレー回路54のみをON
とし、電源を印加する。このとき、リレー制御回路16
bの制御に基づいてリレー回路51−1が正常に動作す
れば、リレー回路51−1がONとなるので、電源ピン
13からの電流はリレー回路51−1,54、更に電流
計15を介して接地ピン14に流入する。一方、リレー
回路51−1が正常に動作しなければ、電源ピン13か
らの電流は接地ピン14まで至らない。したがって、接
地ピン14に流入する電流を電流計15で測定すること
によって、リレー回路51−1の誤動作を検出できる。
【0045】続いて、リレー制御回路16bによりリレ
ー回路51−1をOFF、リレー回路51−2をONに
して再度電源を印加し、接地ピン14に流入する電流を
電流計15で測定する。同様に、ONにするリレー回路
51−3〜51−mを順次切り替えて、接地ピン14に
流入する電流を繰り返し測定する。このように、リレー
回路51−1〜51−mのすべてに対して試験を行うこ
とによって、リレー回路51−1〜51−mの中に誤動
作するものあれば、それを検出できる。
ー回路51−1をOFF、リレー回路51−2をONに
して再度電源を印加し、接地ピン14に流入する電流を
電流計15で測定する。同様に、ONにするリレー回路
51−3〜51−mを順次切り替えて、接地ピン14に
流入する電流を繰り返し測定する。このように、リレー
回路51−1〜51−mのすべてに対して試験を行うこ
とによって、リレー回路51−1〜51−mの中に誤動
作するものあれば、それを検出できる。
【0046】次に、リレー回路52−1〜52−n,5
3−1〜53−nの誤動作の試験方法を説明する。最初
に、すべてのリレー回路51−1〜51−m,52−1
〜52−n,53−1〜53−n,54がOFFである
状態で、リレー制御回路16bによってリレー回路52
−1およびリレー回路53−1のみをONとし、電源を
印加する。このとき、リレー制御回路16bの制御に基
づいてリレー回路52−1,53−1が正常に動作すれ
ば、リレー回路52−1,53−1がONとなるので、
電源ピン13からの電流はリレー回路52−1,53−
1、更に電流計15を介して接地ピン14に流入する。
一方、リレー回路52−1,53−1が正常に動作しな
ければ、電源ピン13からの電流は接地ピン14まで至
らない。したがって、接地ピン14に流入する電流を電
流計15で測定することによって、リレー回路52−
1,53−1の誤動作を検出できる。
3−1〜53−nの誤動作の試験方法を説明する。最初
に、すべてのリレー回路51−1〜51−m,52−1
〜52−n,53−1〜53−n,54がOFFである
状態で、リレー制御回路16bによってリレー回路52
−1およびリレー回路53−1のみをONとし、電源を
印加する。このとき、リレー制御回路16bの制御に基
づいてリレー回路52−1,53−1が正常に動作すれ
ば、リレー回路52−1,53−1がONとなるので、
電源ピン13からの電流はリレー回路52−1,53−
1、更に電流計15を介して接地ピン14に流入する。
一方、リレー回路52−1,53−1が正常に動作しな
ければ、電源ピン13からの電流は接地ピン14まで至
らない。したがって、接地ピン14に流入する電流を電
流計15で測定することによって、リレー回路52−
1,53−1の誤動作を検出できる。
【0047】続いて、リレー制御回路16bによりリレ
ー回路52−1,53−1をOFF、リレー回路52−
2,53−2をONにして再度電源を印加し、接地ピン
14に流入する電流を電流計15で測定する。同様に、
ONにするリレー回路52−3〜52−n,53−3〜
53−nを順次切り替えて、接地ピン14に流入する電
流を繰り返し測定する。このように、リレー回路52−
1〜52−n,53−1〜53−nのすべてに対して試
験を行うことによって、リレー回路52−1〜52−
n,53−1〜53−nの中に誤動作するものあれば、
それを検出できる。
ー回路52−1,53−1をOFF、リレー回路52−
2,53−2をONにして再度電源を印加し、接地ピン
14に流入する電流を電流計15で測定する。同様に、
ONにするリレー回路52−3〜52−n,53−3〜
53−nを順次切り替えて、接地ピン14に流入する電
流を繰り返し測定する。このように、リレー回路52−
1〜52−n,53−1〜53−nのすべてに対して試
験を行うことによって、リレー回路52−1〜52−
n,53−1〜53−nの中に誤動作するものあれば、
それを検出できる。
【0048】以上説明した方法でリレー回路51−1〜
51−m,52−1〜52−n,53−1〜53−nの
すべてが正常に動作していることを確認した後で、第1
の実施の形態で説明したプローブ針61−1〜61−
m,62−1〜62−nの接続試験を行うことによっ
て、この接続試験の信頼性を向上できる。これはウエハ
試験の信頼性向上につながる。
51−m,52−1〜52−n,53−1〜53−nの
すべてが正常に動作していることを確認した後で、第1
の実施の形態で説明したプローブ針61−1〜61−
m,62−1〜62−nの接続試験を行うことによっ
て、この接続試験の信頼性を向上できる。これはウエハ
試験の信頼性向上につながる。
【0049】なお、図3に示した半導体試験装置では、
リレー回路51−1〜51−m,52−1〜52−n,
53−1〜53−n,54はテストヘッド10に実装さ
れているが、これらはテストボード20内に設けられて
いてもよい。この場合でもリレー制御回路16bはテス
トヘッド10に実装される。したがって、上述したリレ
ー回路51−1〜51−m,52−1〜52−n,53
−1〜53−nの誤動作検出のほかに、リレー制御回路
16bから出力される制御信号がテストボード20内の
リレー回路51−1〜51−m,52−1〜52−n,
53−1〜53−nに正しく接続されるか否かを検出す
る必要が生じる。このため、リレー回路51−1〜51
−m,52−1〜52−n,53−1〜53−n,54
がテストヘッド20内に設けられることによって、本実
施の形態の有用性が高まると言える。
リレー回路51−1〜51−m,52−1〜52−n,
53−1〜53−n,54はテストヘッド10に実装さ
れているが、これらはテストボード20内に設けられて
いてもよい。この場合でもリレー制御回路16bはテス
トヘッド10に実装される。したがって、上述したリレ
ー回路51−1〜51−m,52−1〜52−n,53
−1〜53−nの誤動作検出のほかに、リレー制御回路
16bから出力される制御信号がテストボード20内の
リレー回路51−1〜51−m,52−1〜52−n,
53−1〜53−nに正しく接続されるか否かを検出す
る必要が生じる。このため、リレー回路51−1〜51
−m,52−1〜52−n,53−1〜53−n,54
がテストヘッド20内に設けられることによって、本実
施の形態の有用性が高まると言える。
【0050】以上、本発明がウエハ状態のICを試験す
るための半導体試験装置に適用された形態を説明した
が、本発明はウエハをチップに分離分割してパッケージ
ングしたICの試験を行う半導体試験装置にも適用でき
る。
るための半導体試験装置に適用された形態を説明した
が、本発明はウエハをチップに分離分割してパッケージ
ングしたICの試験を行う半導体試験装置にも適用でき
る。
【0051】
【発明の効果】以上説明したように、本発明では、接地
手段から各第1接続手段に連なるそれぞれの経路に第1
スイッチ手段を設け、電源手段と各第1接続手段との間
にそれぞれ第2スイッチ手段を設け、第1,第2のスイ
ッチ手段を個別に制御することによって、被試験半導体
装置の接地端子に接続されるべき第1接続手段の接続不
良を検出できる。これにより、半導体装置の試験の信頼
性を向上できる。
手段から各第1接続手段に連なるそれぞれの経路に第1
スイッチ手段を設け、電源手段と各第1接続手段との間
にそれぞれ第2スイッチ手段を設け、第1,第2のスイ
ッチ手段を個別に制御することによって、被試験半導体
装置の接地端子に接続されるべき第1接続手段の接続不
良を検出できる。これにより、半導体装置の試験の信頼
性を向上できる。
【0052】また、すべての第1接続手段を被試験半導
体装置の各接地端子から取り外した状態で、第1,第2
のスイッチ手段を個別に制御することによって、第1,
第2スイッチ手段の誤動作を検出できる。これにより、
上述した第1接続手段の接続試験を正確に行えるので、
半導体装置の試験の信頼性を更に向上できる。
体装置の各接地端子から取り外した状態で、第1,第2
のスイッチ手段を個別に制御することによって、第1,
第2スイッチ手段の誤動作を検出できる。これにより、
上述した第1接続手段の接続試験を正確に行えるので、
半導体装置の試験の信頼性を更に向上できる。
【0053】また、電源手段から各第2接続手段に連な
るそれぞれの経路に第3スイッチ手段を設け、第3のス
イッチ手段を個別に制御することによって、被試験半導
体装置の電源端子に接続されるべき第2接続手段の接続
不良を検出できる。これにより、半導体装置の試験の信
頼性を向上できる。
るそれぞれの経路に第3スイッチ手段を設け、第3のス
イッチ手段を個別に制御することによって、被試験半導
体装置の電源端子に接続されるべき第2接続手段の接続
不良を検出できる。これにより、半導体装置の試験の信
頼性を向上できる。
【0054】また、一端がすべての第2接続手段に共通
接続され他端が接地手段に接続された第4スイッチ手段
を設け、すべての第1,第2スイッチ手段を開放状態と
するとともに第4スイッチ手段を閉成状態とした状態
で、第3スイッチ手段を個別に制御することによって、
第3スイッチ手段の誤動作を検出できる。これにより、
上述した第2接続手段の接続試験を正確に行えるので、
半導体装置の試験の信頼性を更に向上できる。
接続され他端が接地手段に接続された第4スイッチ手段
を設け、すべての第1,第2スイッチ手段を開放状態と
するとともに第4スイッチ手段を閉成状態とした状態
で、第3スイッチ手段を個別に制御することによって、
第3スイッチ手段の誤動作を検出できる。これにより、
上述した第2接続手段の接続試験を正確に行えるので、
半導体装置の試験の信頼性を更に向上できる。
【図1】 ウエハ試験に使用される半導体試験装置に本
発明が適用された場合の第1の実施の形態を模式的に示
す構成図である。
発明が適用された場合の第1の実施の形態を模式的に示
す構成図である。
【図2】 テストヘッドから被試験ICまでの電気的な
接続を示す回路図である。
接続を示す回路図である。
【図3】 本発明による半導体試験装置の第2の実施の
形態の回路図である。
形態の回路図である。
【図4】 ウエハ試験に使用される従来の半導体試験装
置を模式的に示す構成図である。
置を模式的に示す構成図である。
【図5】 テストヘッドから被試験ICまでの電気的な
接続を示す回路図である。
接続を示す回路図である。
10…テストヘッド、10A,21,22,31…コネ
クタ、11−1〜11−i…信号出力ピン、12−1〜
12−j…データ比較ピン、13…電源ピン、14…接
地ピン、15…電流計、16a,16b…リレー制御回
路、20…テストボード、30…プローブカード、3
2,61−1〜61−m,62−1〜62−n…プロー
ブ針、40…IC、40A…ウエハ、41−1〜41−
i…信号入力端子、42−1〜42−j…データ出力端
子、43−1〜43−m…電源端子、44−1〜44−
n…接地端子、51−1〜51−m,52−1〜52−
n,53−1〜53−n,54…リレー回路。
クタ、11−1〜11−i…信号出力ピン、12−1〜
12−j…データ比較ピン、13…電源ピン、14…接
地ピン、15…電流計、16a,16b…リレー制御回
路、20…テストボード、30…プローブカード、3
2,61−1〜61−m,62−1〜62−n…プロー
ブ針、40…IC、40A…ウエハ、41−1〜41−
i…信号入力端子、42−1〜42−j…データ出力端
子、43−1〜43−m…電源端子、44−1〜44−
n…接地端子、51−1〜51−m,52−1〜52−
n,53−1〜53−n,54…リレー回路。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 2G003 AA10 AE01 AF01 AG04 AG13 AG17 2G014 AA01 AB51 AB60 2G032 AA00 AB02 AD01 AD08 AE07 AE11 AE14 AF02 AJ03 AL04 4M106 AA02 BA01 BA14 CA04 CA15 DD01 DD23
Claims (7)
- 【請求項1】 n個(nは2以上の整数)の接地端子を
有する被試験半導体装置の試験を行う半導体試験装置に
おいて、 接地電位を発生する接地手段と、 前記被試験半導体装置の各接地端子に前記接地手段を接
続するために設けられたn個の第1接続手段と、 前記接地手段から前記各第1接続手段に連なるそれぞれ
の経路に設けられたn個の第1スイッチ手段と、 前記接地電位と異なる電位を発生する電源手段と、 一端がこの電源手段に接続されるとともに他端が前記各
第1接続手段にそれぞれ接続されたn個の第2スイッチ
手段と、 前記各第1スイッチ手段および前記各第2スイッチ手段
の動作を制御する制御手段とを備えることを特徴とする
半導体試験装置。 - 【請求項2】 請求項1記載の半導体試験装置におい
て、 前記制御手段は、 n個の前記第2スイッチ手段のうちの1個を閉成状態と
し他の前記第2スイッチ手段を開放状態とするととも
に、閉成状態とした前記第2スイッチ手段に接続された
前記第1スイッチ手段を開放状態とし他の前記第1スイ
ッチ手段を閉成状態とする手段と、 閉成状態とする前記第2スイッチ手段および開放状態と
する前記第1スイッチ手段を順次切り替える手段とを備
えることを特徴とする半導体試験装置。 - 【請求項3】 請求項2記載の半導体試験装置におい
て、 前記制御手段は、 すべての前記第1接続手段が前記被試験半導体装置の各
接地端子から取り外された状態で、n個の前記第2スイ
ッチ手段のうちの1個を閉成状態とし他の前記第2スイ
ッチ手段を開放状態とするとともに、閉成状態とした前
記第2スイッチ手段に接続された前記第1スイッチ手段
を閉成状態とする手段と、 閉成状態とする前記第2スイッチ手段および閉成状態と
する前記第1スイッチ手段を順次切り替える手段とを更
に備えることを特徴とする半導体試験装置。 - 【請求項4】 請求項1〜3いずれか1項記載の半導体
試験装置において、 前記被試験半導体装置は、m個(mは2以上の整数)の
電源端子を更に有し、 更に、 前記被試験半導体装置の各電源端子に前記電源手段を接
続するために設けられたm個の第2接続手段と、 前記電源手段から前記各第2接続手段に連なるそれぞれ
の経路に設けられたm個の第3スイッチ手段とを備える
ことを特徴とする半導体試験装置。 - 【請求項5】 請求項4記載の半導体試験装置におい
て、 前記制御手段は、 すべての前記第1スイッチ手段を閉成状態とするととも
にすべての前記第2スイッチ手段を開放状態とした状態
で、m個の前記第3スイッチ手段のうちの1個を閉成状
態とし他の前記第3スイッチ手段を開放状態とする手段
と、 閉成状態とする前記第3スイッチ手段を順次切り替える
手段とを備えることを特徴とする半導体試験装置。 - 【請求項6】 請求項4または5記載の半導体試験装置
において、 一端がm個の前記第2接続手段に共通に接続されるとと
もに他端が前記接地手段に接続された第4スイッチ手段
を備えることを特徴とする半導体試験装置。 - 【請求項7】 請求項6記載の半導体試験装置におい
て、 前記制御手段は、 すべての前記第1および第2スイッチ手段を開放状態と
するとともに前記第4スイッチ手段を閉成状態とした状
態で、m個の前記第3スイッチ手段のうちの1個を閉成
状態とし他の前記第3スイッチ手段を開放状態とする手
段と、 閉成状態とする前記第3スイッチ手段を順次切り替える
手段とを備えることを特徴とする半導体試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19714899A JP3391302B2 (ja) | 1999-07-12 | 1999-07-12 | 半導体試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19714899A JP3391302B2 (ja) | 1999-07-12 | 1999-07-12 | 半導体試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001021621A true JP2001021621A (ja) | 2001-01-26 |
JP3391302B2 JP3391302B2 (ja) | 2003-03-31 |
Family
ID=16369570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19714899A Expired - Fee Related JP3391302B2 (ja) | 1999-07-12 | 1999-07-12 | 半導体試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3391302B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008051581A (ja) * | 2006-08-23 | 2008-03-06 | Yokogawa Electric Corp | デバイス試験装置およびデバイス試験方法 |
JP2009264817A (ja) * | 2008-04-23 | 2009-11-12 | Yokogawa Electric Corp | 半導体試験装置の診断ボード |
CN114424274A (zh) * | 2019-07-01 | 2022-04-29 | 迈格森株式会社 | 用于检查显示面板的探针块组件、其控制方法及显示面板检查设备 |
-
1999
- 1999-07-12 JP JP19714899A patent/JP3391302B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008051581A (ja) * | 2006-08-23 | 2008-03-06 | Yokogawa Electric Corp | デバイス試験装置およびデバイス試験方法 |
JP2009264817A (ja) * | 2008-04-23 | 2009-11-12 | Yokogawa Electric Corp | 半導体試験装置の診断ボード |
CN114424274A (zh) * | 2019-07-01 | 2022-04-29 | 迈格森株式会社 | 用于检查显示面板的探针块组件、其控制方法及显示面板检查设备 |
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---|---|
JP3391302B2 (ja) | 2003-03-31 |
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