JP2008048461A

JP2008048461A - 差動増幅回路

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Publication number: JP2008048461A
Application number: JP2007280586A
Authority: JP
Inventors: Hisao Suzuki; 久雄鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-10-29
Filing date: 2007-10-29
Publication date: 2008-02-28
Anticipated expiration: 2017-11-26
Also published as: JP4713560B2

Abstract

【課題】出力素子の能力を最大限に発揮させて負荷駆動能力を十分に確保しながら、消費電力の低減を図り得る差動増幅回路を提供すること。
【解決手段】差動入力回路１１の出力信号に基づいて、第一の出力トランジスタＴr29を動作させて出力端子Ｔoからソース電流を吐出するプルアップ動作と、第二の出力トランジスタＴr30を動作させて出力端子Ｔoからシンク電流を吸入するプルダウン動作とが行われる。ゲート電位制御回路１２は、差動入力回路１１の出力信号に基づいてプルアップ動作を行うとき、第一の出力トランジスタＴr29をオンさせるゲート電位を低電位側電源レベルとし、プルダウン動作を行うとき、第二の出力トランジスタＴr30をオンさせるゲート電位を高電位側電源レベルとする。
【選択図】図１

Description

この発明は、差動増幅回路に関するものである。
半導体集積回路装置には、基本動作回路としてコンパレータ回路及びオペアンプ回路が広く使用されている。半導体集積回路装置の高集積化及び低消費電力化にともない、これらの基本動作回路の諸特性の向上が益々必要となっている。

ＭＯＳトランジスタで構成されるコンパレータ回路の第一の従来例を図７に示す。ＰチャネルＭＯＳトランジスタＴr1，Ｔr2のソースは電源Ｖcc（高電位側電源）に接続され、ゲートは互いに接続されるとともに、前記トランジスタＴr1のドレインに接続される。

前記トランジスタＴr1のドレインは、電流源１に接続される。従って、前記トランジスタＴr1，Ｔr2によりカレントミラー回路が構成され、同トランジスタＴr2は定電流源として動作して、電流源１に流れる電流と等しいドレイン電流が流れる。

前記トランジスタＴr2のドレインは、ＰチャネルＭＯＳトランジスタＴr3，Ｔr4のソースに接続される。前記トランジスタＴr3のドレインであるノードＮ１は、ＮチャネルＭＯＳトランジスタＴr5のドレインに接続され、同トランジスタＴr5のソースはグランドＧＮＤ（低電位側電源）に接続される。

前記トランジスタＴr4のドレインは、ＮチャネルＭＯＳトランジスタＴr6のドレイン及びトランジスタＴr5，Ｔr6のゲートに接続され、同トランジスタＴr6のソースはグランドＧＮＤに接続される。

前記トランジスタＴr3，Ｔr4のゲートには入力信号Ｖin1 ，Ｖin2 が入力される。従って、トランジスタＴr3〜Ｔr6はトランジスタＴr2から供給される定電流に基づいて活性化する差動入力回路を構成する。

前記ノードＮ１は、ＮチャネルＭＯＳトランジスタＴr7のゲートに入力され、同トランジスタＴr7のドレインは抵抗Ｒを介して電源Ｖccに接続され、ソースはグランドＧＮＤに接続される。そして、トランジスタＴr7のドレインが出力端子Ｔｏに接続され、その出力端子Ｔｏから出力信号Ｖout が出力される。

このように構成されたコンパレータ回路では、入力信号Ｖin1 が入力信号Ｖin2 より高レベルとなると、ノードＮ１がグランドＧＮＤレベル近傍まで低下して、トランジスタＴr7がオフされる。すると、出力端子ＴｏからＨレベルの出力信号Ｖout が出力される。

また、入力信号Ｖin1 が入力信号Ｖin2 より低レベルとなると、ノードＮ１の電位が上昇して、トランジスタＴr7がオンされる。すると、抵抗ＲにはトランジスタＴr7のドレイン電流が流れ、出力端子ＴｏからＬレベルすなわちほぼグランドＧＮＤレベルの出力信号Ｖout が出力される。

このコンパレータ回路は、出力信号Ｖout を入力信号Ｖin2 として入力することにより、オペアンプ回路として使用することもできる。このとき、トランジスタＴr7には出力信号Ｖout を入力信号Ｖin1 に一致させるようなドレイン電流が流れる。

図８は、コンパレータ回路の第二の従来例を示す。このコンパレータ回路は、前記第一の従来例の抵抗ＲをＰチャネルＭＯＳトランジスタＴr8に置換したものであり、そのトランジスタＴr8のゲートは前記トランジスタＴr1，Ｔr2のゲートに接続される。

従って、前記トランジスタＴr8は定電流源として動作し、出力端子Ｔｏにアイドリング電流を供給する。前記トランジスタＴr8のアイドリング電流は、トランジスタＴr7の最大ドレイン電流に比して十分小さく設定される。

このように構成されたコンパレータ回路では、ノードＮ１の電位が上昇してトランジスタＴr7のドレイン電流がトランジスタＴr8のアイドリング電流より大きくなると、出力信号Ｖout はＬレベルとなる。

また、ノードＮ１の電位が低下して、トランジスタＴr7のドレイン電流がトランジスタＴr8のアイドリング電流を下回ると、出力信号Ｖout はＨレベルとなる。
このコンパレータ回路においても、出力信号Ｖout を入力信号Ｖin2 として入力することにより、オペアンプ回路として使用することができる。

図９は、コンパレータ回路の第三の従来例を示す。このコンパレータ回路は、前記第一の従来例の抵抗ＲをＰチャネルＭＯＳトランジスタＴr9で置換し、同トランジスタＴr9のゲート電位をＰチャネルＭＯＳトランジスタＴr10 ，Ｔr11 で制御する構成としたものである。前記トランジスタＴr7，Ｔr9はその負荷駆動能力がほぼ等しくなるように設定される。

前記トランジスタＴr10 のソースは電源Ｖccに接続され、ゲートはトランジスタＴr2，Ｔr3のゲートに接続される。従って、トランジスタＴr10 はそのドレインから定電流を出力する。

前記トランジスタＴr10 のドレインは、トランジスタＴr9のゲート及び前記トランジスタＴr11 のソースに接続され、トランジスタＴr11 のゲートはノードＮ１に接続される。また、トランジスタＴr11 のドレインはグランドＧＮＤに接続される。前記トランジスタＴr10 の出力電流は、トランジスタＴr11 の最大ドレイン電流より十分小さく設定される。

このように構成されたコンパレータ回路では、ノードＮ１の電位が上昇してトランジスタＴr7がオンされるとき、トランジスタＴr11 のソース電位が上昇してトランジスタＴr9のゲート電位が上昇し、同トランジスタＴr9がオフされる。従って、出力信号Ｖout はＬレベルとなる。

また、ノードＮ１の電位が低下してトランジスタＴr7がオフされるとき、トランジスタＴr11 のソース電位が低下して、トランジスタＴr9のゲート電位が低下し、トランジスタＴr9がオンされて、出力信号Ｖout はＨレベルとなる。

このようにして、ノードＮ１の電位の変化に基づいて、トランジスタＴr7，Ｔr9がプッシュプル動作する。

前記第一の従来例のコンパレータ回路では、トランジスタＴr7がオフされるとき、出力端子Ｔo から負荷に供給可能なソース（Source、吐出）電流Ｉsoは、
Ｉso＝（Ｖcc−Ｖout ）／Ｒ
で設定される電流となる。従って、出力信号Ｖout の電圧変化に基づいてソース電流Ｉsoが変化する。

また、抵抗Ｒの抵抗値を高く設定すると、ソース電流Ｉsoが小さくなるため、出力端子Ｔo に接続される負荷が過大となると、出力信号Ｖout のＨレベルへの立ち上がりが鈍ることがある。

抵抗Ｒの抵抗値を小さくすると、ソース電流Ｉsoを大きくすることはできるが、トランジスタＴr7がオンされて出力端子Ｔo からトランジスタＴr7にシンク（Sink、吸入）電流Ｉsiが吸入されるとき、そのソース電流ＩsoがトランジスタＴr7に対する負荷となるため、出力信号Ｖout の立ち下がりが鈍ってしまう。また、電源Ｖccから抵抗Ｒ及びトランジスタＴr7を介してグランドＧＮＤに流れる電流が増大するため、消費電流が増大する。

また、ＭＯＳトランジスタのドレイン電流は、そのゲート電位Ｖｇとソース電位Ｖｓとの電位差が大きくなるほど増大する。トランジスタＴr3のゲート・ソース間電圧をＶｇｓ（Tr3 ）、ソース・ドレイン間電圧をＶｄｓ（Tr3 ）とすれば、ノードＮ１すなわちトランジスタＴr7のゲート電位Ｖｇ（Tr7 ）は、
Ｖｇ（Tr7 ）＝Ｖin1 ＋Ｖｇｓ（Tr3 ）−Ｖｄｓ（Tr3 ）
となる。

すると、入力信号Ｖin1 が低下して、ノードＮ１の電位が上昇するとき、ノードＮ１の上昇は入力信号Ｖin1 により抑制され、電源Ｖccレベル近傍まで上昇することはない。
この結果、トランジスタＴr7のゲート電位を電源ＶccからグランドＧＮＤレベルまでフル振幅動作させることはできないため、出力信号Ｖout のＬレベル出力時にトランジスタＴr7の電流駆動能力を最大限に利用することはできない。従って、出力信号Ｖout の立ち下がり速度を十分に高速化することができない。

第二の従来例では、トランジスタＴr7がオフされてＨレベルの出力信号Ｖout が出力されるときに、出力端子Ｔo から負荷に供給されるソース電流Ｉsoは、トランジスタＴr8のドレイン電流で定電流に設定可能である。

しかし、十分なソース電流Ｉsoを確保すると、トランジスタＴr7がオンされて出力端子Ｔo からシンク電流Ｉsiが吸入されるとき、ソース電流ＩsoがトランジスタＴr7の負荷となり、出力信号Ｖout の立ち下がりが鈍るとともに消費電流も増大する。また、前記第一の従来例と同様に、トランジスタＴr7のゲート電位をフル振幅動作させることができないので、トランジスタＴr7の電流駆動能力を最大限に利用することはできない。

第三の従来例では、ノードＮ１の電位の変化がトランジスタＴr9のゲート電位に反映される。そして、ノードＮ１の電位が上昇して、トランジスタＴr7のシンク電流Ｉsiが増大するとき、トランジスタＴr9のゲート電位を上昇させてそのソース電流Ｉsoを絞ることができ、ノードＮ１の電位が低下して、トランジスタＴr7のシンク電流Ｉsiが減少するとき、トランジスタＴr9のゲート電位を低下させてソース電流Ｉsoを増大させることができる。従って、負荷に応じてトランジスタＴr9のソース電流Ｉsoを制御することが可能となる。

ところが、前記第一及び第二の従来例と同様に、ノードＮ１の電位をフル振幅動作させることはできない。また、トランジスタＴr7，Ｔr9の各ゲートの電位差は、トランジスタＴr11 のゲート・ソース間電圧で設定されるので、入力信号Ｖin1 に基づいてノードＮ１の電位がＶcc／２付近となると、トランジスタＴr7，Ｔr9がともにオンされて、電源ＶccからトランジスタＴr9，Ｔr7を介してグランドＧＮＤに大きな貫通電流が流れ、消費電流が増大するという問題点がある。

トランジスタＴr11 のゲート・ソース間電圧は、プロセスのばらつきあるいは周囲温度の変化等により変動するため、この貫通電流を設計時に正確に管理することは容易ではない。

この発明の目的は、出力素子の能力を最大限に発揮させて負荷駆動能力を十分に確保しながら、消費電力の低減を図り得る差動増幅回路を提供することにある。

図１は、請求項１の原理説明図である。すなわち、差動入力回路１１は、一対の入力信号Ｖin1 ，Ｖin2 の電位差を増幅して出力する。出力回路は、高電位側電源Ｖ１と出力端子Ｔo との間に、ＰチャネルＭＯＳトランジスタが第一の出力トランジスタＴr29 として接続され、前記出力端子Ｔo と低電位側電源Ｖ２との間にＮチャネルＭＯＳトランジスタが第二の出力トランジスタＴr30 として接続される。前記差動入力回路１１の第一及び第二の出力信号に基づいて、前記第一の出力トランジスタＴr29 を動作させて前記出力端子Ｔo からソース電流を吐出するプルアップ動作と、前記第二の出力トランジスタＴr30 を動作させて前記出力端子Ｔo からシンク電流を吸入するプルダウン動作とが行われる。ゲート電位制御回路１２は、前記差動入力回路１１の出力信号に基づいて前記プルアップ動作を行うとき、前記第一の出力トランジスタＴr29 をオンさせるゲート電位を低電位側電源レベルとし、前記プルダウン動作を行うとき、前記第二の出力トランジスタＴr30 をオンさせるゲート電位を高電位側電源レベルとする。

そして、前記ゲート電位制御回路は、前記プルアップ動作を行うとき、前記第一の出力トランジスタのゲート電位を低電位側電源から前記差動増幅回路のノードにゲートが接続されたＭＯＳトランジスタのドレイン・ソース間電圧分上昇したレベルとし、前記プルダウン動作を行うとき、前記第二の出力トランジスタのゲート電位を高電位側電源からＭＯＳトランジスタのドレイン・ソース間電圧分低下したレベルとする。

請求項２では、前記ゲート電位制御回路は、前記プルアップ動作を行うとき、前記第二の出力トランジスタのゲート電位を低電位側電源からＭＯＳトランジスタのドレイン・ソース間電圧分上昇したレベルとし、前記プルダウン動作を行うとき、前記第一の出力トランジスタのゲート電位を高電位側電源からＭＯＳトランジスタのドレイン・ソース間電圧分低下したレベルとする。

請求項３では、前記第一の出力トランジスタのゲートには、前記差動入力回路の第一の出力信号に基づいて動作する第一の電流制御回路の第１出力電流と、前記差動入力回路の第二の出力信号に基づいて動作するＭＯＳトランジスタのドレイン電流との比に基づいて生成される電圧を入力し、前記第二の出力トランジスタのゲートには、前記第一の出力トランジスタとカレントミラー動作するトランジスタのドレイン電流に基づいて動作する第二の電流制御回路の出力電流と、前記第一の電流制御回路の第２出力電流との比に基づいて生成される電圧を入力した。

請求項４では、前記第一及び第二の電流制御回路は、カレントミラー回路で構成して、前記第一の出力トランジスタのアイドリング電流を前記差動入力回路のバイアス電流に基づいて設定可能とした。

請求項５では、前記第二の電流制御回路の入力電流が流れるＭＯＳトランジスタとカレントミラー接続された第一の検出用トランジスタと、前記第一の電流制御回路の第１出力電流が流れるＭＯＳトランジスタとカレントミラー接続された第二の検出用トランジスタと、前記第一の検出用トランジスタと前記第二の検出用トランジスタとの電流差と等しい電流を前記第二の電流制御回路を構成するカレントミラー回路に供給する差電流検出回路とからなる電流補正回路を備えた。

請求項６では、前記第二の電流制御回路の入力電流が流れるＭＯＳトランジスタとカレントミラー接続された第一の検出用トランジスタと、前記第一の電流制御回路の第１出力電流が流れるＭＯＳトランジスタとカレントミラー接続された第二の検出用トランジスタと、前記第一の検出用トランジスタと前記第二の検出用トランジスタとの電流差と等しい電流を前記第二の電流制御回路を構成するカレントミラー回路から吸入する差電流検出回路とからなる電流補正回路を備えた。

請求項７では、一対の入力信号の電位差を増幅して出力する差動入力回路と、高電位側電源と出力端子との間に、ＰチャネルＭＯＳトランジスタを第一の出力トランジスタとして接続し、前記出力端子と低電位側電源との間にＮチャネルＭＯＳトランジスタを第二の出力トランジスタとして接続し、前記差動入力回路の出力信号に基づいて、前記第一の出力トランジスタを動作させて前記出力端子からソース電流を吐出するプルアップ動作と、前記第二の出力トランジスタを動作させて前記出力端子からシンク電流を吸入するプルダウン動作とを行う出力回路とを備えた差動増幅回路であって、前記第一の出力トランジスタのゲートに接続されるＭＯＳトランジスタのゲートを、該ゲートにドレインが接続されるとともにソースが前記高電位側電源に接続されるＭＯＳトランジスタを含むカレントミラー回路で駆動し、前記差動入力回路の出力信号に基づいて前記プルアップ動作を行うとき、前記第一の出力トランジスタをオンさせるゲート電位を低電位側電源レベルとし、前記プルダウン動作を行うとき、前記第二の出力トランジスタをオンさせるゲート電位を高電位側電源レベルとするゲート電位制御回路を備え、前記ゲート電位制御回路は、前記プルアップ動作を行うとき、前記差動増幅回路のノードにゲートが接続され前記第一の出力トランジスタのゲートに低電位側電源レベルを供給するＭＯＳトランジスタのゲート電位を高電位側電源レベルとして該第一の出力トランジスタのゲート電位を低電位側電源からＭＯＳトランジスタのドレイン・ソース間電圧分上昇したレベルとし、前記プルダウン動作を行うとき、前記第二の出力トランジスタのゲート電位を高電位側電源からＭＯＳトランジスタのドレイン・ソース間電圧分低下したレベルとする。

（作用）
請求項１では、プルアップ動作時には第一の出力トランジスタの電流駆動能力が最大限に発揮され、プルダウン動作時には第二の出力トランジスタの電流駆動能力が最大限に発揮される。

請求項２では、プルアップ動作時には第二の出力トランジスタがオフされて、第一の出力トランジスタのドレイン電流がソース電流として吐出され、プルダウン動作時には第一の出力トランジスタがオフされて、第二の出力トランジスタのドレイン電流がシンク電流として吸入される。

請求項３では、第一及び第二の電流制御回路の動作により、第一及び第二の出力トランジスタのゲート電位が高電位側電源レベルと、低電位側電源レベルとの間でほぼフル振幅動作する。

請求項４では、第一及び第二の電流制御回路を構成するカレントミラー回路により、第一の出力トランジスタのアイドリング電流が差動入力回路のバイアス電流で設定される。
請求項５では、第二の電流制御回路を構成するカレントミラー回路に、不足するドレイン電流が電流補正回路から供給されて、プルアップ動作時に第二の出力トランジスタが確実にオフされる。

請求項６では、第二の電流制御回路を構成するカレントミラー回路に、過剰となるドレイン電流が電流補正回路に吸入されて、プルアップ動作時に第二の出力トランジスタが確実にオフされる。

請求項７では、差動入力回路の出力信号に基づいてプルアップ動作を行うとき、第一の出力トランジスタをオンさせるゲート電位が低電位側電源レベルとされ、プルダウン動作を行うとき、第二の出力トランジスタをオンさせるゲート電位が高電位側電源レベルとされる。更に、プルアップ動作を行うとき、第一の出力トランジスタのゲートに低電位側電源レベルを供給するＭＯＳトランジスタのゲート電位が高電位側電源レベルとされて該第一の出力トランジスタのゲート電位が低電位側電源からＭＯＳトランジスタのドレイン・ソース間電圧分上昇したレベルとされ、プルダウン動作を行うとき、第二の出力トランジスタのゲート電位が高電位側電源からＭＯＳトランジスタのドレイン・ソース間電圧分低下したレベルとされる。プルアップ動作時には第一の出力トランジスタの電流駆動能力が最大限に発揮され、プルダウン動作時には第二の出力トランジスタの電流駆動能力が最大限に発揮される。

本発明によれば、出力素子の能力を最大限に発揮させて負荷駆動能力を十分に確保しながら、消費電力の低減を図り得る差動増幅回路を提供することができる。

（第一の実施の形態）
図２は、この発明を具体化した第一の実施の形態のオペアンプ回路を示す。トランジスタＴr1，Ｔr2で構成されるカレントミラー回路及びトランジスタＴr3〜Ｔr6で構成される差動回路は、前記従来例と同一構成である。

前記トランジスタＴr3，Ｔr5のドレインであるノードＮ２は、ＮチャネルＭＯＳトランジスタＴr21 のゲートに接続される。前記トランジスタＴr4，Ｔr6のドレインであるノードＮ３は、ＮチャネルＭＯＳトランジスタＴr22 のゲートに接続される。

前記トランジスタＴr21 のソースはグランドＧＮＤに接続され、ドレインはＰチャネルＭＯＳトランジスタＴr23 を介して電源Ｖccに接続される。トランジスタＴr21 は前記トランジスタＴr5に対しカレントミラー動作する。

前記トランジスタＴr23 のゲートは、同トランジスタＴr23 のドレイン及びＰチャネルＭＯＳトランジスタＴr24 のゲートに接続され、同トランジスタＴr24 のソースは電源Ｖccに接続され、ドレインは前記トランジスタＴr22 のドレインに接続される。前記トランジスタＴr22 のソースはグランドＧＮＤに接続される。前記トランジスタＴr23 ，Ｔr24 はカレントミラー動作を行う。

前記トランジスタＴr23 ，Ｔr21 のドレインであるノードＮ５は、ＰチャネルＭＯＳトランジスタＴr25 のゲートに接続され、同トランジスタＴr25 のソースは電源Ｖccに接続される。前記トランジスタＴr25 は前記トランジスタＴr23 に対しカレントミラー動作を行う。

前記トランジスタＴr24 ，Ｔr22 のドレインであるノードＮ６は、ＰチャネルＭＯＳトランジスタＴr26 のゲートに接続され、同トランジスタＴr26 のソースは電源Ｖccに接続される。

前記トランジスタＴr25 のドレインであるノードＮ７は、ＮチャネルＭＯＳトランジスタＴr27 のドレインに接続される。前記トランジスタＴr26 のドレインは、前記トランジスタＴr28 のドレイン及びトランジスタＴr28 ，Ｔr27 のゲートに接続される。そして、トランジスタＴr27 ，Ｔr28 のソースはグランドＧＮＤに接続される。前記トランジスタＴr27 ，Ｔr28 はカレントミラー動作を行う。

前記ノードＮ６は出力トランジスタであるＰチャネルＭＯＳトランジスタＴr29 のゲートに接続され、前記ノードＮ７は出力トランジスタであるＮチャネルＭＯＳトランジスタＴr30 のゲートに接続される。前記トランジスタＴr26 ，Ｔr29 はカレントミラー動作を行う。

前記トランジスタＴr29 のソースは電源Ｖccに接続され、トランジスタＴr29 ，Ｔr30 のドレインは出力端子Ｔｏに接続され、同トランジスタＴr30 のソースはグランドＧＮＤに接続される。そして、出力端子Ｔｏから出力される出力信号Ｖout が前記トランジスタＴr4のゲートに入力信号Ｖin2 として入力される。

前記トランジスタＴr21 〜Ｔr28 により出力トランジスタＴr29 ，Ｔr30 のゲート電位制御回路が構成され、トランジスタＴr21 ，Ｔr23 〜Ｔr25 により第一の電流制御回路が構成され、トランジスタＴr27 ，Ｔr28 により第二の電流制御回路が構成される。

次に、上記のように構成されたオペアンプ回路の動作を説明する。
（１）出力端子Ｔo とグランドＧＮＤとの間に容量負荷を接続し、入力信号Ｖin1 を上昇させた場合。

入力電圧Ｖin1 の上昇に基づいて、トランジスタＴr3のドレイン電流が減少し、相対的にトランジスタＴr4のドレイン電流が増大する。すると、ノードＮ２の電位が低下するとともに、ノードＮ３の電位が上昇して、トランジスタＴr21 がオフされるとともに、トランジスタＴr22 がオンされる。

トランジスタＴr21 のオフ動作に基づいてトランジスタＴr23 ，Ｔr24 もオフされる。すると、ノードＮ６はグランドＧＮＤよりトランジスタＴr22 のドレイン・ソース間電圧分高いレベルとなり、ほぼグランドＧＮＤレベルとなる。

同時に、トランジスタＴr25 はオフされ、トランジスタＴr26 はオンされ、トランジスタＴr27 ，Ｔr28 はオンされる。すると、ノードＮ７はグランドＧＮＤよりトランジスタＴr27 のドレイン・ソース間電圧分高いレベルとなり、ほぼグランドＧＮＤレベルとなる。

従って、トランジスタＴr29 はオンされるとともに、トランジスタＴr30 はオフされて、出力端子Ｔo に接続された容量負荷にソース電流Ｉsoが出力され、出力信号Ｖout は入力信号Ｖin1 の電圧レベルに一致するまで上昇する。

（２）出力端子Ｔo とグランドＧＮＤとの間に容量負荷を接続し、入力信号Ｖin1 を低下させた場合。
入力信号Ｖin1 の低下に基づいて、トランジスタＴr3のドレイン電流が増大し、相対的にトランジスタＴr4のドレイン電流が減少する。すると、ノードＮ２の電位が上昇するとともに、ノードＮ３の電位が低下して、トランジスタＴr21 がオンされるとともに、トランジスタＴr22 がオフされる。

トランジスタＴr21 のオン動作に基づいてトランジスタＴr23 ，Ｔr24 もオンされる。すると、ノードＮ６は電源ＶccよりトランジスタＴr24 のドレイン・ソース間電圧分低いレベルとなり、ほぼ電源Ｖccレベルとなる。

同時に、トランジスタＴr25 はオンされ、トランジスタＴr26 はオフされ、トランジスタＴr27 ，Ｔr28 はオフされる。すると、ノードＮ７は電源ＶccよりトランジスタＴr25 のドレイン・ソース間電圧分低いレベルとなり、ほぼ電源Ｖccレベルとなる。

従って、トランジスタＴr29 はオフされるとともに、トランジスタＴr30 はオンされて、出力端子Ｔo に接続された容量負荷からシンク電流Ｉsiが吸収され、出力信号Ｖout は入力信号Ｖin1 の電圧レベルに一致するまで低下する。

（３）入力信号Ｖin1 ，Ｖin2 が一致する場合。
入力信号Ｖin1 ，Ｖin2 が一致する場合、すなわち出力信号Ｖout が入力信号Ｖin1 に一致した場合には、トランジスタＴr3，Ｔr4のドレイン電流が等しくなり、ノードＮ２，Ｎ３が同電位となる。

すると、トランジスタＴr21 ，Ｔr22 のドレイン電流が等しくなり、そのドレイン電流とトランジスタＴr23 ，Ｔr24 ，Ｔr25 のドレイン電流とが等しくなる。また、トランジスタＴr24 ，Ｔr22 のドレイン電流が等しくなり、ノードＮ６は電源ＶccとグランドＧＮＤとの中間レベル付近となる。

また、トランジスタＴr25 ，Ｔr27 のドレイン電流が等しくなり、トランジスタＴr25 ，Ｔr26 のドレイン電流が等しくなる。従って、ノードＮ７は電源ＶccとグランドＧＮＤとの中間レベル付近となる。

トランジスタＴr26 ，Ｔr29 はカレントミラー動作を行うため、トランジスタＴr26 ，Ｔr29 のドレイン電流は等しくなる。
このような動作により、トランジスタＴr21 ，Ｔr29 ，Ｔr30 のドレイン電流は等しくなり、トランジスタＴr29 のアイドリング電流はトランジスタＴr21 のドレイン電流で設定可能である。

トランジスタＴr21 のドレイン電流は、トランジスタＴr5のドレイン電流と等しく、入力信号Ｖin1 ，Ｖin2 が一致する場合にはトランジスタＴr5，Ｔr6のドレイン電流が等しいことから、トランジスタＴr5のドレイン電流はトランジスタＴr2のドレイン電流、すなわち入力差動対に供給されるバイアス電流の１／２となる。

従って、トランジスタＴr29 のアイドリング電流は入力差動回路のバイアス電流により設定可能である。
（４）シンク電流負荷及びソース電流負荷が接続された場合。

シンク電流負荷が接続された場合には、負荷からトランジスタＴr30 に向かってシンク電流Ｉsiを吸収しながら、入力信号Ｖin1 ，Ｖin2 が等しくなるように動作するため、入力信号Ｖin1 の電圧レベルを引き下げた場合と同様に動作する。

トランジスタＴr30 のゲート電位は電源ＶccからトランジスタＴr25 のソース・ドレイン間電圧分低下したレベルとなり、その最高値は、電源Ｖccレベル近傍まで上昇可能である。

このとき、トランジスタＴr24 のドレイン電流がトランジスタＴr22 に流れる状態で、ノードＮ３の電位の低下によりトランジスタＴr22 のドレイン・ソース間電圧が上昇してノードＮ６の電位が上昇する。すると、トランジスタＴr26 のドレイン電流が減少して、トランジスタＴr28 のドレイン電位及びトランジスタＴr28 ，Ｔr27 のゲート電位が低下する。

トランジスタＴr27 にはトランジスタＴr25 から一定のドレイン電流が供給されるため、トランジスタＴr27 はそのゲート電位の低下に基づいてドレイン・ソース間電圧を上昇させて対応する。そして、トランジスタＴr25 のソース・ドレイン間電圧が動作限界まで低下したとき、トランジスタＴr30 のゲート電位が最高値となり、そのゲート電位に基づくトランジスタＴr30 のドレイン電流が、負荷から同トランジスタＴr30 に吸入される最大シンク電流となる。

ソース電流負荷が接続された場合には、トランジスタＴr29 から負荷に向かってソース電流Ｉsoを吐出しながら、入力信号Ｖin1 ，Ｖin2 が等しくなるように動作するため、入力信号Ｖin1 の電圧レベルを引き上げた場合と同様に動作する。

トランジスタＴr29 のゲート電位はグランドＧＮＤからトランジスタＴr22 のソース・ドレイン間電圧分上昇したレベルとなり、その最低値は、グランドＧＮＤレベル近傍まで低下可能である。

このとき、トランジスタＴr29 のドレイン電流の増加にともなって、トランジスタＴr26 のドレイン電流が増大し、そのドレイン電流の増大に基づいてトランジスタＴr28 のドレイン電圧及びゲート電圧が上昇する。

トランジスタＴr28 とカレントミラー動作するトランジスタＴr27 は、トランジスタＴr25 から供給される一定のドレイン電流に基づいて、そのドレイン・ソース間電圧をＭＯＳトランジスタの動作限界まで低下させる。

従って、トランジスタＴr27 のドレイン・ソース間電圧が動作限界まで低下したときのトランジスタＴr28 ，Ｔr26 のドレイン電流が、トランジスタＴr29 から負荷に吐出される最大ソース電流となる。

上記のように構成されたオペアンプ回路では、次に示す作用効果を得ることができる。
（イ）入力信号Ｖin1 ，Ｖin2 の電圧レベルに関わらず、出力トランジスタＴr29 ，Ｔr30 のゲート電位をフル振幅動作させることができる。

（ロ）出力端子Ｔｏに接続された負荷からシンク電流を吸入するときには、入力信号Ｖin1 ，Ｖin2 の電圧レベルに関わらず、出力トランジスタＴr30 のゲート電位を電源Ｖccレベル近傍まで引き上げることができる。従って、出力トランジスタＴr30 の電流駆動能力を最大限に利用することができる。

（ハ）出力端子Ｔｏに接続された負荷にソース電流を吐出するときには、入力信号Ｖin1 ，Ｖin2 の電圧レベルに関わらず、出力トランジスタＴr29 のゲート電位をグランドＧＮＤレベル近傍まで引き下げることができる。従って、出力トランジスタＴr29 の電流駆動能力を最大限に利用することができる。

（ニ）出力端子Ｔo に容量負荷が接続されて、出力トランジスタＴr30 のゲート電位が電源Ｖccレベル近傍まで上昇すると、出力トランジスタＴr29 のゲート電位も電源Ｖccレベル近傍まで上昇する。すると、出力トランジスタＴr30 がその電流駆動能力を最大限に発揮するときには、出力トランジスタＴr29 がオフされるので、トランジスタＴr29 ，Ｔr30 に流れる貫通電流は遮断され、消費電流を低減することができる。

（ホ）出力端子Ｔo に容量負荷が接続されて、出力トランジスタＴr29 のゲート電位がグランドＧＮＤレベル近傍まで低下すると、出力トランジスタＴr30 のゲート電位もグランドＧＮＤレベル近傍まで低下する。すると、出力トランジスタＴr29 がその電流駆動能力を最大限に発揮するときには、出力トランジスタＴr30 がオフされるので、トランジスタＴr29 ，Ｔr30 に流れる貫通電流は遮断され、消費電流を低減することができる。

（ヘ）出力トランジスタＴr29 ，Ｔr30 の電流駆動能力を最大限に発揮させることができるので、前記従来例に対し、サイズの小さい出力トランジスタを使用しても、同等の負荷駆動能力を確保することができる。

（ト）出力トランジスタＴr29 に流れるアイドリング電流を差動入力部のバイアス電流により設定することができるので、そのバイアス電流を適宜に設定することにより、負荷駆動能力と消費電力を適宜に設定することができる。

（第二の実施の形態）
図３は、この発明を具体化した第二の実施の形態を示す。この実施の形態は、差動入力回路のトランジスタＴr5，Ｔr6のドレインをゲートに接続して、それぞれダイオード接続とした点においてのみ前記第一の実施の形態と相違する。

トランジスタＴr5，Ｔr6はカレントミラー動作を行わないが、入力信号Ｖin1 ，Ｖin2 に基づくトランジスタＴr3，Ｔr4のドレイン電流の変化に基づいて、ノードＮ２，Ｎ３間に必要な電位差が生ずるように、トランジスタＴr5，Ｔr6のサイズを設定すればよい。

このように構成されたオペアンプ回路では、前記第一の実施の形態と同様に動作し、同様な作用効果を得ることができる。
（第三の実施の形態）
図４は、この発明を具体化した第三の実施の形態を示す。この実施の形態は、前記第一の実施の形態の差動入力回路のトランジスタＴr5，Ｔr6をＮチャネルＭＯＳトランジスタＴr31 〜Ｔr34 に置換したものであり、その他は第一の実施の形態と同一構成である。

すなわち、トランジスタＴr3のドレインはトランジスタＴr31 のドレイン及びトランジスタＴr31 ，Ｔr32 のゲートに接続され、トランジスタＴr32 のドレインはトランジスタＴr4のドレインに接続される。

トランジスタＴr4のドレインはトランジスタＴr34 のドレイン及びトランジスタＴr33 ，Ｔr34 のゲートに接続され、トランジスタＴr33 のドレインはトランジスタＴr3のドレインに接続される。前記トランジスタＴr31 〜Ｔr34 のソースはグランドＧＮＤに接続される。

従って、トランジスタＴr31 ，Ｔr32 及びトランジスタＴr33 ，Ｔr34 はそれぞれカレントミラー動作を行う。
このような構成により、トランジスタＴr3のドレイン電流によるノードＮ２の電位に基づいてノードＮ３の電位が決定され、トランジスタＴr4のドレイン電流によるノードＮ３の電位に基づいてノードＮ２の電位が決定される。

このような動作により、入力信号Ｖin1 ，Ｖin2 に基づくノードＮ２，Ｎ３の電位の精度を前記第一の実施の形態に比して向上させることができる。また、その他の作用効果は、第一の実施の形態と同様である。

（第四の実施の形態）
図５は、この発明を具体化した第四の実施の形態を示す。この実施の形態は、前記第一の実施の形態の最大ソース電流を更に増大させるために、第一の実施の形態に対しＰチャネルＭＯＳトランジスタＴr35 ，Ｔr36 及び差電流検出回路２からなる電流補正回路を追加したものである。

前記トランジスタＴr35 のソースは電源Ｖccに接続され、ドレインは前記差電流検出回路２に接続され、ゲートはトランジスタＴr23 〜Ｔr25 のゲートに接続される。従って、トランジスタＴr35 はトランジスタＴr23 〜Ｔr25 に対しカレントミラー動作を行う。

前記トランジスタＴr36 のソースは電源Ｖccに接続され、ドレインは前記差電流検出回路２に接続され、ゲートはトランジスタＴr26 ，Ｔr29 のゲートに接続される。従って、トランジスタＴr36 はトランジスタＴr26 ，Ｔr29 に対しカレントミラー動作を行う。

前記差電流検出回路２は、トランジスタＴr35 ，Ｔr36 のドレイン電流の差を検出し、その電流差に等しい電流Ｉd1をトランジスタＴr27 のドレインに供給する。
このような構成により、トランジスタＴr29 から負荷に出力されるソース電流の増大にともなって、トランジスタＴr26 のドレイン電流が増大するとき、トランジスタＴr25 ，Ｔr26 のドレイン電流の差がトランジスタＴr35 ，Ｔr36 のドレイン電流の差として差電流検出回路２で検出され、その差電流Ｉd1がトランジスタＴr27 のドレインに供給される。

従って、トランジスタＴr29 から負荷に出力されるソース電流が増大して、トランジスタＴr25 ，Ｔr26 のドレイン電流に差が生じても、その差電流Ｉd1がトランジスタＴr27 のドレインに供給されるので、トランジスタＴr27 ，Ｔr28 では安定したカレントミラー動作が行われる。

そして、トランジスタＴr27 には十分なドレイン電流が供給されてノードＮ７が十分に低下するので、出力トランジスタＴr30 のドレイン電流がほぼ遮断され、出力トランジスタＴr29 のドレイン電流が出力トランジスタＴr30 に吸収されることなく負荷にソース電流として供給される。

従って、前記第一の実施の形態に比して最大ソース電流を増大させることができる。
（第五の実施の形態）
図６は、この発明を具体化した第五の実施の形態を示す。この実施の形態は、差電流検出回路３を除いて前記第四の実施の形態と同様な構成である。

差電流検出回路３の出力端子は、トランジスタＴr28 のドレインに接続される。そして、差電流検出回路３はトランジスタＴr35 ，Ｔr36 のドレイン電流の電流差に等しい差電流Ｉd2をトランジスタＴr28 のドレインから吸入するように動作する。

このような構成により、出力トランジスタＴr29 から負荷に出力されるソース電流が増大してトランジスタＴr25 ，Ｔr26 のドレイン電流に差が生じた場合、その差電流Ｉd2が差電流検出回路３に吸収されるので、実質的に前記第四の実施の形態と同様な作用効果を得ることができる。

本発明の原理説明図である。第一の実施の形態を示す回路図である。第二の実施の形態を示す回路図である。第三の実施の形態を示す回路図である。第四の実施の形態を示す回路図である。第五の実施の形態を示す回路図である。第一の従来例を示す回路図である。第二の従来例を示す回路図である。第二の従来例を示す回路図である。

符号の説明

１１差動入力回路
１２ゲート電位制御回路
Ｖin1 ，Ｖin2 入力信号
Ｖ１高電位側電源
Ｖ２低電位側電源
Ｔr29 第一の出力トランジスタ
Ｔr30 第二の出力トランジスタ

Claims

一対の入力信号の電位差を増幅して出力する差動入力回路と、
高電位側電源と出力端子との間に、ＰチャネルＭＯＳトランジスタを第一の出力トランジスタとして接続し、前記出力端子と低電位側電源との間にＮチャネルＭＯＳトランジスタを第二の出力トランジスタとして接続し、前記差動入力回路の出力信号に基づいて、前記第一の出力トランジスタを動作させて前記出力端子からソース電流を吐出するプルアップ動作と、前記第二の出力トランジスタを動作させて前記出力端子からシンク電流を吸入するプルダウン動作とを行う出力回路とを備えた差動増幅回路であって、
前記第一の出力トランジスタのゲートに接続されるＭＯＳトランジスタのゲートを、該ゲートにドレインが接続されるとともにソースが前記高電位側電源に接続されるＭＯＳトランジスタを含むカレントミラー回路で駆動し、
前記プルアップ動作を行うとき、前記第一の出力トランジスタのゲート電位を低電位側電源から前記差動増幅回路のノードにゲートが接続されたＭＯＳトランジスタのドレイン・ソース間電圧分上昇したレベルとし、前記プルダウン動作を行うとき、前記第二の出力トランジスタのゲート電位を高電位側電源からＭＯＳトランジスタのドレイン・ソース間電圧分低下したレベルとするゲート電位制御回路を備えたこと、
を特徴とする差動増幅回路。
前記ゲート電位制御回路は、前記プルアップ動作を行うとき、前記第二の出力トランジスタのゲート電位を低電位側電源からＭＯＳトランジスタのドレイン・ソース間電圧分上昇したレベルとし、前記プルダウン動作を行うとき、前記第一の出力トランジスタのゲート電位を高電位側電源からＭＯＳトランジスタのドレイン・ソース間電圧分低下したレベルとすることを特徴とする請求項１に記載の差動増幅回路。
前記差動入力回路の第一の出力信号に基づいて動作する第一の電流制御回路の第１出力電流を流すＭＯＳトランジスタと、前記差動入力回路の第二の出力信号に基づいて動作するＭＯＳトランジスタとを高電位側電源と低電位側電源との間に直列接続するとともに両ＭＯＳトランジスタの間に前記第一の出力トランジスタのゲートを接続し、
前記第一の出力トランジスタのゲートには、前記差動入力回路の第一の出力信号に基づいて動作する第一の電流制御回路の第１出力電流と、前記差動入力回路の第二の出力信号に基づいて動作するＭＯＳトランジスタのドレイン電流との比に基づいて生成される電圧を入力し、
前記第一の出力トランジスタとカレントミラー動作するトランジスタのドレイン電流に基づいて動作する第二の電流制御回路の出力電流を流すＭＯＳトランジスタと、前記第一の電流制御回路の第２出力電流を流すＭＯＳトランジスタとを高電位側電源と低電位側電源との間に直列接続するとともに両ＭＯＳトランジスタの間に前記第二の出力トランジスタのゲートを接続し、
前記第二の出力トランジスタのゲートには、前記第一の出力トランジスタとカレントミラー動作するトランジスタのドレイン電流に基づいて動作する第二の電流制御回路の第２出力電流と、前記第一の電流制御回路の出力電流との比に基づいて生成される電圧を入力したことを特徴とする請求項１乃至２のいずれかに記載の差動増幅回路。
前記第一及び第二の電流制御回路は、カレントミラー回路で構成して、前記第一の出力トランジスタのアイドリング電流を前記差動入力回路のバイアス電流に基づいて設定可能としたことを特徴とする請求項３記載の差動増幅回路。
前記第二の電流制御回路の入力電流が流れるＭＯＳトランジスタとカレントミラー接続された第一の検出用トランジスタと、前記第一の電流制御回路の第１出力電流が流れるＭＯＳトランジスタとカレントミラー接続された第二の検出用トランジスタと、前記第一の検出用トランジスタと前記第二の検出用トランジスタとの電流差と等しい電流を前記第二の電流制御回路を構成するカレントミラー回路に供給する差電流検出回路とからなる電流補正回路を備えたことを特徴とする請求項３乃至４のいずれかに記載の差動増幅回路。
前記第二の電流制御回路の入力電流が流れるＭＯＳトランジスタとカレントミラー接続された第一の検出用トランジスタと、前記第一の電流制御回路の第１出力電流が流れるＭＯＳトランジスタとカレントミラー接続された第二の検出用トランジスタと、前記第一の検出用トランジスタと前記第二の検出用トランジスタとの電流差と等しい電流を前記第二の電流制御回路を構成するカレントミラー回路から吸入する差電流検出回路とからなる電流補正回路を備えたことを特徴とする請求項３乃至４の何れかに記載の差動増幅回路。
一対の入力信号の電位差を増幅して出力する差動入力回路と、
高電位側電源と出力端子との間に、ＰチャネルＭＯＳトランジスタを第一の出力トランジスタとして接続し、前記出力端子と低電位側電源との間にＮチャネルＭＯＳトランジスタを第二の出力トランジスタとして接続し、前記差動入力回路の出力信号に基づいて、前記第一の出力トランジスタを動作させて前記出力端子からソース電流を吐出するプルアップ動作と、前記第二の出力トランジスタを動作させて前記出力端子からシンク電流を吸入するプルダウン動作とを行う出力回路と
を備えた差動増幅回路であって、
前記第一の出力トランジスタのゲートに接続されるＭＯＳトランジスタのゲートを、該ゲートにドレインが接続されるとともにソースが前記高電位側電源に接続されるＭＯＳトランジスタを含むカレントミラー回路で駆動し、
前記差動入力回路の出力信号に基づいて前記プルアップ動作を行うとき、前記第一の出力トランジスタをオンさせるゲート電位を低電位側電源レベルとし、前記プルダウン動作を行うとき、前記第二の出力トランジスタをオンさせるゲート電位を高電位側電源レベルとするゲート電位制御回路を備え、
前記ゲート電位制御回路は、前記プルアップ動作を行うとき、前記差動増幅回路のノードにゲートが接続され前記第一の出力トランジスタのゲートに低電位側電源レベルを供給するＭＯＳトランジスタのゲート電位を高電位側電源レベルとして該第一の出力トランジスタのゲート電位を低電位側電源からＭＯＳトランジスタのドレイン・ソース間電圧分上昇したレベルとし、前記プルダウン動作を行うとき、前記第二の出力トランジスタのゲート電位を高電位側電源からＭＯＳトランジスタのドレイン・ソース間電圧分低下したレベルとすることを特徴とする差動増幅回路。