JP2008048461A - 差動増幅回路 - Google Patents
差動増幅回路 Download PDFInfo
- Publication number
- JP2008048461A JP2008048461A JP2007280586A JP2007280586A JP2008048461A JP 2008048461 A JP2008048461 A JP 2008048461A JP 2007280586 A JP2007280586 A JP 2007280586A JP 2007280586 A JP2007280586 A JP 2007280586A JP 2008048461 A JP2008048461 A JP 2008048461A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- output
- circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Amplifiers (AREA)
Abstract
【解決手段】差動入力回路11の出力信号に基づいて、第一の出力トランジスタTr29を動作させて出力端子Toからソース電流を吐出するプルアップ動作と、第二の出力トランジスタTr30を動作させて出力端子Toからシンク電流を吸入するプルダウン動作とが行われる。ゲート電位制御回路12は、差動入力回路11の出力信号に基づいてプルアップ動作を行うとき、第一の出力トランジスタTr29をオンさせるゲート電位を低電位側電源レベルとし、プルダウン動作を行うとき、第二の出力トランジスタTr30をオンさせるゲート電位を高電位側電源レベルとする。
【選択図】図1
Description
半導体集積回路装置には、基本動作回路としてコンパレータ回路及びオペアンプ回路が広く使用されている。半導体集積回路装置の高集積化及び低消費電力化にともない、これらの基本動作回路の諸特性の向上が益々必要となっている。
このコンパレータ回路においても、出力信号Vout を入力信号Vin2 として入力することにより、オペアンプ回路として使用することができる。
Iso=(Vcc−Vout )/R
で設定される電流となる。従って、出力信号Vout の電圧変化に基づいてソース電流Isoが変化する。
Vg(Tr7 )=Vin1 +Vgs(Tr3 )−Vds(Tr3 )
となる。
この結果、トランジスタTr7のゲート電位を電源VccからグランドGNDレベルまでフル振幅動作させることはできないため、出力信号Vout のLレベル出力時にトランジスタTr7の電流駆動能力を最大限に利用することはできない。従って、出力信号Vout の立ち下がり速度を十分に高速化することができない。
請求項1では、プルアップ動作時には第一の出力トランジスタの電流駆動能力が最大限に発揮され、プルダウン動作時には第二の出力トランジスタの電流駆動能力が最大限に発揮される。
請求項5では、第二の電流制御回路を構成するカレントミラー回路に、不足するドレイン電流が電流補正回路から供給されて、プルアップ動作時に第二の出力トランジスタが確実にオフされる。
図2は、この発明を具体化した第一の実施の形態のオペアンプ回路を示す。トランジスタTr1,Tr2で構成されるカレントミラー回路及びトランジスタTr3〜Tr6で構成される差動回路は、前記従来例と同一構成である。
(1)出力端子To とグランドGNDとの間に容量負荷を接続し、入力信号Vin1 を上昇させた場合。
入力信号Vin1 の低下に基づいて、トランジスタTr3のドレイン電流が増大し、相対的にトランジスタTr4のドレイン電流が減少する。すると、ノードN2の電位が上昇するとともに、ノードN3の電位が低下して、トランジスタTr21 がオンされるとともに、トランジスタTr22 がオフされる。
入力信号Vin1 ,Vin2 が一致する場合、すなわち出力信号Vout が入力信号Vin1 に一致した場合には、トランジスタTr3,Tr4のドレイン電流が等しくなり、ノードN2,N3が同電位となる。
このような動作により、トランジスタTr21 ,Tr29 ,Tr30 のドレイン電流は等しくなり、トランジスタTr29 のアイドリング電流はトランジスタTr21 のドレイン電流で設定可能である。
(4)シンク電流負荷及びソース電流負荷が接続された場合。
(イ)入力信号Vin1 ,Vin2 の電圧レベルに関わらず、出力トランジスタTr29 ,Tr30 のゲート電位をフル振幅動作させることができる。
図3は、この発明を具体化した第二の実施の形態を示す。この実施の形態は、差動入力回路のトランジスタTr5,Tr6のドレインをゲートに接続して、それぞれダイオード接続とした点においてのみ前記第一の実施の形態と相違する。
(第三の実施の形態)
図4は、この発明を具体化した第三の実施の形態を示す。この実施の形態は、前記第一の実施の形態の差動入力回路のトランジスタTr5,Tr6をNチャネルMOSトランジスタTr31 〜Tr34 に置換したものであり、その他は第一の実施の形態と同一構成である。
このような構成により、トランジスタTr3のドレイン電流によるノードN2の電位に基づいてノードN3の電位が決定され、トランジスタTr4のドレイン電流によるノードN3の電位に基づいてノードN2の電位が決定される。
図5は、この発明を具体化した第四の実施の形態を示す。この実施の形態は、前記第一の実施の形態の最大ソース電流を更に増大させるために、第一の実施の形態に対しPチャネルMOSトランジスタTr35 ,Tr36 及び差電流検出回路2からなる電流補正回路を追加したものである。
このような構成により、トランジスタTr29 から負荷に出力されるソース電流の増大にともなって、トランジスタTr26 のドレイン電流が増大するとき、トランジスタTr25 ,Tr26 のドレイン電流の差がトランジスタTr35 ,Tr36 のドレイン電流の差として差電流検出回路2で検出され、その差電流Id1がトランジスタTr27 のドレインに供給される。
(第五の実施の形態)
図6は、この発明を具体化した第五の実施の形態を示す。この実施の形態は、差電流検出回路3を除いて前記第四の実施の形態と同様な構成である。
12 ゲート電位制御回路
Vin1 ,Vin2 入力信号
V1 高電位側電源
V2 低電位側電源
Tr29 第一の出力トランジスタ
Tr30 第二の出力トランジスタ
Claims (7)
- 一対の入力信号の電位差を増幅して出力する差動入力回路と、
高電位側電源と出力端子との間に、PチャネルMOSトランジスタを第一の出力トランジスタとして接続し、前記出力端子と低電位側電源との間にNチャネルMOSトランジスタを第二の出力トランジスタとして接続し、前記差動入力回路の出力信号に基づいて、前記第一の出力トランジスタを動作させて前記出力端子からソース電流を吐出するプルアップ動作と、前記第二の出力トランジスタを動作させて前記出力端子からシンク電流を吸入するプルダウン動作とを行う出力回路とを備えた差動増幅回路であって、
前記第一の出力トランジスタのゲートに接続されるMOSトランジスタのゲートを、該ゲートにドレインが接続されるとともにソースが前記高電位側電源に接続されるMOSトランジスタを含むカレントミラー回路で駆動し、
前記プルアップ動作を行うとき、前記第一の出力トランジスタのゲート電位を低電位側電源から前記差動増幅回路のノードにゲートが接続されたMOSトランジスタのドレイン・ソース間電圧分上昇したレベルとし、前記プルダウン動作を行うとき、前記第二の出力トランジスタのゲート電位を高電位側電源からMOSトランジスタのドレイン・ソース間電圧分低下したレベルとするゲート電位制御回路を備えたこと、
を特徴とする差動増幅回路。 - 前記ゲート電位制御回路は、前記プルアップ動作を行うとき、前記第二の出力トランジスタのゲート電位を低電位側電源からMOSトランジスタのドレイン・ソース間電圧分上昇したレベルとし、前記プルダウン動作を行うとき、前記第一の出力トランジスタのゲート電位を高電位側電源からMOSトランジスタのドレイン・ソース間電圧分低下したレベルとすることを特徴とする請求項1に記載の差動増幅回路。
- 前記差動入力回路の第一の出力信号に基づいて動作する第一の電流制御回路の第1出力電流を流すMOSトランジスタと、前記差動入力回路の第二の出力信号に基づいて動作するMOSトランジスタとを高電位側電源と低電位側電源との間に直列接続するとともに両MOSトランジスタの間に前記第一の出力トランジスタのゲートを接続し、
前記第一の出力トランジスタのゲートには、前記差動入力回路の第一の出力信号に基づいて動作する第一の電流制御回路の第1出力電流と、前記差動入力回路の第二の出力信号に基づいて動作するMOSトランジスタのドレイン電流との比に基づいて生成される電圧を入力し、
前記第一の出力トランジスタとカレントミラー動作するトランジスタのドレイン電流に基づいて動作する第二の電流制御回路の出力電流を流すMOSトランジスタと、前記第一の電流制御回路の第2出力電流を流すMOSトランジスタとを高電位側電源と低電位側電源との間に直列接続するとともに両MOSトランジスタの間に前記第二の出力トランジスタのゲートを接続し、
前記第二の出力トランジスタのゲートには、前記第一の出力トランジスタとカレントミラー動作するトランジスタのドレイン電流に基づいて動作する第二の電流制御回路の第2出力電流と、前記第一の電流制御回路の出力電流との比に基づいて生成される電圧を入力したことを特徴とする請求項1乃至2のいずれかに記載の差動増幅回路。 - 前記第一及び第二の電流制御回路は、カレントミラー回路で構成して、前記第一の出力トランジスタのアイドリング電流を前記差動入力回路のバイアス電流に基づいて設定可能としたことを特徴とする請求項3記載の差動増幅回路。
- 前記第二の電流制御回路の入力電流が流れるMOSトランジスタとカレントミラー接続された第一の検出用トランジスタと、前記第一の電流制御回路の第1出力電流が流れるMOSトランジスタとカレントミラー接続された第二の検出用トランジスタと、前記第一の検出用トランジスタと前記第二の検出用トランジスタとの電流差と等しい電流を前記第二の電流制御回路を構成するカレントミラー回路に供給する差電流検出回路とからなる電流補正回路を備えたことを特徴とする請求項3乃至4のいずれかに記載の差動増幅回路。
- 前記第二の電流制御回路の入力電流が流れるMOSトランジスタとカレントミラー接続された第一の検出用トランジスタと、前記第一の電流制御回路の第1出力電流が流れるMOSトランジスタとカレントミラー接続された第二の検出用トランジスタと、前記第一の検出用トランジスタと前記第二の検出用トランジスタとの電流差と等しい電流を前記第二の電流制御回路を構成するカレントミラー回路から吸入する差電流検出回路とからなる電流補正回路を備えたことを特徴とする請求項3乃至4の何れかに記載の差動増幅回路。
- 一対の入力信号の電位差を増幅して出力する差動入力回路と、
高電位側電源と出力端子との間に、PチャネルMOSトランジスタを第一の出力トランジスタとして接続し、前記出力端子と低電位側電源との間にNチャネルMOSトランジスタを第二の出力トランジスタとして接続し、前記差動入力回路の出力信号に基づいて、前記第一の出力トランジスタを動作させて前記出力端子からソース電流を吐出するプルアップ動作と、前記第二の出力トランジスタを動作させて前記出力端子からシンク電流を吸入するプルダウン動作とを行う出力回路と
を備えた差動増幅回路であって、
前記第一の出力トランジスタのゲートに接続されるMOSトランジスタのゲートを、該ゲートにドレインが接続されるとともにソースが前記高電位側電源に接続されるMOSトランジスタを含むカレントミラー回路で駆動し、
前記差動入力回路の出力信号に基づいて前記プルアップ動作を行うとき、前記第一の出力トランジスタをオンさせるゲート電位を低電位側電源レベルとし、前記プルダウン動作を行うとき、前記第二の出力トランジスタをオンさせるゲート電位を高電位側電源レベルとするゲート電位制御回路を備え、
前記ゲート電位制御回路は、前記プルアップ動作を行うとき、前記差動増幅回路のノードにゲートが接続され前記第一の出力トランジスタのゲートに低電位側電源レベルを供給するMOSトランジスタのゲート電位を高電位側電源レベルとして該第一の出力トランジスタのゲート電位を低電位側電源からMOSトランジスタのドレイン・ソース間電圧分上昇したレベルとし、前記プルダウン動作を行うとき、前記第二の出力トランジスタのゲート電位を高電位側電源からMOSトランジスタのドレイン・ソース間電圧分低下したレベルとすることを特徴とする差動増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007280586A JP4713560B2 (ja) | 2007-10-29 | 2007-10-29 | 差動増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007280586A JP4713560B2 (ja) | 2007-10-29 | 2007-10-29 | 差動増幅回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9324515A Division JPH11163644A (ja) | 1997-11-26 | 1997-11-26 | 差動増幅回路の出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008048461A true JP2008048461A (ja) | 2008-02-28 |
JP4713560B2 JP4713560B2 (ja) | 2011-06-29 |
Family
ID=39181663
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007280586A Expired - Fee Related JP4713560B2 (ja) | 2007-10-29 | 2007-10-29 | 差動増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4713560B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014103581A1 (ja) | 2012-12-25 | 2014-07-03 | 扶桑薬品工業株式会社 | 止血剤アプリケータ |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62230206A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 電力増幅回路 |
JPS63276306A (ja) * | 1987-05-07 | 1988-11-14 | Nec Corp | 演算増幅器 |
JPS63285004A (ja) * | 1987-05-18 | 1988-11-22 | Nec Corp | 電力増幅回路 |
JPH03274911A (ja) * | 1990-03-26 | 1991-12-05 | Hitachi Ltd | 演算増幅器 |
JPH0677742A (ja) * | 1992-04-03 | 1994-03-18 | Ricoh Co Ltd | 出力増幅回路 |
JPH06132740A (ja) * | 1992-10-20 | 1994-05-13 | Toshiba Corp | 出力回路 |
JPH0834391B2 (ja) * | 1989-08-01 | 1996-03-29 | 日本電気株式会社 | 演算増幅回路 |
WO1997033365A1 (de) * | 1996-03-05 | 1997-09-12 | Philips Electronics N.V. | Operationsverstärker |
-
2007
- 2007-10-29 JP JP2007280586A patent/JP4713560B2/ja not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62230206A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 電力増幅回路 |
JPS63276306A (ja) * | 1987-05-07 | 1988-11-14 | Nec Corp | 演算増幅器 |
JPS63285004A (ja) * | 1987-05-18 | 1988-11-22 | Nec Corp | 電力増幅回路 |
JPH0834391B2 (ja) * | 1989-08-01 | 1996-03-29 | 日本電気株式会社 | 演算増幅回路 |
JPH03274911A (ja) * | 1990-03-26 | 1991-12-05 | Hitachi Ltd | 演算増幅器 |
JPH0677742A (ja) * | 1992-04-03 | 1994-03-18 | Ricoh Co Ltd | 出力増幅回路 |
JPH06132740A (ja) * | 1992-10-20 | 1994-05-13 | Toshiba Corp | 出力回路 |
WO1997033365A1 (de) * | 1996-03-05 | 1997-09-12 | Philips Electronics N.V. | Operationsverstärker |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014103581A1 (ja) | 2012-12-25 | 2014-07-03 | 扶桑薬品工業株式会社 | 止血剤アプリケータ |
Also Published As
Publication number | Publication date |
---|---|
JP4713560B2 (ja) | 2011-06-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH11163644A (ja) | 差動増幅回路の出力回路 | |
JP4475309B2 (ja) | コンパレータ | |
US20140354249A1 (en) | Voltage regulator | |
US20110205193A1 (en) | Operational amplifier with decreased through current, and display panel driver and display device incorporating the same | |
JP3920427B2 (ja) | 差動増幅回路及びオペアンプ回路 | |
JP4188933B2 (ja) | トレラント入力回路 | |
JP2004062424A (ja) | 半導体集積回路装置 | |
US9660651B2 (en) | Level shift circuit | |
TWI335136B (en) | Data input buffer in semiconductor device | |
JP5412968B2 (ja) | オペアンプ | |
JP4713560B2 (ja) | 差動増幅回路 | |
JP5028972B2 (ja) | オペアンプ回路 | |
JP4724670B2 (ja) | 半導体集積回路装置 | |
JP6329633B2 (ja) | スタートアップ回路 | |
CN109412541B (zh) | 运算放大器的输出级和运算放大器中的方法 | |
JP5199941B2 (ja) | 電圧増幅回路 | |
JP4664177B2 (ja) | オープンドレイン出力回路 | |
JP2007150991A (ja) | 出力回路 | |
JP6398285B2 (ja) | 出力回路 | |
JP5428259B2 (ja) | 基準電圧発生回路および電源クランプ回路 | |
US11073856B2 (en) | Input circuit having hysteresis without power supply voltage dependence | |
JP6873745B2 (ja) | 出力バッファ及び半導体装置 | |
JP2007249733A (ja) | 基準電位発生回路 | |
JP2007036934A (ja) | コンパレータ回路 | |
JP2010124275A (ja) | シュミットトリガ型インバータ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100531 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110104 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110304 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110322 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110324 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |