JP2008047661A - 成膜装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】カバレッジを低下させずに成膜速度を速くすることができる成膜装置を提供する。
【解決手段】本発明に係る成膜装置は、表面に半導体基板1が載置されるステージ14と、ステージ14の上方に位置し、ステージ14の表面と略平行に配置された第1のスパッタリングターゲット34と、ステージ14の斜め上方に位置し、ステージ14の表面に対して斜めに配置された第2のスパッタリングターゲット36とを具備する。この成膜装置によれば、膜となる物質の粒子は、第1のスパッタリングターゲット34だけではなく第2のスパッタリングターゲット36からも飛来する。このため、膜が形成される物の表面に凹凸があっても、この凹凸の斜面部分に対する粒子の入射密度は、一部が従来と比較して大きくなる。従って、凹凸部分における膜のカバレッジを低下させずに、成膜速度を従来と比較して速くすることができる。
【選択図】図2
【解決手段】本発明に係る成膜装置は、表面に半導体基板1が載置されるステージ14と、ステージ14の上方に位置し、ステージ14の表面と略平行に配置された第1のスパッタリングターゲット34と、ステージ14の斜め上方に位置し、ステージ14の表面に対して斜めに配置された第2のスパッタリングターゲット36とを具備する。この成膜装置によれば、膜となる物質の粒子は、第1のスパッタリングターゲット34だけではなく第2のスパッタリングターゲット36からも飛来する。このため、膜が形成される物の表面に凹凸があっても、この凹凸の斜面部分に対する粒子の入射密度は、一部が従来と比較して大きくなる。従って、凹凸部分における膜のカバレッジを低下させずに、成膜速度を従来と比較して速くすることができる。
【選択図】図2
Description
本発明は、成膜装置及び半導体装置の製造方法に関する。特に本発明は、カバレッジを低下させずに成膜速度を速くすることができる成膜装置及び半導体装置の製造方法に関する。
図4は従来の成膜装置の構成を説明する為の平面図であり、図5は図4に示した成膜装置で成膜されるAl合金膜の構成を説明する為の断面図である。両図を用いて、シリコン基板100にAl合金配線となるAl合金膜を形成する従来方法を説明する。
まず、複数のシリコン基板100を、搬入口11により搬送チャンバー110に搬入する。シリコン基板100には、予め層間絶縁膜102及び接続孔102aが形成されている。次いで、シリコン基板100を第1のスパッタリングチャンバー120に搬入し、スパッタリングを行う。これにより、層間絶縁膜102上及び接続孔102aの内部にはバリアメタル膜103が形成される。
次いで、シリコン基板100を第1のスパッタリングチャンバー120から第2のスパッタリングチャンバー131に搬送し、第2のスパッタリングチャンバー131を用いてバリアメタル膜103上にAl合金膜104aを形成する。このとき、接続孔102aの内部においてAl合金膜104aのカバレッジが良くなるように、シリコン基板100を加熱せず、かつ成膜速度を遅くする。
次いで、シリコン基板100を第2のスパッタリングチャンバー131から第3のスパッタリングチャンバー132に搬送し、第3のスパッタリングチャンバー132を用いてAl合金膜104a上にAl合金膜104bを形成する。このとき、シリコン基板100を加熱し、かつAl合金膜104aを形成するときと比較して成膜速度を速くする。
次いで、シリコン基板100を第3のスパッタリングチャンバー132から第4のスパッタリングチャンバー140に搬送し、第4のスパッタリングチャンバー140を用いてAl合金膜104b上に反射防止膜105を形成する。本技術に類似する技術が、特許文献1に開示されている。
上記した第1〜第4のスパッタリング装置それぞれにおいて、スパッタリングターゲットはシリコン基板100の上方に、シリコン基板100と平行に配置されている(図示せず)。
上記した工程において、バリアメタル膜を形成するために必要な時間、及び反射防止膜を形成するために必要な時間それぞれは、Al合金膜を形成するために必要な時間と比較して十分短い。このため、Al合金膜の成膜速度を速くして成膜に必要な時間を短くすると、半導体装置の生産効率が向上する。しかし、層間絶縁膜には接続孔が形成されており、接続孔におけるAl合金膜のカバレッジを高くするためには、従来はAl合金膜の初期の成膜速度を低くする必要があった。
本発明は上記のような事情を考慮してなされたものであり、その目的は、カバレッジを低下させずに成膜速度を速くすることができる成膜装置及び半導体装置の製造方法を提供することにある。
上記課題を解決するため、本発明に係る成膜装置は、表面に半導体基板が載置されるステージと、
前記ステージの上方に位置し、前記ステージの表面と略平行に配置された第1のスパッタリングターゲットと、
前記ステージの斜め上方に位置し、前記ステージの表面に対して斜めに配置された第2のスパッタリングターゲットとを具備する。
前記ステージの上方に位置し、前記ステージの表面と略平行に配置された第1のスパッタリングターゲットと、
前記ステージの斜め上方に位置し、前記ステージの表面に対して斜めに配置された第2のスパッタリングターゲットとを具備する。
この成膜装置によれば、膜となる物質の粒子は、前記第1のスパッタリングターゲットだけではなく前記第2のスパッタリングターゲットからも飛来する。このため、膜が形成される物(例えば層間絶縁膜)の表面に凹凸があっても、この凹凸の斜面部分に対する粒子の入射密度は従来と比較して大きくなる。従って、凹凸部分の斜面部分における成膜速度は従来と比較して速く、凹凸がない部分における成膜速度との差が従来と比較して小さくなる。このため、凹凸部分の斜面部分における膜のカバレッジを低下させずに、成膜速度を従来と比較して速くすることができる。
3つ以上の前記第2のスパッタリングターゲットを設け、互いに隣に位置する2つの前記第2のスパッタリングターゲットの中心それぞれと前記ステージの中心とを結ぶ2本の直線が成す角度は、いずれの前記2つの第2のスパッタリングターゲットを選択しても全て略等しくするのが好ましい。
前記第1及び第2のスパッタリングターゲットは、例えばAl合金ターゲットである。
前記第1及び第2のスパッタリングターゲットは、例えばAl合金ターゲットである。
本発明に係る他の成膜装置は、搬送チャンバーと、
前記搬送チャンバーに繋がっている第1の処理チャンバーと、
前記搬送チャンバーに繋がっている複数の第2の処理チャンバーと、
を具備し、
前記複数の第2の処理チャンバーそれぞれは、
表面に半導体基板が載置されるステージと、
前記ステージの上方に位置し、前記ステージの表面と略平行に配置された第1のスパッタリングターゲットと、
前記ステージの斜め上方に位置し、前記ステージの表面に対して斜めに配置された第2のスパッタリングターゲットとを有する。
前記搬送チャンバーに繋がっている第1の処理チャンバーと、
前記搬送チャンバーに繋がっている複数の第2の処理チャンバーと、
を具備し、
前記複数の第2の処理チャンバーそれぞれは、
表面に半導体基板が載置されるステージと、
前記ステージの上方に位置し、前記ステージの表面と略平行に配置された第1のスパッタリングターゲットと、
前記ステージの斜め上方に位置し、前記ステージの表面に対して斜めに配置された第2のスパッタリングターゲットとを有する。
この成膜装置によれば、カバレッジを低下させずに前記第2の処理チャンバーにおける処理時間を短くすることができる。 前記半導体基板が、前記第1の処理チャンバーによって処理された後に前記第2の処理チャンバーに搬送され、かつ
前記第1の処理チャンバーにおける処理時間は前記第2の処理チャンバーにおける処理時間より短い(例えば半分以下)場合、前記複数の第2の処理チャンバーを並行動作させることにより、前記成膜装置における処理時間を短くすることができる。
前記第1の処理チャンバーにおける処理時間は前記第2の処理チャンバーにおける処理時間より短い(例えば半分以下)場合、前記複数の第2の処理チャンバーを並行動作させることにより、前記成膜装置における処理時間を短くすることができる。
本発明に係る半導体装置の製造方法は、表面に半導体基板が載置されるステージの上方に、第1のスパッタリングターゲットを前記ステージの表面と略平行に配置し、
前記ステージの斜め上方に、第2のスパッタリングターゲットを前記ステージの表面に対して斜めに配置し、
前記ステージの表面上に半導体基板を載置し、前記第1及び第2のスパッタリングターゲットを用いたスパッタリングにより、前記半導体基板に膜を形成する工程を具備する。
前記ステージの斜め上方に、第2のスパッタリングターゲットを前記ステージの表面に対して斜めに配置し、
前記ステージの表面上に半導体基板を載置し、前記第1及び第2のスパッタリングターゲットを用いたスパッタリングにより、前記半導体基板に膜を形成する工程を具備する。
この半導体装置の製造方法において、前記第1及び第2のスパッタリングターゲットは例えばAl合金ターゲットであり、前記半導体基板は、例えば層間絶縁膜及び前記層間絶縁膜に形成された接続孔を具備する。この場合、前記スパッタリングにより、半導体装置の配線となるAl合金膜が前記層間絶縁膜上及び前記接続孔内に形成される。この場合、前記Al合金膜の厚さは、例えば2000nm以上である。
本発明に係る他の半導体装置の製造方法は、搬送チャンバーと、
前記搬送チャンバーに繋がっている第1の処理チャンバーと、
表面に半導体基板が載置されるステージと、前記ステージの上方に位置していて前記ステージの表面と略平行に配置された第1のスパッタリングターゲットと、前記ステージの斜め上方に位置していて前記ステージの表面に対して斜めに配置された第2のスパッタリングターゲットと、を有しており、前記搬送チャンバーに繋がっている複数の第2の処理チャンバーと、
を具備するスパッタリング装置を準備し、
前記第1の処理チャンバーを用いて複数の半導体基板を順次処理し、
前記第1の処理チャンバーによって処理された複数の半導体基板を、前記複数の第2の処理チャンバーを用いて並行処理することにより、前記複数の半導体基板それぞれに同一の膜を形成する。
前記搬送チャンバーに繋がっている第1の処理チャンバーと、
表面に半導体基板が載置されるステージと、前記ステージの上方に位置していて前記ステージの表面と略平行に配置された第1のスパッタリングターゲットと、前記ステージの斜め上方に位置していて前記ステージの表面に対して斜めに配置された第2のスパッタリングターゲットと、を有しており、前記搬送チャンバーに繋がっている複数の第2の処理チャンバーと、
を具備するスパッタリング装置を準備し、
前記第1の処理チャンバーを用いて複数の半導体基板を順次処理し、
前記第1の処理チャンバーによって処理された複数の半導体基板を、前記複数の第2の処理チャンバーを用いて並行処理することにより、前記複数の半導体基板それぞれに同一の膜を形成する。
以下、図面を参照して本発明の実施形態について説明する。図1は、本発明の実施形態に係る成膜装置の構成を説明する為の平面図である。この成膜装置はシリコン基板にAl合金配線となるAl合金膜を形成する装置であり、バリアメタル膜を形成するための第1のスパッタリングチャンバー20、Al合金膜を形成するための複数の第2のスパッタリングチャンバー30、及び反射防止膜を形成するための第3のスパッタリングチャンバー40それぞれを、スリットバルブ12を介して搬送チャンバー10につなげた構成を有している。搬送チャンバー10の内部には、搬入口11から複数のシリコン基板が搬入及び搬出される。
上記した従来技術では、2つのスパッタリング装置を用いて一つのシリコン基板にAl合金膜を形成していた。これに対して、本実施形態では、第2のスパッタリングチャンバー30それぞれが互いに異なるシリコン基板にAl合金膜を形成するため、複数の第2のスパッタリングチャンバー30を用いて複数のシリコン基板を並行処理することができる。
図2(A)及び(B)は、それぞれ第2のスパッタリングチャンバー30の構成を説明する為の平面概略図及び縦断面図である。第2のスパッタリングチャンバー30には排気ポンプ16が繋がっている。
第2のスパッタリングチャンバー30の中には、表面にシリコン基板1が載置されるステージ14、スパッタリングターゲット34、及び複数のスパッタリングターゲット36(本図の例では3個)が配置されている。スパッタリングターゲット34はステージ14の上方に位置しており、ステージ14の表面と略平行に配置されている。スパッタリングターゲット34はステージ14の斜め上方に位置しており、ステージ14の表面に対して斜めに配置されている。互いに隣に位置する2つのスパッタリングターゲット36の中心それぞれとステージ14の中心とを結ぶ2本の直線が成す角度は、いずれの2つのスパッタリングターゲット36を選択しても全て略等しい。すなわちステージ14を中心とした場合に、複数のスパッタリングターゲット36は等間隔で配置されている。スパッタリングターゲット34それぞれからステージ14までの距離は、互いに独立して調節することが可能である。
スパッタリングターゲット34は電極38a上に保持されており、複数のスパッタリングターゲット36は互いに異なる電極38b上に保持されている。電極38a及び複数の電極38bそれぞれの入力は、互いに独立して制御することが可能である。
なお、本図に示した例では、スパッタリングターゲット34の径はスパッタリングターゲット36の径より大きいが、これに限定されない。また、ステージ14の表面に対する複数のスパッタリングターゲット36それぞれの表面の角度は、互いに同一でもよいし異なっていてもよい。
次に、図3の各図を用いて、本実施形態に係る成膜装置を用いてAl合金配線となるAl合金膜を形成する方法を説明する。シリコン基板1上には、予め層間絶縁膜2及び接続孔2aが形成されている。接続孔2aは、例えばウェットエッチングとドライエッチングを併用して形成されるが、ドライエッチングのみで形成されても良い。
まず、シリコン基板1を第1のスパッタリングチャンバー20に搬送し、スパッタリングを行う。これにより、図3(A)に示すように、層間絶縁膜2上、接続孔2aの内壁、及び接続孔2aの底に露出しているシリコン基板1上にはバリアメタル膜3が形成される。バリアメタル膜3は、例えばTiN膜上にTi膜を積層した膜であり、その厚さは例えば50nmである。第1のスパッタリングチャンバー20における処理時間は、後述する第2のスパッタリングチャンバー30における処理時間より短く、例えば半分以下である。
次いで、シリコン基板1をいずれかの第2のスパッタリングチャンバー30に搬送する。次いで、シリコン基板1を加熱しない状態でスパッタリングを行う。このとき、スパッタリングターゲット34,36それぞれとシリコン基板1の距離は、いずれも200mm以上にするのが好ましい。これにより、図3(B)に示すように、バリアメタル膜3上にはAl合金膜4が薄く(例えば400nm)形成される。本工程において、Al合金の粒子は、スパッタリングターゲット34だけではなくスパッタリングターゲット36からも飛来する。このため、接続孔2aの内壁に対するAl合金の粒子の入射密度は従来と比較して大きくなる。従って、接続孔2aの内壁におけるAl合金膜4の成膜速度は従来と比較して速く、層間絶縁膜2上におけるAl合金膜4の成膜速度との差が従来と比較して小さくなる。このため、接続孔2aにおけるAl合金膜4のカバレッジを低下させずに、Al合金膜4の成膜速度を従来と比較して速くすることができる。
その後、第2のスパッタリングチャンバー30内でのスパッタリングを続けつつ、シリコン基板1を例えば400℃に加熱する。このとき、スパッタリングターゲット34,36それぞれとシリコン基板1の距離を短くしない。これにより、図3(C)に示すように、Al合金膜4の膜厚は厚くなる。そして、接続孔2aの中に起因したAl合金膜4表面の凹凸が小さくなった後、スパッタリングのための入力を上げてAl合金膜4の堆積速度を速くする。
これらの工程においても、Al合金の粒子はスパッタリングターゲット34,36それぞれから飛来するため、Al合金膜4のカバレッジを低下させずにAl合金膜4の成膜速度を従来と比較して速くすることができる。最終的にAl合金膜4の厚さを、例えば2000nm以上にする。
また、成膜速度が従来と比較して速いため、Al合金膜4に加わる熱負荷は従来と比較して小さくなる。このため、Al合金膜4のグレインサイズは従来と比較して小さくなる。また、Al合金膜4を第2のスパッタリングチャンバー30で形成するため、従来のように、Al合金膜を成膜している途中で真空度が低い搬送チャンバー10にシリコン基板1を搬送する必要がない。従って、Al合金膜4の表面状態が従来と比較して良好になる。
上記したように、複数の第2のスパッタリングチャンバー30を用いて複数のシリコン基板1を並行処理することにより、複数のシリコン基板1にAl合金膜4を並行して形成することができる。また、上記したようにAl合金膜4の成膜速度を従来と比較して速くすることができる。従って、半導体装置の生産効率を向上させることができる。
また、従来のようにAl合金膜を成膜している途中でシリコン基板1を搬送する必要がない。このため、シリコン基板1を搬送するための時間が不要になる分、半導体装置の生産効率をさらに向上させることができる。
次いで、シリコン基板1を第3のスパッタリングチャンバー40に搬送し、スパッタリングを行う。これにより、図3(D)に示すように、Al合金膜4上には反射防止膜5が形成される。反射防止膜5は例えばTiN膜であり、その厚さは例えば40nmである。第3のスパッタリングチャンバー40における処理時間は、第2のスパッタリングチャンバー30における処理時間より短く、例えば半分以下である。
その後、反射防止膜5上にフォトレジスト膜(図示せず)を形成し、このフォトレジスト膜を露光及び現像する。これにより、反射防止膜5上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして反射防止膜5、Al合金膜4、及びバリアメタル膜3をエッチングする。これにより反射防止膜5、Al合金膜4、及びバリアメタル膜3は選択的に除去され、Al合金配線が形成される。
上記したように、Al合金膜4のグレインサイズは従来と比較して小さくなるため、Al合金膜4の表面状態は良くなり、フォトレジスト膜を露光する工程においてピントを合わせやすくなる。従って、レジストパターンの現像残りが少なくなり、反射防止膜5、Al合金膜4、及びバリアメタル膜3のエッチング残りが少なくなる。
以上、本発明の実施形態によれば、第2のスパッタリングチャンバー30の中に、スパッタリングターゲット34及び複数のスパッタリングターゲット36(本図の例では3つ)を配置したため、Al合金膜4のカバレッジを低下させずにAl合金膜4の成膜速度を従来と比較して速くすることができる。また、Al合金膜4のグレインサイズが小さくなるため、Al合金膜4の表面状態が良好になる。
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば図3の例では、第1層目の層間絶縁膜上にAl合金膜を形成する場合を示したが、第2層目以降の層間絶縁膜上及びこの層間絶縁膜に形成された接続孔内にAl合金膜を形成する場合にも本発明を適用することは可能である。また、Al合金膜の代わりに、Cu配線となるCu膜をスパッタリング法により形成してもよい。
1,100…シリコン基板、2,102…層間絶縁膜、2a,102a…接続孔、3,103…バリアメタル膜、4,104a,104b…Al合金膜、5,105…反射防止膜、10,110…搬送チャンバー、11…挿入口、12…スリットバルブ、14…ステージ、16…排気ポンプ、20,30,40,120,131,132,140…スパッタリングチャンバー、34,36…スパッタリングターゲット、38a,38b…電極
Claims (9)
- 表面に半導体基板が載置されるステージと、
前記ステージの上方に位置し、前記ステージの表面と略平行に配置された第1のスパッタリングターゲットと、
前記ステージの斜め上方に位置し、前記ステージの表面に対して斜めに配置された第2のスパッタリングターゲットと、
を具備する成膜装置。 - 3つ以上の前記第2のスパッタリングターゲットを具備し、
互いに隣に位置する2つの前記第2のスパッタリングターゲットの中心それぞれと前記ステージの中心とを結ぶ2本の直線が成す角度は、いずれの前記2つの第2のスパッタリングターゲットを選択しても全て略等しい請求項1に記載の成膜装置。 - 前記第1及び第2のスパッタリングターゲットはAl合金ターゲットである請求項1又は2に記載の成膜装置。
- 搬送チャンバーと、
前記搬送チャンバーに繋がっている第1の処理チャンバーと、
前記搬送チャンバーに繋がっている複数の第2の処理チャンバーと、
を具備し、
前記複数の第2の処理チャンバーそれぞれは、
表面に半導体基板が載置されるステージと、
前記ステージの上方に位置し、前記ステージの表面と略平行に配置された第1のスパッタリングターゲットと、
前記ステージの斜め上方に位置し、前記ステージの表面に対して斜めに配置された第2のスパッタリングターゲットと、
を有する成膜装置。 - 前記半導体基板は、前記第1の処理チャンバーによって処理された後、前記第2の処理チャンバーに搬送され、
前記第1の処理チャンバーにおける処理時間は前記第2の処理チャンバーにおける処理時間より短い請求項4に記載の成膜装置。 - 表面に半導体基板が載置されるステージの上方に、第1のスパッタリングターゲットを前記ステージの表面と略平行に配置し、
前記ステージの斜め上方に、第2のスパッタリングターゲットを前記ステージの表面に対して斜めに配置し、
前記ステージの表面上に半導体基板を載置し、前記第1及び第2のスパッタリングターゲットを用いたスパッタリングにより、前記半導体基板に膜を形成する工程を具備する半導体装置の製造方法。 - 前記第1及び第2のスパッタリングターゲットはAl合金ターゲットであり、
前記半導体基板は、層間絶縁膜及び前記層間絶縁膜に形成された接続孔を具備し、
前記スパッタリングにより、半導体装置の配線となるAl合金膜が前記層間絶縁膜上及び前記接続孔内に形成される請求項6に記載の半導体装置の製造方法。 - 前記Al合金膜の厚さを2000nm以上にする請求項7に記載の半導体装置の製造方法。
- 搬送チャンバーと、
前記搬送チャンバーに繋がっている第1の処理チャンバーと、
表面に半導体基板が載置されるステージと、前記ステージの上方に位置していて前記ステージの表面と略平行に配置された第1のスパッタリングターゲットと、前記ステージの斜め上方に位置していて前記ステージの表面に対して斜めに配置された第2のスパッタリングターゲットと、を有しており、前記搬送チャンバーに繋がっている複数の第2の処理チャンバーと、
を具備するスパッタリング装置を準備し、
前記第1の処理チャンバーを用いて複数の半導体基板を順次処理し、
前記第1の処理チャンバーによって処理された複数の半導体基板を、前記複数の第2の処理チャンバーを用いて並行処理することにより、前記複数の半導体基板それぞれに同一の膜を形成する、半導体装置の製造方法。
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Legal Events
Date | Code | Title | Description |
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A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20091110 |