JP2008022513A - 歪制御機能付き増幅装置 - Google Patents

Abstract

【課題】ドハティ増幅器と歪補償器を組み合わせた場合の歪補償量をＡＢクラス増幅器の歪補償量に近付けることができる歪制御機能付き増幅装置を提供する。
【解決手段】キャリア増幅回路及びピーク増幅回路を備えたドハティ増幅器２０とプリディストータ１０２を組み合わせてドハティ増幅器２０の非線形歪を補償する。ドハティ増幅器２０の入力信号を方向性結合器１６２及び検波回路１６３で検出し、Ａ／Ｄ変換器１６４を介して制御部１１７に入力する。又ドハティ増幅器２０の出力信号に含まれる相互変調歪を歪検出部１１２で検出して制御部１１７に入力する。制御部１１７は、歪検出部１１２で検出された歪値が小さくなるようにプリディストータ１０２を制御すると共に、歪検出部１１２で検出された歪値及びＡ／Ｄ変換器１６４の出力に応じてピーク増幅回路のバイアスを任意に制御し、ドハティ増幅器２０のＡＭ−ＡＭ変換特性がＡＢ級に近付くようにする。
【選択図】 図１

Description

本発明は、携帯電話システム等の基地局において用いられる増幅装置に係り、特にドハティ増幅器（Doherty増幅器）の歪補償後の相互変調歪を一定にする歪制御機能付き増幅装置に関する。

従来、ＣＤＭＡ信号やマルチキャリア信号を電力増幅する場合、共通増幅器に歪補償手段を付加し、共通増幅器の動作範囲を飽和領域付近まで広げることで低消費電力化を図っていた。歪補償手段として、フィードフォワード歪補償やプリディストーション歪補償などがあるが、歪補償だけでは低消費電力化に限界が近付いている。そのため近年、高効率増幅器としてドハティ増幅器が注目されている。

しかし、ドハティ増幅器は、効率を良好にすればするほど、ＡＭ−ＡＭ（入力振幅レベル対出力振幅レベル）変換特性及びＡＭ−ＰＭ（入力振幅レベル対出力位相回転量）変換特性が劣化し、従来のフィードフォワード歪補償やプリディストーション歪補償で歪を補償しきれない状態になる。

また、一般的なドハティ増幅器のＡＭ−ＡＭ変換特性は、従来のＡＢクラス増幅器と同等にならない。ドハティ増幅器は、動作クラスの異なる増幅器（キャリア増幅器、ピーク増幅器）を２つ組み合わせて構成しているためである。キャリア増幅器は通常ＡＢクラスの動作であり、ピーク増幅器はＣクラスの動作である。入力レベルが高い時のピーク増幅器は、入力レベルが高くなるにつれてゲインが増加するが、キャリア増幅器と同等にならない。このため最終的に動作クラスの異なる増幅器を合成した場合、飽和付近のゲインが低下する。

このような一般的なドハティ増幅器と一般的な歪補償器を組み合わせた場合の歪補償は、従来のＡＢクラス増幅器の歪補償量と比較して、すなわち同一出力の場合におけるＡＢクラス増幅器の歪補償量と比較して劣化する。飽和付近のゲインが低下しているために、ＡＢクラス増幅器より非線形性が大きいからである。よって、歪補償後における相互変調歪の劣化のために効率を限界まで引き出せない状態になる。

ここで、従来のプリディストーション歪補償を行った電力増幅装置について、図１３に示すブロック図を参照して説明する。

図１３において、１０２は非線形歪を補償するプリディストータで、入力端子１０１から入力される信号の歪補償を行い、Ｄ／Ａ変換器１０３へ出力する。このＤ／Ａ変換器１０３は、クロック信号ＣＬＫ１に同期してデジタル信号をアナログ信号に変換し、直交変調器１０４へ出力する。この直交変調器１０４は、発振器１０５からの信号によって入力信号を直交変調する。上記直交変調器１０４で変調された信号は、電力増幅器１０６で増幅され、出力端子１０７から出力される。

また、電力増幅器１０６の出力信号の一部は、方向性結合器１０８を介して取り出され、ミキサ１０９に入力される。ミキサ１０９は、方向性結合器１０８により取り出された信号を発振器１１０からの発振周波数に基づいてＩＦ周波数にダウンコンバートし、Ａ／Ｄ変換器１１１へ出力する。Ａ／Ｄ変換器１１１は、ＩＦ信号をクロック信号ＣＬＫ２に同期してデジタル信号に変換し、歪検出部１１２へ出力する。歪検出部１１２は、高速フーリエ変換回路（ＦＦＴ：Fast Fourier Transform）１１３及びＩＭ（intermodulation：相互変調）演算回路１１４からなり、上記電力増幅器１０６から出力される信号の歪値を求め、制御部１１５へ出力する。制御部１１５は、歪検出部１１２で検出された歪値が小さくなるようにプリディストータ１０２を適応的に制御する。

上記の構成において、電力増幅器１０６から出力される信号の一部が方向性結合器１０８を介して取り出され、ミキサ１０９によりＩＦ周波数にダウンコンバートされた後、Ａ／Ｄ変換器１１１でデジタル信号に変換されて歪検出部１１２へ送られる。歪検出部１１２は、高速フーリエ変換回路１１３でＩＦ信号のスペクトラムを求め、次いでＩＭ演算回路１１４にて変調信号のキャリア数とその離調周波数から計算されるＩＭ３（３次の相互変調歪）、ＩＭ５（５次の相互変調歪）の周波数における電力値を歪値とする。制御部１１５は、歪検出部１１２で検出された歪値が小さくなるようにプリディストータ１０２を適応的に制御する。そして、プリディストータ１０２で歪補償された信号がＤ／Ａ変換器１０３でアナログ信号に変換された後、直交変調器１０４で直交変調され、電力増幅器１０６で増幅されて出力端子１０７から出力される。

次に、上記プリディストータ１０２の構成を図１４に示すブロック図を参照して説明する。
電力増幅器１０６の非線形特性が相互変調歪として現れるのは、奇数次歪であるため、電力増幅器１０６の非線形の逆特性を付加するプリディストータ１０２は、［式１］で近似できる。

［式１］
ｙ＝α*｜ｘ｜^２*ｘ＋β*｜ｘ｜^４*ｘ＋γ*｜ｘ｜^６*ｘ
ここで、ｘ、ｙはプリディストータ１０２の入力信号及び出力信号で複素数である。制御部１１５は、歪検出部１１２で得られた歪値が小さくなるように摂動法を用いて、α、β、γの値を制御する。また、α、β、γは複素数で、
［式２］
α＝Ａ３＊ｅｘｐ（ｊ＊φ３）
β＝Ａ５＊ｅｘｐ（ｊ＊φ５）
γ＝Ａ７＊ｅｘｐ（ｊ＊φ７）
と表され、αはＡ３とφ３で、βはＡ５とφ５で、γはＡ７とφ７で決まる。これらの係数をφ３→Ａ３→φ５→Ａ５→φ７→Ａ７→φ３…という順番で変化させ、歪値が小さくなるようにα、β、γの値を更新する。

上記のようにプリディストータ１０２は、上記［式１］で近似できるので、図１４のように構成される。すなわち、入力端子１０１に入力される信号ｘに対し、「α*ｘ^３」の演算を行う第１の演算系１２０、「β*ｘ^５」の演算を行う第２の演算系１３０、「γ*ｘ^７」の演算を行う第３の演算系１４０を設け、上記第１、第２、第３の演算系１２０、１３０、１４０の演算結果と入力信号ｘとを加算器１５０で加算し、その加算結果ｙを出力端子１５１から出力する。

第１の演算系１２０は、入力信号ｘと定数器１２１の出力|ｘ|^２を乗算する乗算器１２２、及びこの乗算器１２２の出力と係数αとを乗算する乗算器１２３により構成される。

第２の演算系１３０は、入力信号ｘと定数器１３１の出力|ｘ|^４を乗算する乗算器１３２、及びこの乗算器１３２の出力と係数βとを乗算する乗算器１３３により構成される。

第３の演算系１４０は、入力信号ｘと定数器１４１の出力|ｘ|^６を乗算する乗算器１４２、及びこの乗算器１４２の出力と係数γとを乗算する乗算器１４３により構成される。

上記のように制御部１１５は、歪検出部１１２で得られた歪値が小さくなるように摂動法を用いて係数α、β、γの値を制御し、電力増幅器１０６における非線形の逆特性を、べき級数を用いたプリディストータ１０２で近似することにより、歪補償が可能となる。

しかし、上記プリディストーション歪補償を行った増幅器は、上記したように歪補償だけでは低消費電力化に限界が近付いている。

図１５は、従来のドハティ増幅器の構成を示すブロック図である。
入力端子１に入力された信号は、分配器２で分配され、その一方の信号はキャリア増幅回路４に入力される。キャリア増幅回路４は、増幅素子４２と、この増幅素子４２の入力側と整合を取る入力整合回路４１と、増幅素子４２の出力側と整合を取る出力整合回路４３から構成されている。キャリア増幅回路４の出力は、λ／４変成器６１でインピーダンス変換される。

上記分配器２で分配されたもう一方の信号は、移相器３で位相が９０度遅延されてピーク増幅回路５に入力される。ピーク増幅回路５はキャリア増幅回路４と同様に、入力整合回路５１と、増幅素子５２と、出力整合回路５３から構成されている。λ／４変成器６１及びピーク増幅回路５の出力はノード（合成点）６２において合成される。λ／４変成器６１とノード６２とを合わせて、ドハティ合成部６と呼ぶ。合成された信号は、出力負荷Ｚ_０に整合するため、λ／４変成器７でインピーダンス変換され、出力端子８を介して負荷９に供給される。上記増幅素子４２、５２としては、通常、ＬＤ−ＭＯＳ（Lateral Diffused ＭＯＳ）、ＧａＡｓ−ＦＥＴ、ＨＥＭＴ、ＨＢＴ等の半導体デバイスが用いられる。

キャリア増幅回路４とピーク増幅回路５は、増幅素子４２がＡＢ級にバイアスされ、増幅素子５２がＢ又はＣ級にバイアスされている点で異なる。そのため、増幅素子５２が動作する入力までは増幅素子４２は単独で動作し、増幅素子４２が飽和領域に入り、増幅素子４２の線形性が崩れ始めると、増幅素子５２が動作し始め、増幅素子５２の出力が負荷９に供給され、増幅素子４２とともに負荷９を駆動する。このとき出力整合回路４３の負荷線は、高い抵抗から低い抵抗へ移動するが、増幅素子４２は飽和領域にあるので効率は良い。入力端子１からの入力が更に増加すると、ピーク増幅回路５の増幅素子５２も飽和し始めるが、増幅素子４２、５２ともに飽和しているので、このときも効率は良い。

図１６は、図１５のドハティ増幅器における理論上のコレクタ効率（％）ないしドレイン効率（％）を示す図である。なお、ここでいうコレクタ効率とは、コレクタに印加される電源の電圧（直流）とその電源から供給される電流（直流）の積に対する、コレクタから取り出せる無線周波出力電力の割合の意味であり、ドレイン効率についても同様である。

図１６の横軸はバックオフ（ｄＢ）であり、増幅素子４２、５２の両方が飽和する最小の入力端子１への入力レベル、即ちコンプレッションポイントを０ｄＢとし、入力レベルがコンプレッションポイントに対しどれだけ余裕があるかを示す数値である。

図１６において、実線は簡単なモデルにおけるドハティ増幅器の効率を示し、破線は一般的なＢ級増幅器の効率を示している。

入力レベルが小さく、バックオフが６ｄＢ以上の領域Ａにあるときは、基本的にキャリア増幅回路４のみ動作する。バックオフが６ｄＢになる付近でキャリア増幅回路４は飽和し始め、効率はＢ級増幅器の最大効率付近まで達する。ドハティ増幅器の最大出力をＰ_０とすると、このときキャリア増幅回路４の出力は約Ｐ_０／４である。

バックオフが６ｄＢ以下の領域Ｂでは、入力レベルが増加するに従い、キャリア増幅回路４の出力は約Ｐ_０／４からＰ_０／２へ増加し、ピーク増幅回路５の出力はほぼ０からＰ_０／２へ増加する。このときキャリア増幅回路４及びピーク増幅回路５の出力電力の和は、入力端子１への入力電力に対し、領域Ａのときと同じ比例定数で比例する。ピーク増幅回路５が動作し始めると効率は一旦低下するが、ピーク増幅回路５も飽和し始めるコンプレッション点で再びピークを迎える。コンプレッション点において、キャリア増幅回路４とピーク増幅回路５の出力は等しくなる。

一般に、ＣＤＭＡ信号やマルチキャリア信号は高いピークファクタ、すなわちピーク電力と平均電力の比を有するが、通常の増幅器では７〜１２ｄＢのピークファクタに対応できるように、コンプレッション点からその分を下げた点を動作点としている。

図１５に戻り、各部のインピーダンスを説明する。出力負荷Ｚ_０は一定に規定されているので、これを起点とする。ノード６２からλ／４変成器７をみたインピーダンスＺ_７は、λ／４変成器７の特性インピーダンスをＺ_２とすると、
Ｚ_７＝Ｚ_２ ^２／Ｚ_０
となる。

出力整合回路４３からλ／４変成器６１をみたインピーダンスＺ_４は、Ａ領域においては出力整合回路５３の出力インピーダンスが実質的に無限大となるために上記と同様に求まり、入力信号レベルが大きいＣ領域においては負荷を等しく分担するため、λ／４変成器６１の負荷インピーダンス（ノード６２での増幅回路４の寄与分）と出力整合回路５３の負荷インピーダンスがそれぞれ２Ｚ_７となるので、

となる。ただし、Ｚ_１は、λ／４変成器６１の特性インピーダンスである。インピーダンスＺ_４及びＺ_５は、Ｂ領域ではＡ領域の時の値とＣ領域の時の値との間をそれぞれ遷移する。

更にドハティ増幅器を周波数の高い領域に応用した場合について、以下に説明する。

すなわち、インピーダンスＺ_４は入力信号のレベルが小さいとき（Ａ領域）のインピーダンス値に対し、入力信号レベルが大きいとき（Ｃ領域）には半分になり、換言すれば２倍の負荷変動を起こす。例えば、Ｚ_７＝２５Ω、Ｚ_１＝５０Ωとすると、Ｚ_４は１００〜５０Ωの間で変化する。従って増幅素子４２の負荷インピーダンスも変動している。

上述したドハティ増幅器は、図１７で示すようなＡＢ級の平衡増幅器と比較して飽和領域における出力電力が低下するという欠点がある。図１７の平衡増幅器は、入力端子２００から入力される信号を分配器２０１で２つの増幅回路２１０、２２０に分配し、この増幅回路２１０、２２０で増幅された信号を合成器２０２で合成し、出力端子２０３から出力負荷２０４に供給している。上記増幅回路２１０は、入力整合回路２１１、ＡＢ級にバイアスされた増幅素子２１２、出力整合回路２１３により構成され、増幅回路２２０は、入力整合回路２２１、ＡＢ級にバイアスされた増幅素子２２２、出力整合回路２２３により構成されている。

ドハティ増幅器の飽和領域における出力電力は、ＡＢ級にバイアスされた平衡増幅器より小さい。これはドハティ増幅器の飽和領域における出力電力が、ＡＢ級のキャリア増幅回路４とＣ級のピーク増幅回路５の合成であり、Ｃ級はＡＢ級と比較して利得が低下することに起因する。この飽和領域における出力電力の低下は、更に増幅器を追加し合成することで対処することになるが、平衡増幅器と比較して多くの増幅器が必要になり、コスト高になる。

上記ドハティ増幅器の飽和領域における電力の低下を改善する方法として、入力レベルに応じてピーク増幅回路のゲートバイアス電圧を制御することで、特性の劣化を補償した図１８に示すようなドハティ増幅器が考えられている。このドハティ増幅器と図１５に示した従来のドハティ増幅器との違いは、入力端子１と分配器２との間に方向性結合器１７を設け、この方向性結合器１７から取り出した信号をピーク増幅回路５のゲートバイアス制御回路１８に入力してピーク増幅回路５のバイアスを制御するようにした点である。

ゲートバイアス制御回路１８は、方向性結合器１７から得られた信号をダイオード検波し、図１９に一例を示すゲートバイアス電圧制御特性のようなゲートバイアス電圧を出力する。入力レベルが低いＡ領域では、ピーク増幅回路５をＣ級動作させているので、従来のドハティ増幅器と同じであるが、ピーク増幅回路５も飽和し始めるコンプレッション点では、キャリア増幅回路４と同じＡＢ級動作であるため、ＡＢ級の平衡増幅器と同等の飽和電力が得られる。Ｂ領域では、Ａ領域のときの値とＣ領域のときの値との間を遷移するような特性になっている。このようなゲートバイアス制御により、高効率で飽和電力が低下しないドハティ増幅器を実現できる。

ゲートバイアス制御回路１８は、ダイオード検波によるアナログ回路が考えられるが、製品化する際にはダイオードの個体の特性バラツキにより同じゲートバイアス特性を実現するのは困難であり、また、調整により特性をほぼ一定にしてもその調整工数により、製造コストが増大する。この問題を解決する方法としてデジタル回路でゲートバイアス制御回路１８を実現することは容易に考えられる。

図２０は、デジタル回路によるゲートバイアス制御回路を備えたドハティ増幅器を送信機に適用した場合の構成を示すブロック図である。ベースバンドＩ相信号（同相成分）及びベースバンドＱ相信号（直交成分）は、入力端子２３１、２３２より歪補償を行うデジタルプリディストータ２３３を介してデジタル直交変調器２３４に入力される。この直交変調器２３４は、乗算器２３５、２３６、ＮＣＯ（Numerical Controlled Oscillator）２３７及び加算器２３８からなり、上記プリディストータ２３３で歪補償された信号を変調する。直交変調器２３４で変調された信号は、Ｄ／Ａ変換器２３９でデジタル信号からアナログ信号に変換され、ローパスフィルタ（ＬＰＦ）２４０を介してアップコンバータ２４１に入力され、ＲＦ信号（高周波信号）に変換される。このＲＦ信号は、ドライバアンプ２４２で増幅された後、ドハティ増幅器２４３の入力端子１に入力される。このドハティ増幅器２４３は、上記図１８に示したものと同様の構成であるので、詳細な説明は省略する。

また、上記プリディストータ２３３から出力されるベースバンドＩ相信号及びベースバンドＱ相信号は、パワーディテクタ２４４に入力されて「√（Ｉ^２＋Ｑ^２）」の演算により包絡線が計算される。このパワーディテクタ２４４の演算結果は、ゲートバイアス制御特性が記憶されているＬＵＴ（Look Up Table）２４５に入力される。このＬＵＴ２４５から出力されるゲートバイアス制御信号は、Ｄ／Ａ変換器２４６でデジタル信号からアナログ信号に変換された後、ローパスフィルタ（ＬＰＦ）２４７及びバッファアンプ２４８を介してドハティ増幅器２４３のピーク増幅回路５に入力され、そのバイアスを制御する。上記ドハティ増幅器２４３の出力端子８から出力される信号は、負荷９に供給される。

ゲートバイアス制御回路１８をデジタル回路で実現するもう１つの利点としてゲートバイアス制御特性をＬＵＴ２４５に書き込むことで、バイアス制御を自由に設定できることが上げられる。

そして、上記ドハティ増幅器２４３の出力信号の一部を方向性結合器２５１により分岐して取り出し、ダウンコンバータ２５２でＩＦ信号に変換する。このＩＦ信号は、ローパスフィルタ２５３を介してＡ／Ｄ変換器２５４に入力され、アナログ信号からデジタル信号に変換されて歪検出回路２５５へ送られる。この歪検出回路２５５は、Ａ／Ｄ変換器２５４でサンプリングされた信号から歪を検出し、その検出信号を制御回路２５６へ出力する。制御回路２５６は、歪検出回路２５５で検出された歪が小さくなるようにプリディストータ２３３を適応制御する。

また、本発明に関連する公知技術として、主増幅器と補助増幅器からなるドハティ増幅器において、補助増幅器のバイアスを制御して歪の発生を低減し、また、入力信号の帯域を広げずに済むようにした歪制御機能付き増幅器が知られている（例えば、特許文献１参照。）。
米国特許出願公開第２００６／００４９８７０号明細書

一般的なドハティ増幅器と一般的な歪補償器を組み合わせた場合の歪補償は、従来のＡＢクラス増幅器の歪補償量と比較して劣化する。飽和付近のゲインが低下しているために、ＡＢクラス増幅器より非線形性が大きくなり、歪補償後における相互変調歪の劣化のために効率を限界まで引き出すことが困難である。

また、従来のドハティ増幅器は、効率を良好にすればするほど、ＡＭ−ＡＭ（入力振幅レベル対出力振幅レベル）変換特性及びＡＭ−ＰＭ（入力振幅レベル対出力位相回転量）変換特性が劣化し、また、歪制御機能付き増幅器においても歪の低減が十分でなく、効率を限界まで引き出すことができないという問題がある。

また、図２０に示した送信機では、入力端子２３１、２３２からのベースバンドＩ相信号、Ｑ相信号が、プリディストータ２３３を介して乗算器２３５、２３６へ分岐されてＲＦ信号に変換され、ピーク増幅回路５における増幅素子５２のゲート端子（増幅素子５２をＦＥＴにより構成した場合）に入力されるまでの遅延時間τ１と、プリディストータ２３３からパワーディテクタ２４４へ分岐された信号がゲートバイアス制御信号となってピーク増幅回路５における増幅素子５２のゲート端子に達するまでの遅延時間τ２に差があると、ＲＦ信号とゲートバイアス制御信号にタイミングずれが発生し、ドハティ増幅器２４３の歪以外に、タイミングずれによる歪が発生してしまうという問題がある。

上記ＲＦ信号とゲートバイアス制御信号のタイミングのずれによる歪について以下に説明する。例えばＩＱベースバンド信号からピーク増幅回路５における増幅素子５２のゲート端子に達するまでのＲＦ信号の遅延時間τ１とゲートバイアス制御信号の遅延時間τ２が等しい場合と異なっている場合のイメージ波形を図２１に示す。図２１（ａ）は「τ１＝τ２」でのイメージ波形、同図（ｂ）は「τ１＜τ２」のときのイメージ波形で、それぞれＲＦ信号の包絡線とゲートバイアス制御信号の時間波形であり、横軸に時間、縦軸に振幅を表示している。

（ａ）「τ１＝τ２」では、ＲＦ信号とゲートバイアス制御信号のタイミングのずれがないが、（ｂ）「τ１＜τ２」では、ＲＦ信号とゲートバイアス制御信号のタイミングのずれにより、ＲＦ信号の包絡線振幅が時間とともに増加するときのゲートバイアス電圧と、時間とともに減少するときのゲートバイアス電圧に違いがある。これは、ＲＦ信号が増加するときと減少するときで、ピーク増幅回路５の動作クラスが違うことになり、歪の発生要因となる。

一般的に増幅器は、動作クラス（ゲートバイアス電圧）によって、利得、歪特性（ＡＭ−ＡＭ特性、ＡＭ−ＰＭ特性）に違いがあるので、ＲＦ信号が増加するときと減少するときで動作クラスに違いがあれば歪が大きくなる。

ゲートバイアス制御回路をデジタル回路で実現する際には、このタイミングのずれを補正するのに、デジタル回路のクロック周波数の単位で調整することが可能である。つまり、図２１（ｂ）の「τ１＜τ２」では、ＲＦ信号の遅延時間を大きくするために、例えば加算器２３８の後段にフリップフロップを追加することにより、τ１をτ２に近付けることが可能である。また、Ｄ／Ａ変換器２３９の後段に同軸線路などの遅延線を配置し、アナログ信号で遅延時間τ１とτ２を合わせることが可能となる。

しかし、デジタル回路のフリップフロップによる遅延時間の調整は、デジタル回路のクロック周波数の単位でしか調整できない。また、アナログ回路の遅延線で遅延時間を調整するのは、一般的に線路長が長くなり、小型化、原価低減の面から不利になってしまう。

本発明は上記の課題を解決するためになされたもので、一般的なドハティ増幅器及び歪補償器を組み合わせた場合における歪補償量をＡＢクラス増幅器の歪補償量に近付けることができ、効率を限界まで引き出すことができる歪制御機能付き増幅装置を提供することを目的とする。

また、本発明は、ゲートバイアス制御機能を備えたドハティ増幅器と歪補償器を組み合わせた場合において、ＲＦ信号とゲートバイアス制御信号のタイミングのずれを精度良く調整できる歪制御機能付き増幅装置を提供することを目的とする。

第１の発明に係る歪制御機能付き増幅装置は、ＡＢ級で動作する増幅素子を備えたキャリア増幅回路と、制御端子から入力される制御信号により増幅動作が制御される増幅素子を備えたピーク増幅回路と、前記キャリア増幅回路及びピーク増幅回路で増幅された信号を合成して出力する合成手段とからなるドハティ増幅器と、
前記ドハティ増幅器の非線形歪を補償するプリディストータと、前記ドハティ増幅器の出力信号に含まれる相互変調歪を検出する歪検出部と、前記歪検出部で検出された歪値が小さくなるように前記プリディストータを制御すると共に、前記歪検出部で検出された歪値及び前記ドハティ増幅器の入力信号のレベルに応じて前記ピーク増幅回路のバイアスを任意に制御し、前記ドハティ増幅器の入力振幅レベル対出力振幅レベル変換特性がＡＢ級に近付くように制御する制御部とからなるプリディストーション歪補償回路とを具備することを特徴とする。

第２の発明に係る歪制御機能付き増幅装置は、ＡＢ級で動作する増幅素子を備えたキャリア増幅回路と、制御端子から入力されるバイアス制御信号により増幅動作が制御される増幅素子を備えたピーク増幅回路と、前記キャリア増幅回路及びピーク増幅回路で増幅された信号を合成して出力する合成手段とからなるドハティ増幅器と、
増幅対象となる入力信号について、前記ドハティ増幅器で発生する非線形歪を補償するプリディストータと、前記プリディストータで補償された信号を高周波信号に変換して前記ドハティ増幅器の信号入力端子に入力する第１の信号系統と、前記プリディストータから出力される信号を分岐して取り出し、該信号のレベル及び予め設定されたバイアス制御特性に基づいてバイアス制御信号を生成して前記ドハティ増幅器の制御端子に入力する第２の信号系統と、前記第１の信号系統と第２の信号系統の少なくとも一方に設けられる遅延調整回路と、前記ドハティ増幅器の出力信号に含まれる相互変調歪を検出する歪検出部と、前記歪検出部で検出された歪値が小さくなるように前記プリディストータを制御すると共に前記遅延調整回路の信号遅延量を制御する制御部とを具備したことを特徴とする。

第１の発明によれば、歪検出部で検出された歪値が小さくなるようにプリディストータを制御すると共に、歪検出部で検出された歪値及びドハティ増幅器の入力信号レベルに応じてピーク増幅回路のバイアスを任意に制御し、ドハティ増幅器の入力振幅レベル対出力振幅レベル変換特性がＡＢ級に近付くように制御することで、一般的なドハティ増幅器及びプリディストータを組み合わせた場合の歪補償量をＡＢクラス増幅器の歪補償量に近付けることができ、効率を限界まで引き出すことができる。また、歪補償量のバラツキもバイアスを任意に変えることにより吸収できる。

第２の発明によれば、ドハティ増幅器に対する高周波信号を伝送する第１の信号系統とバイアス制御信号を伝送する第２の信号系統の少なくとも一方に遅延調整回路を設け、歪検出部で検出された歪値が小さくなるように遅延調整回路の信号遅延量を調整することで、第１の信号系統における高周波信号と第２の信号系統におけるバイアス制御信号のタイミングずれを無くして歪の発生を抑圧することができる。

以下、図面を参照して本発明の実施形態を説明する。

（第１実施形態）
図１は本発明の第１実施形態に係る歪制御機能付き増幅装置の構成を示すブロック図であり、プリディストーション歪補償回路１００とドハティ増幅器２０を組み合わせて構成したものである。図２はドハティ増幅器２０の詳細な構成を示すブロック図である。

図１に示すように、プリディストーション歪補償回路１００への入力信号は、入力端子１０１よりプリディストータ１０２に入力される。プリディストータ１０２は、上記図１４に示したものと同様の構成であるので詳細な説明は省略する。プリディストータ１０２は、入力信号の非線形歪を補償してＤ／Ａ変換器１０３へ出力する。Ｄ／Ａ変換器１０３は、クロック信号ＣＬＫ１に同期してデジタル信号をアナログ信号に変換し、直交変調器１０４へ出力する。この直交変調器１０４は、発振器１０５からの信号によって入力信号を直交変調し、遅延補正回路１６１を介してドハティ増幅器２０へ出力する。上記遅延補正回路１６１は、後述する制御部１１７における信号の遅延に合わせて、上記変調信号を遅延させるためのもので、例えば伝送線路や遅延フィルタなどで構成される。上記遅延補正回路１６１で遅延補正された変調波は、ドハティ増幅器２０で増幅され、出力端子１０７から出力される。

また、ドハティ増幅器２０の出力信号の一部は、方向性結合器１０８を介して取り出され、ミキサ１０９に入力される。ミキサ１０９は、方向性結合器１０８から取り出された信号を発振器１１０からの発振周波数に基づいてＩＦ周波数にダウンコンバートする。ミキサ１０９でダウンコンバートされたＩＦ信号は、Ａ／Ｄ変換器１１１でデジタル信号に変換されて歪検出部１１２へ送られる。この歪検出部１１２は、高速フーリエ変換回路（ＦＦＴ）１１３及びＩＭ演算回路１１４からなり、上記ドハティ増幅器２０から出力される信号の歪値を求め、制御部１１７へ出力する。

また、上記直交変調器１０４から出力される変調信号の一部は、方向性結合器１６２を介して取り出され、検波回路１６３に入力される。この検波回路１６３は、例えばショットキーダイオードなどで構成された一般的な検波回路であり、変調波の電力の大きさに応じた電圧を出力する。検波回路１６３から出力される電圧は、Ａ／Ｄ変換器１６４でアナログ信号からデジタル信号に変換されて制御部１１７へ送られる。上記Ａ／Ｄ変換器１６４は、検波回路１６３から出力される電圧（アナログ信号）をクロック信号ＣＬＫ３に同期してデジタル信号に変換する。

制御部１１７は、歪検出部１１２で検出された歪値が小さくなるようにプリディストータ１０２を適応的に制御すると共に、歪検出部１１２で検出された相互変調歪が目標値になるように、検波回路１６３からＡ／Ｄ変換器１６４を介して送られてくる信号をそのまま用いたり、また、任意（例えば図４の検波電圧が元であれば、Ａ領域を上下させたり、Ｂ領域の傾きを急峻にしたり、緩やかにしたり、Ｃ領域を上下させること）に変更した電圧でドハティ増幅器２０のバイアスを制御し、歪補償量を改善する。この場合、制御部１１７から出力されるドハティ増幅器２０に対する制御信号（デジタル信号）は、Ｄ／Ａ変換器１１６によりクロック信号ＣＬＫ４に同期してアナログ信号に変換されてドハティ増幅器２０へ送られ、図２に示すようにピーク増幅回路５内の増幅素子５２のゲート端子１１に入力される。また、制御部１１７は、上記検波回路１６３からＡ／Ｄ変換器１６４を介して送られてくる信号に基づいてドハティ増幅器２０のバイアスを制御し、歪補償量を改善する。

すなわち、制御部１１７は、歪補償を行いながら上記検波回路１６３からＡ／Ｄ変換器１６４を介して入力される信号レベルに応じて上記ピーク増幅回路５内の増幅素子５２のバイアス電圧を変化させることにより、飽和付近のゲインの低下を補い、ＡＢクラス増幅器と同等の歪補償可能な非線形性を確保している。

次にドハティ増幅器２０の詳細な構成について図２を参照して説明する。
ドハティ増幅器２０の入力端子１には、図１に示した直交変調器１０４で変調された信号が入力される。この入力端子１に入力された信号は、分配器２で分配され、その一方の信号はキャリア増幅回路４に入力される。キャリア増幅回路４は、増幅素子４２と、この増幅素子４２の入力側と整合を取る入力整合回路４１と、増幅素子４２の出力側と整合を取る出力整合回路４３から構成されている。キャリア増幅回路４の出力は、λ／４変成器６１でインピーダンス変換される。

上記分配器２で分配されたもう一方の信号は、移相器３で位相が９０度遅延されてピーク増幅回路５に入力される。ピーク増幅回路５は、増幅素子５２と、この増幅素子５２の入力側と整合を取る入力整合回路５１と、増幅素子５２の出力側と整合を取る出力整合回路５３から構成される。上記増幅素子５２は、制御端子であるゲート端子１１を備え、このゲート端子１１に上記図１に示したＤ／Ａ変換器１１６から出力されるゲートバイアス電圧が入力される。上記増幅素子４２、５２としては、通常、ＬＤ−ＭＯＳ（Lateral Diffused ＭＯＳ）、ＧａＡｓ−ＦＥＴ、ＨＥＭＴ、ＨＢＴ等の半導体デバイスが用いられる。なお、増幅素子５２としてＦＥＴを用いた場合は、ゲートバイアス電圧により動作が制御されるが、増幅素子５２としてトランジスタを用いた場合はベースバイアス電圧により動作が制御される。

そして、上記λ／４変成器６１及びピーク増幅回路５の出力は、ノード６２において合成される。上記λ／４変成器６１及びノード６２によりドハティ合成部６を構成している。ノード６２で合成された信号は、出力負荷Ｚ_０に整合するため、λ／４変成器７でインピーダンス変換され、出力端子８を介して図１に示した出力端子１０７へ送られる。

次に上記実施形態に係る歪制御機能付き増幅装置の動作を説明する。
入力端子１０１より入力された信号は、プリディストータ１０２により非線形歪が補償され、Ｄ／Ａ変換器１０３でアナログ信号に変換された後、直交変調器１０４で直交変調される。この直交変調器１０４で変調された信号は、遅延補正回路１６１により制御部１１７の処理時間に合わせて遅延補正され、ドハティ増幅器２０により増幅されて出力端子１０７から出力される。

このときドハティ増幅器２０で増幅された信号の一部が方向性結合器１０８を介して取り出され、ミキサ１０９によりＩＦ周波数にダウンコンバートされた後、Ａ／Ｄ変換器１１１でデジタル信号に変換されて歪検出部１１２へ送られる。歪検出部１１２は、高速フーリエ変換回路１１３でＩＦ信号のスペクトラムを求め、次いでＩＭ演算回路１１４にて変調信号のキャリア数とその離調周波数から計算されるＩＭ３（３次の相互変調歪）、ＩＭ５（５次の相互変調歪）の周波数における電力値を歪値とする。制御部１１７は、歪検出部１１２で検出された歪値が小さくなるようにプリディストータ１０２を適応的に制御する。

上記制御部１１７の上記プリディストータ１０２に対する制御動作を図３に示すフローチャートを参照して説明する。
先ず、更新対象係数、設定回数、前回の歪値、ピーク増幅回路５内の増幅素子５２に対するゲートバイアス電圧（図４内のａ_０、ｂ_０、ｃ_０）等について初期設定を行う（ステップＡ１）。例えば更新する対象の係数Ｋをφ３に設定し、歪検出部１１２で計算された歪値を、前回の歪値と比較する（ステップＡ２）。歪値が前回の値より小さくなっていれば、更に同じ方向に係数を更新し、すなわち、「Ｋ＝Ｋ＋Step」の処理により係数を更新し（ステップＡ４）、歪値が大きくなっていれば「Step＝Step ＊ (−１)」の処理により更新方向を反転させ（ステップＡ３）、その後、ステップＡ４に進んで係数の更新を行う。次に同じ係数φ３を連続して何回更新したかをカウントし（ステップＡ５）、検出した歪値を保存する（ステップＡ６）。この保存した歪値は、次回の歪値比較で用いる。ここで保存した歪値が目標値もしくはＡＢクラスとほぼ同等の歪値になった場合は、パラメータを固定する。但し、現在の歪値が劣化しはじめたら、またステップＡ２から開始する。

次に、更新回数と予め設定した設定回数を比較し（ステップＡ７）、更新回数が設定回数以下であればステップＡ２に戻ってφ３の係数更新を繰り返す。また、更新回数が設定回数を超えると、更新対象係数を変更する（ステップＡ８）。つまり、係数Ｋをφ３からＡ３に変更し、更新回数をクリアする（ステップＡ９）。その後、ステップＡ２に戻り、上記の動作を繰り返して実行する。更に歪値がほぼ収束（歪値が前回の歪値より小さくならない：Ａ２をモニタすることで分かる）した場合、ピーク増幅回路５内の増幅素子５２に対するゲートバイアス電圧を動かす（Ａ〜Ｃ領域のａ_０、ａ_１、ａ_２、ｂ_０、ｂ_１、ｂ_２、ｃ_０、ｃ_１、ｃ_２を任意に変更していく）（ステップＡ１０）。その後、従来の動作をまた繰り返す。制御部１１５は、このような制御の流れで歪値が小さくなるようにプリディストータ１０２の係数やピーク増幅回路５内の増幅素子５２に対するゲートバイアス電圧を制御する。

上記のような摂動法によって増幅器における非線形の逆特性を、べき級数を用いたプリディストータ１０２で近似することにより、ドハティ増幅器２０の非線形歪を補償することができる。なお、図２では説明を容易にするため省略したが、ドハティ増幅器２０の前段にドライブ増幅器を設けても良いし、直交変調器１０４の後段にドライブ増幅器を設けても良い。また、最適アルゴリズムは特に規定している訳ではなく他にもある。

また、上記制御部１１７には、直交変調器１０４から出力される変調信号の一部が方向性結合器１６２を介して取り出され、検波回路１６３で検波されて変調波の電力の大きさに応じた電圧となり、Ａ／Ｄ変換器１６４でアナログ信号からデジタル信号に変換されて入力される。制御部１１７は、歪検出部１１２で検出された歪値及び検波回路１６３からＡ／Ｄ変換器１６４を介して入力される信号レベルに応じてピーク増幅回路５内の増幅素子５２のゲートバイアス電圧を図４の制御特性に示すように変化させ、ドハティ増幅器２０のＡＭ−ＡＭ変換特性をＡＢ級に近付けることにより、飽和付近のゲインの低下を補い、ＡＢクラス増幅器と同等の歪補償可能な非線形性を確保する。

図４は、ピーク増幅回路５内の増幅素子５２に対するゲートバイアス電圧の制御例（図４のａ_０、ｂ_０、ｃ_０の例）を示したもので、横軸に入力電力（ｄＢｍ）をとり、縦軸に出力電圧（Ｖ）をとって示した。制御部１１７は、直交変調器１０４から出力される変調信号の電力が低レベルの範囲、すなわちドハティ増幅器２０が飽和し始めるまでは図４のＡ領域に示すようにゲートバイアス電圧を低レベルに保持し、ドハティ増幅器２０が飽和し始めるとＢ領域に示すように入力電力に応じてゲートバイアス電圧を上昇させ、ドハティ増幅器２０が飽和点に達するとＣ領域に示すようにゲートバイアス電圧の上昇を抑えた制御特性としている。

制御部１１７から出力される増幅素子５２のゲートバイアス電圧を図４に示した特性図のように変化させるとにより、ドハティ増幅器２０の飽和付近のゲインを図５のＡＭ−ＡＭ変換特性に示すようにＡＢクラスの増幅器と同等にすることができる。なお、図４は、増幅素子５２に対するゲートバイアス制御の一例を示したもので、制御部１１７にて任意の制御特性に変換することが可能である。

図５は、ドハティ増幅器及びＡＢクラス増幅器のＡＭ−ＡＭ変換特性の例を示したもので、横軸に入力（ｄＢｍ）をとり、縦軸にゲイン（ｄＢ）をとって示した。図５において、ａは上記実施形態におけるドハティ増幅器２０のＡＭ−ＡＭ変換特性、ｂは一般的なドハティ増幅器のＡＭ−ＡＭ変換特性、ｃはＡＢクラス増幅器のＡＭ−ＡＭ変換特性である。一般的なドハティ増幅器は、特性ｂに示すように入力信号のレベルが増大した場合、入力電力が比較的低いレベルで飽和してしまう。これに対し上記実施形態に示したドハティ増幅器２０は、特性ａに示すように入力信号のレベルが増大して一般的なドハティ増幅器の飽和付近に達しても、増幅素子５２のゲートバイアス電圧を制御してゲインの低下を補うことにより、ＡＢクラス増幅器の特性ｃと同等の特性とすることができる。

図６はドハティ増幅器及びＡＢクラス増幅器の歪補償特性例を示したもので、ａは上記実施形態におけるドハティ増幅器２０の歪補償特性、ｂは一般的なドハティ増幅器の歪補償特性、ｃはＡＢクラス増幅器の歪補償特性である。また、図６において、ｆ_０は中心周波数である。上記図６からも明らかなように上記実施形態に係るドハティ増幅器２０の歪補償をＡＢクラス増幅器の歪補償と同等のものとすることができる。

上記実施形態で示したように歪検出部１１２で検出されたドハティ増幅器２０の歪値が小さくなるようにプリディストータ１０２を制御すると共に、歪検出部１１２で検出された歪値及び方向性結合器１６２、検波回路１６３、Ａ／Ｄ変換器１６４で検出されたドハティ増幅器２０の入力信号レベルに応じてピーク増幅回路５のバイアスを制御し、ドハティ増幅器２０のＡＭ−ＡＭ変換特性がＡＢ級に近付くように制御することで、一般的なドハティ増幅器及び歪補償器を組み合わせた場合の歪補償量をＡＢクラス増幅器の歪補償量に近付けることができ、効率を限界まで引き出すことができる。

なお、上記実施形態におけるプリディストーション歪補償回路１００は、一例を示したものであり、他の構成であっても良い。
また、ドハティ増幅器２０も一例を示したもので、他の構成であっても良い。
（第２実施形態）
次に本発明の第２実施形態に係る歪制御機能付き増幅装置について説明する。
図７は、本発明の第２実施形態に係る歪制御機能付き増幅装置を送信機に適用した場合の構成を示すブロック図である。この第２実施形態に係る増幅装置は、図２０に示した送信機において、直交変調器２３４における加算器２３８とＤ／Ａ変換器２３９との間に第１の粗調整遅延回路２６１を設けると共に、ＬＵＴ２４５とＤ／Ａ変換器２４６との間に第２の粗調整遅延回路２６２及び微調整遅延回路２６３を設け、これら第１の粗調整遅延回路２６１、第２の粗調整遅延回路２６２及び微調整遅延回路２６３の遅延量を制御回路２５６Ａからの制御信号によって制御するようにしたものである。その他の構成は図２０に示した送信機と同様の構成であるので、同一部分には同一符号を付して詳細な説明は省略する。

上記第１の粗調整遅延回路２６１及び第２の粗調整遅延回路２６２は、デジタル回路のクロック周波数の単位で遅延を調整するもので、図８に示すように構成される。また、微調整遅延回路２６３は、クロック周波数の単位以下で調整するもので、図９に示すように構成される。

上記第１の粗調整遅延回路２６１及び第２の粗調整遅延回路２６２は、図８に示すように前段回路から入力端子２７１に入力される信号を複数段のフリップフロップ２７２ａ〜２７２ｎによってクロック単位で遅延させ、各フリップフロップ２７２ａ〜２７２ｎの出力をセレクタ２７３に入力する。また、セレクタ２７３には、制御回路２５６Ａから制御端子２７４を介して制御信号が与えられる。セレクタ２７３は、フリップフロップ２７２ａ〜２７２ｎの出力信号の中から、制御回路２５６Ａからの制御信号により指示されたクロック分だけ遅延した信号を選択し、出力端子２７５より出力する。

上記のように第１の粗調整遅延回路２６１及び第２の粗調整遅延回路２６２は、制御回路２５６Ａから指示された分だけクロック単位で遅延させる。

また、微調整遅延回路２６３は、ＦＩＲ（Finite Response Filter）フィルタを用いて構成したもので、図９に示すように前段回路から入力端子２８１に入力される信号を複数段のフリップフロップ２８２ａ〜２８２ｎで遅延させ、遅延したそれぞれの信号に、制御回路２５６Ａから係数入力端子２８３に与えられる係数を乗算器２８４ａ〜２８４ｎで掛け合わせ、その乗算結果を加算器２８５で加算して出力端子２８６から出力する。

上記ＦＩＲフィルタによる遅延回路の動作を図１０を参照して説明する。

図１０は、ローパスフィルタのインパルス応答であるが、このフィルタ特性をＦＩＲフィルタにより実現するには、例えば黒丸の点を係数として図９の係数入力端子２８３に設定すればよい。

上記微調整遅延回路２６３において、ここでの目的であるクロック周波数単位より更に短い単位で遅延調整を行うためには、図１０の白丸に示すようにインパルス応答のサンプリングする位置をずらした点を係数として図９の係数入力端子２８３に設定すればよい。図１０の黒丸を基準にすれば、白丸はクロック周波数の半周期分だけ遅延する。ここでは、クロック周波数の半周期を例にしたが、黒丸から１／４周期だけずらした点をサンプリングした係数を上記係数入力端子２８３に設定すれば、クロック周波数の１／４だけ遅延させることが可能になる。

上記のように、ＦＩＲフィルタにおけるインパルス応答のサンプリングする位相を変えることによって、クロック周波数よりも短い単位で遅延量を制御することが可能になる。必要な精度でサンプリングした結果をＦＩＲフィルタの係数としてメモリに保存しておき、その係数を切替えることにより、遅延量をクロック周波数単位以下で制御することが可能になる。

なお、図７に示した実施形態では、微調整遅延回路２６３をゲートバイアス制御回路側の第２の粗調整遅延回路２６２の後段に配置しているが、ＲＦ信号側の第１の粗調整遅延回路２６１の後段に配置しても良い。

また、粗調整遅延回路２６１、２６２及び微調整遅延回路２６３は、プリディストータ２３３の出力の分岐点からＤ／Ａ変換器２３９、２４６までのどこに配置しても良い。仮にＲＦ信号の遅延時間τ１とゲートバイアス制御信号の遅延時間τ２のどちらの遅延時間大きいか事前に分かっていれば、遅延時間の大きい方の粗調整遅延回路は削除し、遅延時間の小さい方に粗調整遅延回路と微調整遅延回路を配置すればよい。

次に、粗調整遅延回路２６１、２６２及び微調整遅延回路２６の遅延時間の調整について、図１１を参照して説明する。図１１（ａ）はτ１＜τ２の場合の説明図、図１１（ｂ）はτ１＞τ２の場合の説明図である。

図１１（ａ）のτ１＜τ２の場合では、クロック周期を一単位としたときに、遅延時間τ１が「３」、遅延時間τ２が「６．５」である。τ１とτ２を一致させるためには、第１の粗調整遅延回路２６１で「４」、微調整遅延回路２６３で「０．５」の遅延を発生させることで、「τ１＝τ２＝７」となり、ドハティ増幅器のゲートバイアス制御方式におけるＲＦ信号とゲートバイアス制御信号のタイミングずれによる歪を抑えることができる。

また、図１１の（ａ）−ｇは、第１の粗調整遅延回路２６１の遅延量Ｄ１を変えた場合の歪値を示している。第１の粗調整遅延回路２６１の遅延量Ｄ１を増加するにつれて（τ１＝τ２に近付くにつれて）歪値が減少するが、τ１＞τ２となった時点で歪値が増加する。この時点で、微調整遅延回路２６３の遅延量Ｄ３を制御し、クロック単位以下の遅延調整を行う。

図１１（ｂ）のτ１＞τ２の場合では、遅延時間τ１が「６．５」、遅延時間τ２が「３」である。τ１とτ２を一致させるためには、第２の粗調整遅延回路２６２で「３」、微調整遅延回路２６３で「０．５」の遅延を発生させることで、「τ１＝τ２＝６．５」と調整が可能である。

また、図１１の（ｂ）−ｇは、第２の粗調整遅延回路２６２の遅延量Ｄ２を変えた場合の歪値を示したもので、遅延量Ｄ２を０から１づつ増加していくと歪値が減少するが、τ１＜τ２となった時点で、歪値が増加する。ここで、図１１（ｂ）においては、遅延量Ｄ２から「１」引いた後で、第２の粗調整遅延回路２６２の遅延量Ｄ３を制御し、クロック単位以下の遅延調整を行う。

次に、第１の粗調整遅延回路２６１、第２の粗調整遅延回路２６２及び微調整遅延回路２６３に対する制御回路２５６Ａの制御動作について、図１２の制御フローを参照して説明する。この制御フローで用いているパラメータを次のように定義する。第１の粗調整遅延回路２６１の遅延量をＤ１、第２の粗調整遅延回路２６２の遅延量をＤ２、微調整遅延回路２６３の遅延量をＤ３とし、歪検出回路２５５で検出する歪値（Ｉ）のＩは、検出した順番を表わすインデックスで、Ｉ＝１は１回目に検出した歪値を歪値（１）と表す。

上記図１１で説明した通り、（ａ）τ１＜τ２と、（ｂ）τ１＞τ２では制御の仕方が違うため、先ずτ１とτ２のどちらの遅延量が大きいかを判断する。

初期値設定（ステップＢ１）で、各遅延量Ｄ１〜Ｄ３について、Ｄ１＝０、Ｄ２＝０、Ｄ３＝０とパラメータの初期値を設定し、歪値（１）を読込み（ステップＢ２）、Ｄ＝１に設定（ステップＢ３）した後、再び歪値（２）の読込みを行う（ステップＢ４）。

次にＤ１＝０のときの歪値（１）とＤ１＝１のときの歪値（２）を比較し（ステップＢ５）、歪値（２）＜歪値（１）であるならば、第１の粗調整遅延回路２６１の遅延量Ｄ１を増加すれば良いことになる。よって、この場合には、Ｄ１＝Ｄ１＋１の演算（ステップＢ６）、歪値（Ｉ）の読込み（ステップＢ７）、歪値（Ｉ）＜歪値（Ｉ−１）（ステップＢ８）の処理を、ステップＢ８の判定においてＮｏとなるまで繰り返して実行する。

上記ステップＢ８の判定結果がＮｏになれば、クロック単位の第１の粗調整遅延回路２６１の遅延量Ｄ１の調整は終了したことになるので、ステップＢ１５からの微調整遅延回路２６３の制御に移る。

また、上記ステップＢ５の判定結果がＮｏであれば、第２の粗調整遅延回路２６２の遅延量Ｄ２を増加すれば良いことになるが、ステップＢ３でＤ１＝１にしているので、Ｄ１＝０に戻し（ステップＢ９）、歪値（Ｉ）を読込み（ステップＢ１０）、その後、第２の粗調整遅延回路２６２の遅延量Ｄ２を制御する。すなわち、Ｄ２＝Ｄ２＋１の演算（ステップＢ１１）、歪値（Ｉ）の読込み（ステップＢ１２）、歪値（Ｉ）＜歪値（Ｉ−１）（ステップＢ１３）の処理を、ステップＢ１３の判定においてＮｏとなるまで繰り返して実行する。

上記ステップＢ１３の判定結果がＮｏになれば、クロック単位の第２の粗調整遅延回路２６２の遅延量Ｄ２の調整は終了したことになるが、図１１でも説明した通り、「１」引く必要があるので、ステップＢ１４で「Ｄ２＝Ｄ２−１」の処理を行い、ステップＢ１５からの微調整遅延回路２６３の制御に移る。

上記ステップＢ１５で歪値（Ｉ）の読込みを行った後、Ｄ３＝Ｄ３＋０．１の演算（ステップＢ１６）、歪値（Ｉ）の読込み（ステップＢ１７）、歪値（Ｉ）＜歪値（Ｉ−１）（ステップＢ１８）の処理をステップＢ１８の判定においてＮｏとなるまで繰り返して実行する。

ステップＢ１６で、Ｄ３＝Ｄ３＋０．１としたのは、微調整遅延回路２６３におけるＦＩＲフィルタの係数を、クロックの１／１０単位で制御できるように設定したことを仮定しての例である。そして、ステップＢ１８の判定結果がＮｏになれば、その前の値が最もτ１＝τ２という条件に近く歪値が小さいといえるので、ステップＢ１９で、Ｄ３＝Ｄ３−０．１の演算を行って処理を終了する。

以上の処理を行うことにより、ＲＦ信号とゲートバイアス制御信号のタイミングずれによる歪の発生を抑圧することが可能になり、この後は、プリディストータ２３３によるドハティ増幅器の歪補償を行う。

従って、上記第２実施形態によれば、ドハティ増幅器のゲートバイアス制御方式におけるＲＦ信号とゲートバイアス制御信号のタイミングずれによる歪を抑圧するための遅延調整を、高精度に、低コストで実現することが可能となる。

なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できるものである。

本発明の第１実施形態に係る歪制御機能付き増幅装置の全体の構成を示すブロック図である。 同実施形態におけるドハティ増幅器の詳細な構成を示すブロック図である。 同実施形態における制御部の処理動作を示すフローチャートである。 同実施形態において、ピーク増幅回路内の増幅素子に対するゲートバイアス電圧の制御例を示す図である。 同実施形態におけるドハティ増幅器及びＡＢクラス増幅器のＡＭ−ＡＭ変換特性例を示す図である。 同実施形態におけるドハティ増幅器及びＡＢクラス増幅器の歪補償特性例を示す図である。 本発明の第２実施形態に係る歪制御機能付き増幅装置を送信機に適用した場合の構成を示すブロック図である。 同実施形態における第１及び第２の粗調整遅延回路の構成を示すブロック図である。 同実施形態における微調整遅延回路の構成を示すブロック図である。 同実施形態におけるＦＩＲフィルタによる遅延回路の動作を説明するためのローパスフィルタのインパルス応答波形図である。 同実施形態における第１及び第２の粗調整遅延回路及び微調整遅延回路の遅延時間の調整動作を説明するための図である。 同実施形態における第１及び第２の粗調整遅延回路及び微調整遅延回路の制御動作を示すフローチャートである。 従来のプリディストーション歪補償を行った電力増幅装置の構成を示すブロック図である。 図１３の電力増幅装置におけるプリディストータの構成を示すブロック図である。 従来のドハティ増幅器の構成を示すブロック図である。 従来のドハティ増幅器における理論上のコレクタ効率ないしドレイン効率を示す図である。 従来のＡＢ級平衡増幅器の構成を示すブロック図である。 ゲートバイアス制御方式によるドハティ増幅器の構成を示すブロック図である。 ゲートバイアス制御特性の一例を示す特性図である。 ゲートバイアス制御回路を備えたドハティ増幅器を送信機に適用した場合の構成を示すブロック図である。 （ａ）は図２０の送信機において、ＲＦ信号の遅延時間τ１がゲートバイアス制御信号の遅延時間τ２に等しいときのＲＦ信号の包絡線とゲートバイアス制御信号の時間波形を示す図、（ｂ）はＲＦ信号の遅延時間τ１が遅延時間τ２より小さいときのＲＦ信号の包絡線とゲートバイアス制御信号の時間波形を示す図である。

符号の説明

１…入力端子、２…分配器、３…移相器、４…キャリア増幅回路、５…ピーク増幅回路、６…ドハティ合成部、７…変成器、８…出力端子、９…負荷、１１…ゲート端子、２０…ドハティ増幅器、４１…入力整合回路、４２…増幅素子、４３…出力整合回路、５１…入力整合回路、５２…増幅素子、５３…出力整合回路、６１…変成器、６２…ノード（合成点）、１００…プリディストーション歪補償回路、１０１…入力端子、１０２…プリディストータ、１０３…Ｄ／Ａ変換器、１０４…直交変調器、１０５…発振器、１０６…電力増幅器、１０７…出力端子、１０８…方向性結合器、１０９…ミキサ、１１０…発振器、１１１…Ａ／Ｄ変換器、１１２…歪検出部、１１３…高速フーリエ変換回路（ＦＦＴ）、１１４…ＩＭ演算回路、１１５…制御部、１１６…Ｄ／Ａ変換器、１１７…制御部、１６１…遅延補正回路、１６２…方向性結合器、１６３…検波回路、１６４…Ａ／Ｄ変換器、２３１、２３２…入力端子、２３３…プリディストータ、２３４…デジタル直交変調器、２３５、２３６…乗算器、２３７…ＮＣＯ、２３８…加算器、２３９…Ａ変換器、２４０…ローパスフィルタ（ＬＰＦ）、２４１…アップコンバータ、２４２…ドライバアンプ、２４３…ドハティ増幅器、２４４…パワーディテクタ、２４５…ＬＵＴ、２４６…Ｄ／Ａ変換器、２４７…ローパスフィルタ（ＬＰＦ）、２４８…バッファアンプ、２５１…方向性結合器、２５２…ダウンコンバータ、２５３…ローパスフィルタ（ＬＰＦ）、２５４…Ａ／Ｄ変換器、２５５…歪検出回路、２５６、２５６Ａ…制御回路、２６１…第１の粗調整遅延回路、２６２…第２の粗調整遅延回路、２６３…微調整遅延回路、２７１…入力端子、２７２ａ〜２７２ｎ…フリップフロップ、２７３…セレクタ、２７４…制御端子、２７５…出力端子、２８１…入力端子、２８２ａ〜２８２ｎ…フリップフロップ、２８３…係数入力端子、２８４ａ〜２８４ｎ…乗算器、２８５…加算器、２８６…出力端子

Claims (2)

1. ＡＢ級で動作する増幅素子を備えたキャリア増幅回路と、制御端子から入力される制御信号により増幅動作が制御される増幅素子を備えたピーク増幅回路と、前記キャリア増幅回路及びピーク増幅回路で増幅された信号を合成して出力する合成手段とからなるドハティ増幅器と、
   前記ドハティ増幅器の非線形歪を補償するプリディストータと、前記ドハティ増幅器の出力信号に含まれる相互変調歪を検出する歪検出部と、前記歪検出部で検出された歪値が小さくなるように前記プリディストータを制御すると共に、前記歪検出部で検出された歪値及び前記ドハティ増幅器の入力信号のレベルに応じて前記ピーク増幅回路のバイアスを任意に制御し、前記ドハティ増幅器の入力振幅レベル対出力振幅レベル変換特性がＡＢ級に近付くように制御する制御部とからなるプリディストーション歪補償回路と、
   を具備することを特徴とする歪制御機能付き増幅装置。
2. ＡＢ級で動作する増幅素子を備えたキャリア増幅回路と、制御端子から入力されるバイアス制御信号により増幅動作が制御される増幅素子を備えたピーク増幅回路と、前記キャリア増幅回路及びピーク増幅回路で増幅された信号を合成して出力する合成手段とからなるドハティ増幅器と、
   増幅対象となる入力信号について、前記ドハティ増幅器で発生する非線形歪を補償するプリディストータと、前記プリディストータから出力される信号を高周波信号に変換して前記ドハティ増幅器の信号入力端子に入力する第１の信号系統と、前記プリディストータで補償された信号を分岐して取り出し、該信号のレベル及び予め設定されたバイアス制御特性に基づいてバイアス制御信号を生成して前記ドハティ増幅器の制御端子に入力する第２の信号系統と、前記第１の信号系統と第２の信号系統の少なくとも一方に設けられる遅延調整回路と、前記ドハティ増幅器の出力信号に含まれる相互変調歪を検出する歪検出部と、前記歪検出部で検出された歪値が小さくなるように前記プリディストータを制御すると共に前記遅延調整回路の信号遅延量を制御する制御部と、
   を具備したことを特徴とする歪制御機能付き増幅装置。

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