JP2008021805A - Device and method for predicting test result, and for testing semiconductor, system, program, and recording medium - Google Patents
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Abstract
Description
本発明は、半導体ウエハのテスト結果を予測するテスト結果予測装置、テスト結果予測方法、プログラム、および記録媒体に関する。また、テスト結果予測装置を含んでいるシステムに関する。また、半導体ウエハをテストする半導体テスト装置および半導体テスト方法に関する。 The present invention relates to a test result prediction apparatus, a test result prediction method, a program, and a recording medium for predicting a test result of a semiconductor wafer. The present invention also relates to a system including a test result prediction apparatus. The present invention also relates to a semiconductor test apparatus and a semiconductor test method for testing a semiconductor wafer.
大規模集積回路（ＬＳＩ）や集積回路（ＩＣ）などの半導体装置のウエハ歩留まりは、ウエハをテストすることによって判明する。ウエハテストとは、半導体装置を多数搭載した半導体ウエハの製造後に、ウエハ上の半導体装置を所定の半導体テスト装置（テスタ）を用いて半導体装置ごとに電気的なテストを実施することである。 The wafer yield of a semiconductor device such as a large scale integrated circuit (LSI) or integrated circuit (IC) is determined by testing the wafer. The wafer test is to perform an electrical test for each semiconductor device using a predetermined semiconductor test apparatus (tester) after the manufacture of the semiconductor wafer having a large number of semiconductor devices mounted thereon.
ウエハテストにおいて歩留まりが低いことは、ウエハごとの半導体装置の良品数が少ないことを意味する。このとき半導体装置の製造コストが高くなり、半導体メーカや半導体装置の顧客にとって好ましくない。 A low yield in the wafer test means that the number of non-defective semiconductor devices for each wafer is small. At this time, the manufacturing cost of the semiconductor device is increased, which is not preferable for semiconductor manufacturers and semiconductor device customers.
また、ウエハテストにおいて歩留まりが低いことは、目標とする性能からずれてしまった半導体装置の割合が高いことも意味する。この場合、信頼性を含めた製品性能面からも好ましくない。 In addition, a low yield in the wafer test also means that the percentage of semiconductor devices that have deviated from the target performance is high. In this case, it is not preferable from the viewpoint of product performance including reliability.
そこで、ウエハ歩留まりを予測する従来の技術の一つが、特許文献１に開示されている。この従来装置について、図１４および図１５を参照して以下に説明する。図１４は、従来技術に係る歩留まり予測装置を示す図である。図１５は、従来装置が実行する、歩留まり予測処理の流れを示すフローチャートである。 Thus, one conventional technique for predicting wafer yield is disclosed in Patent Document 1. This conventional apparatus will be described below with reference to FIGS. FIG. 14 is a diagram illustrating a yield prediction apparatus according to the related art. FIG. 15 is a flowchart showing the flow of yield prediction processing executed by the conventional apparatus.
図１４に示す欠陥検査装置１４１および１４２によって、製造途中のウエハ内の欠陥を検出する（ステップＳ１５１）。この欠陥を含む画像をドット化して欠陥の特徴を検出する（ステップＳ１５２）。この欠陥特徴において同じパターンが繰り返し形成される領域は重ね合わせ、欠陥のドットマップを作製する（ステップＳ１５３）。また、完成ウエハの欠陥から製品特性の良否を測定し、フェイルマップを作製する（ステップＳ１５４）。その後、ドットマップとフェイルマップを用いて、ウエハの製品特性の良否を調査し、欠陥の予測するニューラルネットワークモデルを構築する（ステップＳ１５５〜Ｓ１５７）。
Defects in the wafer being manufactured are detected by the
このモデル等により、半導体製品の歩留まりを予測する（ステップＳ１５９）。また、欠陥不良を招く重要工程を抽出する（ステップＳ１６０）。
しかし、従来の装置は、光学的欠陥検査装置によって検出された情報を元にして、半導体装置の歩留まり予測や、欠陥不良を及ぼす重要工程の抽出をしている。そのため、ウエハ上に構成されるトランジスタの耐圧や閾値など電気的特性の欠陥に起因して低歩留まりが発生した場合には、光学的欠陥検出装置では電気的特性の欠陥を検出できないので、従来の方法ではこれらの欠陥が検出されない。すなわち半導体装置の歩留まりを精度良く予測することは困難であり、また、欠陥不良を及ぼす重要工程も抽出できない。 However, the conventional apparatus predicts the yield of semiconductor devices and extracts important processes that cause defect defects based on information detected by an optical defect inspection apparatus. Therefore, when a low yield occurs due to defects in electrical characteristics such as the breakdown voltage and threshold value of transistors formed on the wafer, the optical defect detection apparatus cannot detect the defects in electrical characteristics. The method does not detect these defects. That is, it is difficult to accurately predict the yield of the semiconductor device, and it is impossible to extract important processes that cause defect defects.
本発明は上記の課題を解決するためになされたものであり、その目的は、半導体装置のテスト結果をより精度良く予測できるテスト結果予測装置、テスト結果予測方法、プログラム、および記録媒体を提供することにある。また、テスト結果予測装置を含んでいるシステムに関する。また、半導体装置ごとに最適なテストプログラムを用いてテストできる半導体テスト装置および半導体テスト方法に関する。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a test result prediction apparatus, a test result prediction method, a program, and a recording medium that can predict a test result of a semiconductor device with higher accuracy. There is. The present invention also relates to a system including a test result prediction apparatus. The present invention also relates to a semiconductor test apparatus and a semiconductor test method that can be tested using an optimum test program for each semiconductor device.
本発明に係るテスト結果予測装置は、上記の課題を解決するために、
半導体ウエハのテスト結果を予測するテスト結果予測装置であって、
第１の半導体ウエハの電気的特性データ、および、当該第１の半導体ウエハのテスト結果データを用いることによって、ニューラルネットワークとして構成されるテスト結果予測モデルを構築する予測モデル構築手段と、
上記構築されたテスト結果予測モデルに、第２の半導体ウエハの電気的特性データを入力することによって、当該第２の半導体ウエハのテスト結果を予測するテスト結果予測手段とを備えていることを特徴としている。
In order to solve the above problems, the test result prediction apparatus according to the present invention provides:
A test result prediction apparatus for predicting a test result of a semiconductor wafer,
A prediction model construction means for constructing a test result prediction model configured as a neural network by using the electrical characteristic data of the first semiconductor wafer and the test result data of the first semiconductor wafer;
Test result prediction means for predicting a test result of the second semiconductor wafer by inputting electrical characteristic data of the second semiconductor wafer into the constructed test result prediction model is provided. It is said.
上記の構成によれば、テスト結果予測装置は、半導体ウエハ（半導体装置）のテスト結果を予測する装置である。ここでいう半導体装置とは、たとえばウエハ上に製造されたトランジスタである。テスト結果とは、半導体装置の性能をテストした結果のことをいう。たとえばトランジスタの閾値やゲート耐圧などである。 According to said structure, a test result prediction apparatus is an apparatus which estimates the test result of a semiconductor wafer (semiconductor device). The semiconductor device here is, for example, a transistor manufactured on a wafer. The test result means a result of testing the performance of the semiconductor device. For example, the threshold value of the transistor and the gate breakdown voltage.
テスト結果予測装置において、予測モデル構築手段は、ニューラルネットワークとして構成されるテスト結果予測モデルを構築する。このとき、第１の半導体ウエハの電気的特性データ、および、当該第１の半導体ウエハのテスト結果データを用いる。ここでいう電気的特性データとは、電気的特性測定装置によって測定された、第１の半導体製品の電気的特性を表すデータである。一方、テスト結果データとは、半導体テスタが第１の半導体製品をテストすることによって得た、テスト結果を表すデータである。 In the test result prediction apparatus, the prediction model construction means constructs a test result prediction model configured as a neural network. At this time, the electrical characteristic data of the first semiconductor wafer and the test result data of the first semiconductor wafer are used. The electrical property data here is data representing the electrical property of the first semiconductor product measured by the electrical property measuring device. On the other hand, the test result data is data representing a test result obtained by the semiconductor tester testing the first semiconductor product.
このように予測モデル構築手段は、既知の電気的特性を表すデータと、既知のテスト結果を表すデータとを用いることによって、テスト結果予測モデルを生成する。このテスト結果予測モデルはニューラルネットワークとして構成され、第２の半導体ウエハのテスト結果を予測するモデルである。 As described above, the prediction model construction unit generates the test result prediction model by using the data representing the known electrical characteristics and the data representing the known test result. This test result prediction model is configured as a neural network, and is a model for predicting the test result of the second semiconductor wafer.
テスト結果予測手段は、構築されたテスト結果予測モデルに、第２の半導体ウエハの電気的特性データを入力する。これにより、第２の半導体ウエハのテスト結果を予測する。たとえば、第２の半導体ウエハを半導体テスタによってテストした場合に得られる、半導体装置の歩留まりや良品数を予測する。 The test result predicting means inputs the electrical characteristic data of the second semiconductor wafer to the constructed test result prediction model. Thereby, the test result of the second semiconductor wafer is predicted. For example, the yield of the semiconductor device and the number of non-defective products obtained when the second semiconductor wafer is tested by the semiconductor tester are predicted.
このように、テスト結果予測装置は、光学的欠陥として認識できない電気的特性の欠陥を予測に反映したテスト結果予測モデルを構築する。そして、構築したテスト結果予測モデルを用いることによって、半導体製品のテスト結果を予測する。したがって、半導体装置のテスト結果をより精度良く予測できる効果を奏する。 As described above, the test result prediction apparatus constructs a test result prediction model in which a defect having an electrical characteristic that cannot be recognized as an optical defect is reflected in the prediction. Then, the test result of the semiconductor product is predicted by using the built test result prediction model. Therefore, there is an effect that the test result of the semiconductor device can be predicted with higher accuracy.
本発明に係るテスト結果予測方法は、上記の課題を解決するために、
半導体ウエハのテスト結果を予測するテスト結果予測方法であって、
第１の半導体ウエハの電気的特性データ、および、当該第１の半導体ウエハのテスト結果データを用いることによって、ニューラルネットワークとして構成されるテスト結果予測モデルを構築する予測モデル構築ステップと、
上記テスト結果予測モデルに、第２の半導体ウエハの電気的特性データを入力することによって、当該第２の半導体ウエハのテスト結果を予測するテスト結果予測ステップとを備えていることを特徴としている。
In order to solve the above problems, the test result prediction method according to the present invention provides:
A test result prediction method for predicting a test result of a semiconductor wafer,
A prediction model construction step of constructing a test result prediction model configured as a neural network by using the electrical characteristic data of the first semiconductor wafer and the test result data of the first semiconductor wafer;
And a test result prediction step of predicting a test result of the second semiconductor wafer by inputting electrical characteristic data of the second semiconductor wafer into the test result prediction model.
上記の構成によれば、本発明に係るテスト結果予測装置と同時の作用、効果を奏する。 According to said structure, there exists an effect | action and effect simultaneous with the test result prediction apparatus which concerns on this invention.
また、本発明に係るテスト結果予測装置では、さらに、
上記予測モデル構築手段は、あらかじめ定められている数の複数の上記テスト結果予測モデルを構築するとともに、構築した上記テスト結果予測モデルごとに、当該テスト結果予測モデルに上記第１の半導体製品の電気的特性データを入力した場合に得られる予測テスト結果と、上記第１の半導体製品のテスト結果との相関係数を算出し、
上記テスト結果予測手段は、上記構築された複数のテスト結果予測モデルのうち、あらかじめ定められている基準値以上の相関係数に対応するテスト結果予測モデルに、第２の半導体ウエハの電気的特性データを入力することによって、当該第２の半導体ウエハのテスト結果を予測することが好ましい。
In the test result prediction apparatus according to the present invention,
The prediction model construction means constructs a predetermined number of the test result prediction models in a predetermined number, and for each of the constructed test result prediction models, the test result prediction model includes the electric power of the first semiconductor product. Calculating a correlation coefficient between the predicted test result obtained when the mechanical characteristic data is input and the test result of the first semiconductor product,
The test result prediction means adds the electrical characteristics of the second semiconductor wafer to a test result prediction model corresponding to a correlation coefficient greater than a predetermined reference value among the plurality of constructed test result prediction models. It is preferable to predict the test result of the second semiconductor wafer by inputting data.
上記の構成によれば、予測モデル構築手段は、あらかじめ定められている数の複数のテスト結果予測モデルを構築する。このときたとえば、１つのテスト結果予測モデルを生成するごとに、当該テスト結果予測モデルの出力を用いて、異なるテスト結果予測モデルを生成することができる。 According to the above configuration, the prediction model construction unit constructs a predetermined number of test result prediction models. At this time, for example, each time one test result prediction model is generated, a different test result prediction model can be generated using the output of the test result prediction model.
予測モデル構築手段は、さらに、構築したテスト結果予測モデルごとに、当該モデルに第１の半導体製品の電気的特性データを入力した場合に得られる予測テスト結果と、第１の半導体製品のテスト結果との相関係数を算出する。相関係数は、構築したモデルが予測するテスト結果の精度を表す。すなわち、相関係数が高いほど、予測の精度は高い。 The prediction model construction means further includes, for each constructed test result prediction model, a prediction test result obtained when the electrical characteristic data of the first semiconductor product is input to the model, and a test result of the first semiconductor product. The correlation coefficient is calculated. The correlation coefficient represents the accuracy of the test result predicted by the built model. That is, the higher the correlation coefficient, the higher the accuracy of prediction.
そこでテスト結果予測手段は、構築された複数のテスト結果予測モデルのうち、あらかじめ定められている基準値以上の相関係数に対応するテスト結果予測モデルを用いることによって、第２の半導体ウエハのテスト結果を予測する。 Therefore, the test result prediction means uses the test result prediction model corresponding to a correlation coefficient equal to or higher than a predetermined reference value among the plurality of constructed test result prediction models, thereby testing the second semiconductor wafer. Predict results.
このように、一定の精度を持つモデルだけを用いるため、テスト結果予測装置は、テスト結果の予測精度をより高めることができる。 In this way, since only a model having a certain accuracy is used, the test result prediction apparatus can further improve the prediction accuracy of the test result.
また、本発明に係るテスト結果予測装置では、さらに、
上記予測モデル構築手段は、上記テスト結果予測モデルの構築をあらかじめ定められている時間だけ繰り返すことによって、複数の上記テスト結果予測モデルを構築するとともに、構築した上記テスト結果予測モデルごとに、当該テスト結果予測モデルに上記第１の半導体製品の電気的特性データを入力した場合に得られる予測テスト結果と、上記第１の半導体製品のテスト結果との相関係数を算出し、
上記テスト結果予測手段は、上記構築された複数のテスト結果予測モデルのうち、あらかじめ定められている基準値以上の相関係数に対応するテスト結果予測モデルに、第２の半導体ウエハの電気的特性データを入力することによって、当該第２の半導体ウエハのテスト結果を予測することが好ましい。
In the test result prediction apparatus according to the present invention,
The prediction model construction means constructs the test result prediction model by repeating the construction of the test result prediction model for a predetermined time, and constructs the test result prediction model for each of the constructed test result prediction models. Calculating a correlation coefficient between a prediction test result obtained when the electrical characteristic data of the first semiconductor product is input to the result prediction model and the test result of the first semiconductor product;
The test result prediction means adds the electrical characteristics of the second semiconductor wafer to a test result prediction model corresponding to a correlation coefficient greater than a predetermined reference value among the plurality of constructed test result prediction models. It is preferable to predict the test result of the second semiconductor wafer by inputting data.
上記の構成によれば、予測モデル構築手段は、テスト結果予測モデルの構築をあらかじめ定められている時間だけ繰り返すことによって、複数のテスト結果予測モデルを構築する。このときたとえば、１つのテスト結果予測モデルを生成するごとに、当該テスト結果予測モデルの出力を用いて、異なるテスト結果予測モデルを新たに構築することができる。 According to the above configuration, the prediction model construction unit constructs a plurality of test result prediction models by repeating the construction of the test result prediction model for a predetermined time. At this time, for example, every time one test result prediction model is generated, a different test result prediction model can be newly constructed using the output of the test result prediction model.
予測モデル構築手段は、さらに、構築したテスト結果予測モデルごとに、当該モデルに第１の半導体製品の電気的特性データを入力した場合に得られる予測テスト結果と、第１の半導体製品のテスト結果との相関係数を算出する。相関係数は、構築したモデルが予測するテスト結果の精度を表す。すなわち、相関係数が高いほど、予測の精度は高い。 The prediction model construction means further includes, for each constructed test result prediction model, a prediction test result obtained when the electrical characteristic data of the first semiconductor product is input to the model, and a test result of the first semiconductor product. The correlation coefficient is calculated. The correlation coefficient represents the accuracy of the test result predicted by the built model. That is, the higher the correlation coefficient, the higher the accuracy of prediction.
そこでテスト結果予測手段は、構築された複数のテスト結果予測モデルのうち、あらかじめ定められている基準値以上の相関係数に対応するテスト結果予測モデルを用いることによって、第２の半導体ウエハのテスト結果を予測する。 Therefore, the test result prediction means uses the test result prediction model corresponding to a correlation coefficient equal to or higher than a predetermined reference value among the plurality of constructed test result prediction models, thereby testing the second semiconductor wafer. Predict results.
このように、一定の精度を持つモデルだけを用いるため、テスト結果予測装置は、テスト結果の予測精度をより高めることができる。 In this way, since only a model having a certain accuracy is used, the test result prediction apparatus can further improve the prediction accuracy of the test result.
本発明に係るテスト結果予測装置は、上記の課題を解決するために、
半導体ウエハのテスト結果を予測するテスト結果予測装置であって、
第１の半導体ウエハの電気的特性データ、および、当該第１の半導体ウエハのテスト結果データを用いることによって、ニューラルネットワークとしてのテスト結果予測モデルを構築する予測モデル構築手段と、
上記テスト結果予測モデルに上記第１の半導体製品の電気的特性データを入力したときに得られる予測テスト結果と、上記第１の半導体製品のテスト結果との相関係数が、あらかじめ定められている基準値以上である場合に、当該テスト結果予測モデルに第２の半導体ウエハの電気的特性データを入力することによって、当該第２の半導体ウエハのテスト結果を予測するテスト結果予測手段とを備えていることを特徴としている。
In order to solve the above problems, the test result prediction apparatus according to the present invention provides:
A test result prediction apparatus for predicting a test result of a semiconductor wafer,
Prediction model construction means for constructing a test result prediction model as a neural network by using the electrical characteristic data of the first semiconductor wafer and the test result data of the first semiconductor wafer;
A correlation coefficient between the prediction test result obtained when the electrical characteristic data of the first semiconductor product is input to the test result prediction model and the test result of the first semiconductor product is predetermined. Test result prediction means for predicting the test result of the second semiconductor wafer by inputting the electrical characteristic data of the second semiconductor wafer to the test result prediction model when the value is equal to or greater than the reference value. It is characterized by being.
上記の構成によれば、テスト結果予測装置は、半導体ウエハ（半導体装置）のテスト結果を予測する装置である。ここでいう半導体装置とは、たとえばウエハ上に製造されたトランジスタである。テスト結果とは、半導体装置の性能をテストした結果のことをいう。たとえばトランジスタの閾値やゲート耐圧などである。 According to said structure, a test result prediction apparatus is an apparatus which estimates the test result of a semiconductor wafer (semiconductor device). The semiconductor device here is, for example, a transistor manufactured on a wafer. The test result means a result of testing the performance of the semiconductor device. For example, the threshold value of the transistor and the gate breakdown voltage.
テスト結果予測装置において、予測モデル構築手段は、ニューラルネットワークとして構成されるテスト結果予測モデルを構築する。このとき、第１の半導体ウエハの電気的特性データ、および、当該第１の半導体ウエハのテスト結果データを用いる。ここでいう電気的特性データとは、電気的特性測定装置によって測定された、第１の半導体製品の電気的特性を表すデータである。一方、テスト結果データとは、半導体テスタが第１の半導体製品をテストすることによって得た、テスト結果を表すデータである。 In the test result prediction apparatus, the prediction model construction means constructs a test result prediction model configured as a neural network. At this time, the electrical characteristic data of the first semiconductor wafer and the test result data of the first semiconductor wafer are used. The electrical property data here is data representing the electrical property of the first semiconductor product measured by the electrical property measuring device. On the other hand, the test result data is data representing a test result obtained by the semiconductor tester testing the first semiconductor product.
このように予測モデル構築手段は、既知の電気的特性を表すデータと、既知のテスト結果を表すデータとを用いることによって、テスト結果予測モデルを生成する。このテスト結果予測モデルはニューラルネットワークとして構成され、第２の半導体ウエハのテスト結果を予測するモデルである。 As described above, the prediction model construction unit generates the test result prediction model by using the data representing the known electrical characteristics and the data representing the known test result. This test result prediction model is configured as a neural network, and is a model for predicting the test result of the second semiconductor wafer.
テスト結果予測手段は、構築されたテスト結果予測モデルに、第２の半導体ウエハの電気的特性データを入力する。このとき、構築されたテスト結果予測モデルを無条件に用いるのではなく、上記テスト結果予測モデルに第１の半導体製品の電気的特性データを入力したときに得られる予測テスト結果と、第１の半導体製品のテスト結果との相関係数に基づき、テスト結果予測モデルを用いるかどうかを決定する。すなわち、相関係数があらかじめ定められている基準値以上である場合に、テスト結果予測モデルを用いることになる。 The test result predicting means inputs the electrical characteristic data of the second semiconductor wafer to the constructed test result prediction model. At this time, instead of using the constructed test result prediction model unconditionally, the prediction test result obtained when the electrical characteristic data of the first semiconductor product is input to the test result prediction model, and the first Whether to use the test result prediction model is determined based on the correlation coefficient with the test result of the semiconductor product. That is, the test result prediction model is used when the correlation coefficient is equal to or greater than a predetermined reference value.
テスト結果予測手段は、使用を決定されたテスト結果予測モデルに、第２の半導体ウエハの電気的特性データを入力することによって、第２の半導体ウエハのテスト結果を予測する。たとえば、第２の半導体ウエハを半導体テスタによってテストした場合に得られる、半導体装置の歩留まりや良品数を予測する。 The test result prediction means predicts the test result of the second semiconductor wafer by inputting the electrical characteristic data of the second semiconductor wafer to the test result prediction model determined to be used. For example, the yield of the semiconductor device and the number of non-defective products obtained when the second semiconductor wafer is tested by the semiconductor tester are predicted.
このように、テスト結果予測装置は、光学的欠陥として認識できない電気的特性の欠陥を予測に反映したテスト結果予測モデルを構築する。そして、構築したテスト結果予測モデルを用いることによって、半導体製品のテスト結果を予測する。また、相関係数が一定値以上のテスト結果予測モデルだけを予測に用いる。 As described above, the test result prediction apparatus constructs a test result prediction model in which a defect having an electrical characteristic that cannot be recognized as an optical defect is reflected in the prediction. Then, the test result of the semiconductor product is predicted by using the built test result prediction model. Also, only test result prediction models having a correlation coefficient equal to or greater than a certain value are used for prediction.
したがってテスト結果予測装置は、半導体ウエハのテスト結果をより精度良く予測できる効果を奏する。 Therefore, the test result prediction apparatus has an effect that the test result of the semiconductor wafer can be predicted with higher accuracy.
また、本発明に係るテスト結果予測装置では、さらに、
上記あらかじめ定められている基準値は、０．７５以上かつ１．００未満であることが好ましい。
In the test result prediction apparatus according to the present invention,
The predetermined reference value is preferably 0.75 or more and less than 1.00.
上記の構成によれば、相関係数の基準値は０．７５以上かつ１．００未満である。この範囲内の値であれば、実用上、問題なくテスト結果を予測できるテスト結果予測モデルであることが保証される。したがってテスト結果予測装置は、半導体ウエハのテスト結果をより精度良く予測することを、より確実に実行できる効果を奏する。 According to said structure, the reference value of a correlation coefficient is 0.75 or more and less than 1.00. A value within this range guarantees that it is a test result prediction model that can predict a test result without any problem in practice. Therefore, the test result prediction apparatus has an effect of more reliably executing the test result of the semiconductor wafer with higher accuracy.
また、本発明に係るテスト結果予測装置では、さらに、
上記テスト結果は、上記半導体ウエハに製造された半導体装置の歩留まりであることが好ましい。
In the test result prediction apparatus according to the present invention,
The test result is preferably a yield of a semiconductor device manufactured on the semiconductor wafer.
上記の構成によれば、上記半導体ウエハに製造された半導体装置の歩留まりをより精度良く予測するテスト結果予測装置を提供できる効果を奏する。 According to said structure, there exists an effect which can provide the test result prediction apparatus which estimates the yield of the semiconductor device manufactured on the said semiconductor wafer more accurately.
また、本発明に係るテスト結果予測装置では、さらに、
上記テスト結果は、半導体ウエハに製造された半導体装置の良品数であることが好ましい。
In the test result prediction apparatus according to the present invention,
The test result is preferably the number of good semiconductor devices manufactured on a semiconductor wafer.
上記の構成によれば、ウエハに製造された半導体装置の良品数をより精度良く予測するテスト結果予測装置を提供できる効果を奏する。 According to said structure, there exists an effect which can provide the test result prediction apparatus which predicts the good quality number of the semiconductor device manufactured on the wafer more accurately.
本発明に係る半導体テスト装置は、上記の課題を解決するために、
半導体ウエハをテストする半導体テスト装置であって、
複数のテストプログラムのうち、上記したいずれかのテスト結果予測装置によって予測されたテスト結果に応じたテストプログラムを選択するテストプログラム選択手段と、
上記テストプログラム選択手段によって選択された上記テストプログラムを用いることによって、上記半導体ウエハをテストするテスト実行手段を備えていることを特徴としている。
In order to solve the above problems, a semiconductor test apparatus according to the present invention provides
A semiconductor test apparatus for testing a semiconductor wafer,
A test program selecting means for selecting a test program corresponding to the test result predicted by any one of the test result predicting devices described above from the plurality of test programs;
Test execution means for testing the semiconductor wafer by using the test program selected by the test program selection means is provided.
上記の構成によれば、テストプログラム選択手段は、複数のテストプログラムのうち、上述したいずれかのテスト結果予測装置によって予測されたテスト結果に応じたテストプログラムを選択する。たとえば、予測テスト結果とテストプログラムとの対応表に基づき、最適なテストプログラムを１つ、選択する。 According to said structure, a test program selection means selects the test program according to the test result estimated by one of the test result prediction apparatuses mentioned above among several test programs. For example, one optimal test program is selected based on the correspondence table between the predicted test result and the test program.
テスト実行手段は、テストプログラム選択手段によって選択されたテストプログラムを用いることによって、半導体ウエハをテストする。すなわち、予測テスト結果に応じたテストプログラムを用いる。 The test execution means tests the semiconductor wafer by using the test program selected by the test program selection means. That is, a test program corresponding to the prediction test result is used.
以上のように半導体テスト装置は、個々の半導体ウエハの電気的特性に応じた最適なテストを実行することができる効果を奏する。 As described above, the semiconductor test apparatus has an effect of being able to execute an optimum test according to the electrical characteristics of each semiconductor wafer.
本発明に係る半導体テスト方法は、上記の課題を解決するために、
半導体ウエハをテストする半導体テスト方法であって、
複数のテストプログラムのうち、上記したいずれかのテスト結果予測装置によって予測されたテスト結果に応じたテストプログラムを選択するテストプログラム選択ステップと、
上記テストプログラム選択ステップにおいて選択された上記テストプログラムを用いることによって、上記半導体ウエハをテストするテスト実行ステップを備えていることを特徴としている。
In order to solve the above problems, a semiconductor test method according to the present invention provides:
A semiconductor test method for testing a semiconductor wafer,
A test program selection step of selecting a test program corresponding to the test result predicted by any one of the test result prediction apparatuses described above from the plurality of test programs;
A test execution step of testing the semiconductor wafer by using the test program selected in the test program selection step is provided.
上記の構成によれば、本発明に係る半導体テスト装置と同様の作用、効果を奏する。 According to said structure, there exists an effect | action and effect similar to the semiconductor test apparatus based on this invention.
また、本発明に係る半導体テスト装置では、さらに、
上記テストプログラム選択手段は、上記予測されたテスト結果がより良好であるほど、より検査基準の緩いテストプログラムを選択することが好ましい。
In the semiconductor test apparatus according to the present invention,
It is preferable that the test program selection unit selects a test program having a looser inspection standard as the predicted test result is better.
上記の構成によれば、テストプログラム選択手段は、予測されたテスト結果がより良好であるほど、より検査基準の緩いテストプログラムを選択する。すなわち、予測テスト結果が良好であれば、検査項目がより少なかったり、印加電圧がより低かったりするテストプログラムを、テスト実行用に選択する。したがってテスト実行手段は、より短時間で実行できるテストプログラムを用いることができる。 According to said structure, a test program selection means selects a test program with a looser inspection standard, so that the predicted test result is better. That is, if the predicted test result is good, a test program with fewer inspection items or a lower applied voltage is selected for test execution. Therefore, the test execution means can use a test program that can be executed in a shorter time.
このようにテスト結果予測装置は、予測テスト結果の良好な半導体ウエハに対して無駄に詳しいテストを行わずに済む効果を奏する。 As described above, the test result predicting apparatus has an effect that it is not necessary to perform unnecessary detailed tests on a semiconductor wafer having a good predicted test result.
本発明に係るシステムは、上記の課題を解決するために、
上述したいずれかの結果予測装置と、上記テスト結果予測装置が予測したテスト結果を受信するサーバ装置とを含んでいることを特徴としている。
In order to solve the above problems, the system according to the present invention provides:
One of the above-described result prediction apparatuses and a server apparatus that receives a test result predicted by the test result prediction apparatus are included.
上記の構成によれば、サーバ装置は、テスト結果予測装置が予測したテスト結果を受信する。したがってサーバ装置は、受信したテスト結果（歩留まり、良品数）を元に所定の演算を行うことによって、たとえば後半工程の部材の発注や納期計算を行うことができる。 According to the above configuration, the server device receives the test result predicted by the test result prediction device. Therefore, the server device can perform, for example, ordering of members in the latter half process and calculation of delivery date by performing a predetermined calculation based on the received test results (yield, number of non-defective products).
なお、上記テスト結果予測装置は、コンピュータによって実現してもよい。この場合、コンピュータを上記各手段として動作させることにより上記テスト結果予測装置をコンピュータにおいて実現するプログラム、およびそのプログラムを記録したコンピュータ読み取り可能な記録媒体も、本発明の範疇に入る。 The test result prediction apparatus may be realized by a computer. In this case, a program that realizes the test result prediction apparatus in the computer by operating the computer as each of the above means and a computer-readable recording medium that records the program also fall within the scope of the present invention.
また、上記半導体テスト装置は、コンピュータによって実現してもよい。この場合、コンピュータを上記各手段として動作させることにより上記半導体テスト装置をコンピュータにおいて実現するプログラム、およびそのプログラムを記録したコンピュータ読み取り可能な記録媒体も、本発明の範疇に入る。 The semiconductor test apparatus may be realized by a computer. In this case, a program for realizing the semiconductor test apparatus in the computer by operating the computer as each of the above means and a computer-readable recording medium on which the program is recorded also fall within the scope of the present invention.
以上のように、本発明に係るテスト結果予測装置は、第１の半導体ウエハの電気的特性データに基づき構築されたテスト結果予測モデルを用いて、第２の半導体ウエハのテスト結果を予測するテスト結果予測手段を備えているため、半導体ウエハのテスト結果をより精度良く予測できる効果を奏する。 As described above, the test result prediction apparatus according to the present invention uses the test result prediction model constructed based on the electrical characteristic data of the first semiconductor wafer to test the test result of the second semiconductor wafer. Since the result predicting means is provided, the test result of the semiconductor wafer can be predicted more accurately.
本発明の実施形態について、図１〜図１３を参照して以下に説明する。 Embodiments of the present invention will be described below with reference to FIGS.
本発明に係るテスト結果予測装置は、第１および第２の完成ウエハから得られるデータを用いた情報処理を行う装置である。具体的には、第１の完成ウエハから得られるデータを用いて、半導体ウエハに製造された半導体装置のテスト結果を予測するためのモデル（テスト結果予測モデル）を構築する。さらに、構築したテスト結果予測モデルに、第２の完成ウエハから得られるデータを入力することによって、第２の完成ウエハを対象にしたテスト結果を予測する。 The test result prediction apparatus according to the present invention is an apparatus that performs information processing using data obtained from the first and second completed wafers. Specifically, a model (test result prediction model) for predicting a test result of a semiconductor device manufactured on a semiconductor wafer is constructed using data obtained from the first completed wafer. Furthermore, the test result for the second completed wafer is predicted by inputting data obtained from the second completed wafer into the constructed test result prediction model.
なお、以下では、テスト結果として主に、ウエハに製造された半導体装置の歩留まりを予測する構成のテスト結果予測装置を説明する。しかし本発明のテスト結果予測装置は、歩留まりに限らず、半導体装置を対象にした他のテスト結果なら、どのようなものであっても同様に予測できる。 In the following, a test result prediction apparatus configured to predict the yield of semiconductor devices manufactured on a wafer will be mainly described as test results. However, the test result prediction apparatus of the present invention is not limited to the yield, and can predict any test result for other test results for a semiconductor device.
〔実施形態１〕
本発明に係る第１の実施形態について、図１〜図６を参照して以下に説明する。本実施形態のテスト結果予測装置１は、第１の完成ウエハ（第１の半導体ウエハ）に製造された半導体装置の電気的特性を表すデータ、および、当該半導体装置をテストした結果を表すテスト結果データを用いることによって、テスト結果予測モデルを構築する。さらに、構築したモデルに、テスト前における第２の完成ウエハ（第２の半導体ウエハ）に製造された半導体装置の電気的特性データを入力することによって、第２の完成ウエハに製造された半導体装置を対象にしたテストの結果を予測する。
Embodiment 1
A first embodiment according to the present invention will be described below with reference to FIGS. The test result prediction apparatus 1 of this embodiment includes data representing electrical characteristics of a semiconductor device manufactured on a first completed wafer (first semiconductor wafer), and test results representing results of testing the semiconductor device. A test result prediction model is constructed by using the data. Further, by inputting into the constructed model the electrical characteristic data of the semiconductor device manufactured on the second completed wafer (second semiconductor wafer) before the test, the semiconductor device manufactured on the second completed wafer Predict test results for.
（テスト結果予測装置１）
本実施形態に係るテスト結果予測装置１の構成について、図１を参照にして以下に説明する。図１は、本発明の一実施形態に係るテスト結果予測装置１の要部構成を示すブロック図である。この図に示すように、テスト結果予測装置１は、予測モデル構築部１０（予測モデル構築手段）およびテスト結果予測部１１（テスト結果予測手段）を備えている。また、テスト結果予測装置１は、電気的特性測定装置２、半導体テスタ３、および電気的特性測定装置４と接続されている。
(Test result prediction device 1)
The configuration of the test result prediction apparatus 1 according to the present embodiment will be described below with reference to FIG. FIG. 1 is a block diagram showing a main configuration of a test result prediction apparatus 1 according to an embodiment of the present invention. As shown in this figure, the test result prediction apparatus 1 includes a prediction model construction unit 10 (prediction model construction unit) and a test result prediction unit 11 (test result prediction unit). In addition, the test result prediction apparatus 1 is connected to the electrical
（予測モデル構築部１０）
予測モデル構築部１０は、半導体装置のテスト結果を予測するテスト結果予測モデルを構築する。
(Prediction model construction unit 10)
The prediction
（テスト結果予測部１１）
テスト結果予測部１１は、構築されたテスト結果予測モデルを用いて、第２の完成ウエハの電気的特性データを基に、第２の完成ウエハのテスト結果を予測する。
(Test result prediction unit 11)
The test
（電気的特性測定装置２）
電気的特性測定装置２は、第１の完成ウエハの特性を電気的に測定する周知の装置である。電気的特性測定装置２は、最終工程まで製造された第１の完成ウエハ、すなわち、完成された第１の完成ウエハの電気的特性を測定する。より具体的には、第１の完成ウエハに製造された半導体装置の電気的特性を測定する。これにより、測定された電気的特性を表すデータ（電気的特性データ）を生成する。
(Electrical characteristic measuring device 2)
The electrical
電気的特性測定装置２は、たとえば、アジレント社製のＨＰ４０６２などとして実現される。
The electrical
（半導体テスタ３）
半導体テスタ３は、第１の完成ウエハをテストする周知のテスト装置である。半導体テスタ３は、第１の完成ウエハに製造された半導体装置の良否などをテストする。すなわち、第１の完成ウエハにおける半導体装置ごとの良否、半導体装置の電気的特性たとえば、消費電流値を測定する。
(Semiconductor tester 3)
The
半導体テスタ３は、たとえば、アドバンテスト社製Ｔ６５７７などとして実現される。
The
（電気的特性測定装置４）
電気的特性測定装置４は、第２の完成ウエハの特性を電気的に測定する周知の装置である。電気的特性測定装置４は、最終工程まで製造された第２の完成ウエハ、すなわち、完成された第２の完成ウエハの電気的特性を測定する。より具体的には、第２の完成ウエハに製造された半導体装置の電気的特性を測定する。これにより、測定された電気的特性を表すデータ（電気的特性データ）を生成する。
(Electrical characteristic measuring device 4)
The electrical
電気的特性測定装置４は、たとえば、アジレント社製のＨＰ４０６４などとして実現される。
The electrical
（ニューラルネットワーク）
テスト結果予測装置１は、階層型のニューラルネットワークを採用したテスト結果予測モデルを構築する。そこで、階層型ニューラルネットワークについて、図２および図３を参照して以下に説明する
図２は、階層型ニューラルネットワークを構成する１つのニューロンを模式的に示す図である。図３は、複数のニューロンが階層状に接続されることによって構築される階層型ニューラルネットワークを示す図である。
(neural network)
The test result prediction apparatus 1 constructs a test result prediction model that employs a hierarchical neural network. Therefore, the hierarchical neural network will be described below with reference to FIGS. 2 and 3. FIG. 2 is a diagram schematically showing one neuron constituting the hierarchical neural network. FIG. 3 is a diagram showing a hierarchical neural network constructed by connecting a plurality of neurons in a hierarchical form.
図２に示すように、１つのニューロン２１には、複数の入力線２２が結合加重２３を介して入力される。また、少なくとも１つの出力線２４を有している。ニューロン２１、入力線２２、結合加重２３、および出力線２４によって、１つのユニット２０が構成される。
As shown in FIG. 2, a plurality of
図３に示すように、階層型ニューラルネットワーク３０は、層状に並べられた複数のユニット２０によって構成される。信号は、前の層におけるユニット２０から、次の層におけるユニット２０へと、一方向にのみ伝わる。このネットワークでは、ユニット２０が入力層、中間層、および出力層のそれぞれ独立な層に分かれて配置されている。
As shown in FIG. 3, the hierarchical
本実施形態のテスト結果予測装置１は、ニューラルネットワークの出力である予測テスト結果を１つに限定する。たとえば、歩留まり、またはウエハごとの良品数を、予測テスト結果として任意に選択する。これにより半導体装置のテストの予測に要する時間を、予測テスト結果を複数にした場合に比べてより短くできる。 The test result prediction apparatus 1 of this embodiment limits the prediction test result that is the output of the neural network to one. For example, the yield or the number of non-defective products for each wafer is arbitrarily selected as the predicted test result. As a result, the time required for the prediction of the test of the semiconductor device can be made shorter than when a plurality of prediction test results are used.
なおテスト結果予測装置１は、階層型のニューラルネットワーク以外の、たとえば中間層にフィードバックを有するニューラルネットワークによって構成されるテスト結果予測モデルを構築することもできる。すなわち、ニューラルネットワークであれば、どのようなネットワークであっても、テスト結果予測モデルの構築に利用できる。 Note that the test result prediction apparatus 1 can also construct a test result prediction model configured by a neural network other than the hierarchical neural network, for example, having a feedback in the intermediate layer. In other words, any neural network can be used to construct a test result prediction model.
（テスト結果予測処理）
テスト結果予測装置１が、テスト結果予測モデルを構築し、構築したテスト結果予測モデルを用いて、第２の完成ウエハを対象にしたテスト結果を予測するときの処理について、図１および図４を参照して以下に説明する。図４は、テスト結果予測装置１が、テスト結果予測モデルを構築し、当該構築したテスト結果予測モデルを用いて、第２の完成ウエハを対象にしたテスト結果を予測するときの処理の流れを示すフローチャートである。
(Test result prediction process)
FIG. 1 and FIG. 4 show the processing when the test result prediction apparatus 1 constructs a test result prediction model and predicts the test result for the second completed wafer using the constructed test result prediction model. This will be described below with reference. FIG. 4 shows a process flow when the test result prediction apparatus 1 constructs a test result prediction model and predicts a test result for the second completed wafer using the constructed test result prediction model. It is a flowchart to show.
（電気的特性の測定）
この図に示すように、まず、電気的特性測定装置２が、第１の完成ウエハについての電気的特性を測定する（ステップＳ４１）。電気的特性として、第１の完成ウエハに製造されたトランジスタの特性、拡散領域のシート抵抗、およびコンタクト部を含むメタル配線の抵抗などを対象にする。また、トランジスタの特性としては、閾値、ゲート耐圧、電流ドライブ能力、およびオフ時耐圧などを対象にする。
(Measurement of electrical characteristics)
As shown in this figure, first, the electrical
第１の完成ウエハ上には、閾値、ゲート耐圧、電流ドライブ能力、オフ時耐圧など、特性の互いに異なる複数種類のトランジスタが作りこまれている。そこで電気的特性測定装置２は、それぞれに対して前述した電気的特性を測定する。
On the first completed wafer, a plurality of types of transistors having different characteristics such as threshold value, gate breakdown voltage, current drive capability, and OFF breakdown voltage are formed. Therefore, the electrical
電気的特性測定装置２が測定する電気的特性の項目数は、２００から３００個程度である。電気的特性測定装置２は、測定した電気的特性を表すデータを生成し、必要に応じて、第１の完成ウエハを識別するための識別番号に関連付けて、電気的特性測定装置２内部のメモリに一時的に記憶する。また、測定したデータを、さらに、上位のコンピュータや不揮発性の記憶媒体に記録する。
The number of items of electrical characteristics measured by the electrical
（第１の完成ウエハのテスト）
つぎに、半導体テスタ３が、第１の完成ウエハに製造された個々の半導体装置個々をテストする（ステップＳ４２）。このとき、半導体装置のテスト歩留まり、半導体装置の良品数、各テスト項目の不良数（以下カテゴリデータ）等のテスト結果を得ることができる。測定されたテスト結果を表すテスト結果データは、ウエハ一枚ごとに集計され、第１の完成ウエハを識別する識別番号に関連付けて、半導体テスタ３の内部にあるメモリに記憶される。
(First completed wafer test)
Next, the
つぎに、第１の完成ウエハの電気的特性データ、および、テスト結果データを、テスト結果予測装置１の予測モデル構築部１０に入力する（ステップＳ４３）。
Next, the electrical characteristic data of the first completed wafer and the test result data are input to the prediction
つぎに、予測モデル構築部１０は、データ入力の対象となった第１の完成ウエハの枚数が、あらかじめ定められている基準枚数に達したかどうかを判定する（ステップＳ４４）。
Next, the prediction
ステップＳ４４における判定の結果が「偽」であるとき（ＮＯ）、図４に示す処理はステップＳ４１に戻る。このとき電気的特性測定装置２は、他の第１の完成ウエハの電気的特性を測定する。このようにして、ステップＳに示す処理において「真」の結果を得るまで、ステップＳ４１からステップＳ４３の処理が繰り返される。
When the result of the determination in step S44 is “false” (NO), the processing shown in FIG. 4 returns to step S41. At this time, the electrical
（テスト結果予測モデルの構築）
ステップＳ４４における判定の結果が「真」であるとき（ＹＥＳ）、予測モデル構築部１０は、テスト結果予測モデルを構築する（ステップＳ４５）。具体的には、入力された電気的特性データおよび予測すべき所定のテスト結果データを同時にニューラルネットワークに入力することによって、半導体装置の歩留まりなどの所定のテスト結果を予測するテスト結果予測モデルを構築する。予測モデル構築部１０は、生成したテスト結果予測モデルをテスト結果予測部１１に出力する。
(Construction of test result prediction model)
When the result of determination in step S44 is “true” (YES), the prediction
なお、歩留まりデータ以外のデータ、たとえば所定テスト項目のカテゴリデータが入力されると、予測モデル構築部１０は、所定テスト項目のカテゴリデータを予測するテスト結果予測モデルを構築できる。
When data other than yield data, for example, category data of a predetermined test item is input, the prediction
（テスト結果の予測）
つぎに、電気的特性測定装置４は、第２の完成ウエハについての電気的特性を測定する（ステップＳ４６）。このとき、電気的特性測定装置２が第１の完成ウエハを対象に測定したのと同じ項目の電気的特性を測定する。そして、測定した電気的特性を表す電気的特性データを生成し、テスト結果予測部１１に入力する（ステップＳ４７）。
(Test result prediction)
Next, the electrical
この時点で、テスト結果予測部１１には、予測モデル構築部１０によって構築されたテスト結果予測モデルが入力されている。そこでテスト結果予測部１１は、入力されたテスト結果予測モデルに、第２の完成ウエハを対象にした電気的特性データを入力することによって、第２の完成ウエハのテスト結果を予測する（ステップＳ４８）。
At this time, the test
図４の例では、テスト結果予測部１１は、第２の完成ウエハの歩留まりを予測する。すなわち、テスト歩留まりを表す予測データを生成する。また、生成した予測データを、第２の完成ウエハを識別する識別番号に関連付けて、所定の外部装置たとえば表示装置またはプリンタなどに出力する。あるいは、必要に応じて、第２の完成ウエハの識別番号に関連付けて、記憶媒体や上位のコンピュータに記憶する。
In the example of FIG. 4, the test
（作用、効果）
このように、テスト結果予測装置１は、光学的欠陥として認識できない電気的特性の欠陥を、テスト結果の予測値に反映させることができる。一方、従来技術ではこのようなことはできない。したがってテスト結果予測装置１は、半導体装置のテスト結果をより精度良く予測できる。
(Function, effect)
As described above, the test result prediction apparatus 1 can reflect the defect of the electrical characteristic that cannot be recognized as the optical defect in the predicted value of the test result. On the other hand, this is not possible with the prior art. Therefore, the test result prediction apparatus 1 can predict the test result of the semiconductor device with higher accuracy.
なお、テスト結果予測装置１が予測できるテスト結果には、ウエハの歩留まり、および各ウエハの良品チップ数などがある。また、必要に応じて、テストカテゴリデータの各カテゴリの値も予測できる。 Note that the test results that can be predicted by the test result prediction apparatus 1 include the yield of wafers and the number of good chips on each wafer. Moreover, the value of each category of the test category data can be predicted as necessary.
このように、テスト結果予測装置１は、第２の完成ウエハに製造された半導体装置の歩留まりを、第２の完成ウエハをテストする前に予測できる。したがって、予測値に応じたウエハテストプログラムを適用したり、あるいは低温テスト、高温テスト、バーンインテストなどのテスト工程を選択したりできる。 As described above, the test result prediction apparatus 1 can predict the yield of the semiconductor device manufactured on the second completed wafer before testing the second completed wafer. Therefore, it is possible to apply a wafer test program corresponding to the predicted value, or to select a test process such as a low temperature test, a high temperature test, or a burn-in test.
また、第２の完成ウエハに製造された半導体装置の良品数を、第２の完成ウエハをテストする前に予測できる。これにより、半導体装置の後半工程に必要な部材を従来より早い段階で手配できる。また、早い段階で不足半導体装置数を補うためのウエハの投入も可能になる。したがって、納期の遅れを回避できる。 In addition, the number of non-defective semiconductor devices manufactured on the second completed wafer can be predicted before testing the second completed wafer. This makes it possible to arrange members necessary for the second half of the semiconductor device at an earlier stage than before. In addition, it becomes possible to insert a wafer to make up for the shortage of semiconductor devices at an early stage. Therefore, delays in delivery can be avoided.
（テスト結果予測システム５０）
本実施形態のテスト結果予測装置１は、他の装置に組み込んだり、あるいは他の装置と協同して動作したりすることもできる。このときテスト結果予測装置１は、所定のテスト結果予測システム５０を構成する。
(Test result prediction system 50)
The test result prediction apparatus 1 of the present embodiment can be incorporated in another apparatus or can operate in cooperation with another apparatus. At this time, the test result prediction apparatus 1 constitutes a predetermined test
そこで、本実施形態に係るテスト結果予測システム５０について、図５を参照して以下に説明する。
Therefore, the test
図５は、テスト結果予測装置１が組み込まれたテスト結果予測システム５０を示す図である。また、通信回線を経由してサーバ６０および半導体テスタ３などの外部装置と双方向に通信可能なシステムの全体図を示す図でもある。
FIG. 5 is a diagram showing a test
テスト結果予測システム５０において、テスト結果予測装置１は、予測したウエハの良品数を、通信路接続部５４を経由してサーバ６０に送信する。サーバ６０は、受信した良品数を元にサーバ内データベース６１に記憶された所定の演算を行って、後半工程の部材の発注や納期計算などを行うことができる。
In the test
（相関係数を利用した処理）
なお、テスト結果予測装置１は、構築したテスト結果予測モデルが、所定の条件を満たす場合にのみ、実際にテスト結果に利用するモデルとして設定することもできる。
(Processing using correlation coefficient)
Note that the test result prediction apparatus 1 can also be set as a model that is actually used for a test result only when the constructed test result prediction model satisfies a predetermined condition.
このとき、テスト結果予測部１１は、第１の完成ウエハの電気的特性データおよびテスト結果を用いて、ウエハテスト結果予測モデルの候補を構築する。つまりこの候補を、第１の完成ウエハを対象にしたテスト結果の予測に利用するかどうかは、いったん、保留しておく。つぎに、候補として構築したテスト結果予測モデルに、第１の半導体製品の電気的特性データを入力したときに得られる予測テスト結果と、第１の半導体製品のテスト結果との相関係数を算出する。そして、算出した相関係数に基づき、候補として構築したモデルを、正式なテスト結果予測モデルとして採用するかどうかを定める。
At this time, the test
すなわち、相関係数があらかじめ定められている基準値以上である場合に、その相関係数に対応するテスト結果予測モデルを用いることになる。 That is, when the correlation coefficient is greater than or equal to a predetermined reference value, the test result prediction model corresponding to the correlation coefficient is used.
ここでいう相関係数とは、テスト結果予測モデル候補が予測するテスト結果と、実測するテスト結果との相関関係を示す値である。テスト結果予測部１１は、この値を、第１の完成ウエハの既知テスト結果、すなわち、テスト結果予測部１１に入力された既知のテスト結果と、テスト結果予測モデル候補が予測するテスト結果との相関関係から算出する。
The correlation coefficient here is a value indicating the correlation between the test result predicted by the test result prediction model candidate and the test result actually measured. The test
予測モデル構築部１０は、算出した相関係数が基準値以上であるか否かを判定する。算出した相関係数が基準値以上である場合、対応するテスト結果予測モデル候補を、正式なテスト結果予測モデルとして採用する。一方、基準値以上でない場合、モデル候補の出力（予測テスト結果データ）を利用することによって、他の新しいテスト結果予測モデルを構築する。
The prediction
こうして、相関係数が基準値以上となるテスト結果予測モデルを構築できるまで、モデル候補の構築、相関係数の算出、およびモデル候補の出力結果を利用した新しいモデル候補の構築を繰り返す。すなわち、第２の完成ウエハのテスト結果予測に適したテスト結果予測モデルを構築できるまで繰り返す。 In this way, until a test result prediction model having a correlation coefficient equal to or greater than the reference value can be constructed, model candidate construction, correlation coefficient calculation, and new model candidate construction using the model candidate output result are repeated. That is, it repeats until the test result prediction model suitable for the test result prediction of the second completed wafer can be constructed.
なお、ニューラルネットワークの隠れ層の数を変更することによっても、同じ入力データを用いて異なるテスト結果予測モデルを構築することができる。 Note that different test result prediction models can be constructed using the same input data also by changing the number of hidden layers of the neural network.
（テスト結果の予測処理）
以上の処理について、図６を参照して以下に説明する。図６は、テスト結果予測装置１が、相関係数が基準値以上となるテスト結果予測モデルを構築し、当該構築したテスト結果予測モデルを用いて第２の完成ウエハのテスト結果を予測するときの処理の流れを示すフローチャートである。
(Test result prediction process)
The above processing will be described below with reference to FIG. FIG. 6 shows a case where the test result prediction apparatus 1 constructs a test result prediction model having a correlation coefficient equal to or greater than a reference value, and predicts the test result of the second completed wafer using the constructed test result prediction model. It is a flowchart which shows the flow of a process of.
この図に示すように、第１の完成ウエハを対象とした電気的特性データ、およびテスト結果データが、予測モデル構築部１０に入力される（ステップＳ６１）。この処理は、図２に示すステップＳ４１からＳ４４に相当する。 As shown in this figure, electrical characteristic data and test result data for the first completed wafer are input to the prediction model construction unit 10 (step S61). This process corresponds to steps S41 to S44 shown in FIG.
つぎに、予測モデル構築部１０が、テスト結果予測モデルの候補を構築する（ステップＳ６２）。さらに、構築したテスト結果予測モデル候補に第１の完成ウエハのテスト結果データを入力したときに得られる予測テスト結果と、第１の完成ウエハのテスト結果との相関係数を算出する（ステップＳ６３）。
Next, the prediction
つぎに、予測モデル構築部１０は、算出した相関係数が、テスト結果予測装置１においてあらかじめ定められている基準値以上か否かを判定する（ステップＳ６４）。
Next, the prediction
ステップＳ６４における判定の結果が「偽」であるとき（ＮＯ）、図６に示す処理はステップＳ６２に戻る。このとき予測モデル構築部１０は、構築したモデル候補の出力（予測テスト結果）を用いることによって、新たに別のテスト結果予測モデルを構築する（ステップＳ６２）。すなわちテスト結果予測部１１は、ステップＳ６４に示す処理において「真」の結果を得るまで、テスト結果予測モデルの構築を繰り返し実行する。
When the result of the determination in step S64 is “false” (NO), the processing shown in FIG. 6 returns to step S62. At this time, the prediction
一方、ステップＳ６４における判定の結果が「真」であるとき（ＹＥＳ）、予測モデル構築部１０は、構築したテスト結果予測モデルを、第２の完成ウエハのテスト結果を予測するモデルとして選択する（ステップＳ６５）。すなわち、構築したテスト結果予測モデルを予測モデル構築部１０に出力する。
On the other hand, when the result of determination in step S64 is “true” (YES), the prediction
ステップＳ６６〜ステップＳ６８に示す処理は、図２に示すステップＳ４６からステップＳ４８と同じ処理なので、詳細を省略する。 Since the processes shown in steps S66 to S68 are the same as the processes in steps S46 to S48 shown in FIG.
（相関係数の値の例）
なお、相関係数が０．７５以上であれば、実用上問題ない。したがって、基準値は０．７５以上であることが望ましい。
(Example of correlation coefficient value)
If the correlation coefficient is 0.75 or more, there is no practical problem. Therefore, the reference value is preferably 0.75 or more.
納入数や製品数を正確に見積もる必要がある場合は、必要に応じて、相関係数の基準値を０．７５よりも高く設定すればよい。 When it is necessary to accurately estimate the number of deliveries or the number of products, the correlation coefficient reference value may be set higher than 0.75 as necessary.
良品の半導体装置を実装する後半工程の製造部材などのコストが高い場合など、たとえば、半導体装置が光センサーデバイスで、当該デバイスを用いてカメラモジュールを製造する場合は、ガラスリッドやカメラ用のレンズなど汎用品でない部材が必要になる。そこで、ウエハのテスト前にテスト結果予測装置１によって良品数すなわちテスト結果を高精度に予測すれば、従来より早い段階において、より正確に必要数を手配できる。 For example, when the cost of manufacturing parts in the latter half of the process for mounting a non-defective semiconductor device is high, for example, when the semiconductor device is an optical sensor device and a camera module is manufactured using the device, a glass lid or a lens for the camera is used. A member that is not a general-purpose product is required. Therefore, if the number of non-defective products, that is, the test result is predicted with high accuracy by the test result prediction apparatus 1 before the wafer test, the necessary number can be arranged more accurately at an earlier stage than before.
〔実施形態２〕
本発明に係る第２の実施形態について、図７〜図１０を参照して以下に説明する。
[Embodiment 2]
A second embodiment according to the present invention will be described below with reference to FIGS.
まず、本実施形態に係るテスト結果予測装置１ａの概要について、図７を参照して説明する。テスト結果予測装置１ａは、第１の実施形態に係るテスト結果予測装置１とは異なり、まず、複数のテスト結果予測モデル候補を構築する。さらに、モデル候補ごとに上述した相関係数を算出することによって、構築した複数のモデル候補の中から、一定の条件を満たす相関係数のモデル候補を、実際に用いるテスト結果予測モデルとして選択する。
First, an outline of the test
本実施形態に係るテスト結果予測装置１ａの構成について、図７を参照にして以下に説明する。図７は、本発明の一実施形態に係るテスト結果予測装置１ａの要部構成を示すブロック図である。この図に示すように、テスト結果予測装置１ａは、予測モデル構築部１０（予測モデル構築手段）、テスト結果予測部１１（テスト結果予測手段）、予測モデル候補格納１２、および予測モデル選択部１３を備えている。また、テスト結果予測装置１ａは、電気的特性測定装置２、半導体テスタ３（半導体テスト装置）、および電気的特性測定装置４と接続されている。
The configuration of the test
予測モデル構築部１０、テスト結果予測部１１、電気的特性測定装置２、半導体テスタ３、および電気的特性測定装置４は、それぞれ、実施形態１のものと同様であるため、説明を省略する。
The prediction
（予測モデル候補格納部１２）
予測モデル候補格納部１２は、構築されたテスト結果予測モデル候補を一時的に格納するためのメモリである。
(Prediction model candidate storage unit 12)
The prediction model
（予測モデル選択部１３）
予測モデル選択部１３は、予測モデル候補格納部１２に格納されている複数のモデル候補のうち、あらかじめ定められている基準値以上のテスト結果予測モデル候補を、実際にテスト結果予測に用いるテスト結果予測モデルとして選択する。
(Prediction model selection unit 13)
The prediction
（テスト結果予測処理）
本実施形態のテスト結果予測装置１ａが実行するテスト結果予測処理について、図８を参照して以下に説明する。図８は、テスト結果予測装置１ａが実行するテスト結果予測処理の流れを示すフローチャートである。
(Test result prediction process)
A test result prediction process executed by the test
図８に示すステップＳ８１の処理は、図６に示すステップＳ６１と同様であるため、説明を省略する。 The process of step S81 shown in FIG. 8 is the same as step S61 shown in FIG.
各データが入力されると、予測モデル構築部１０は、入力されたデータすなわち、第１の完成ウエハを対象にした電気的特性データと、第１の完成ウエハのテスト結果データとを用いることによって、テスト結果予測モデルの候補を構築する（ステップＳ８２）。つぎに、構築したテスト結果予測モデル候補に対応する相関係数を算出する。相関係数の算出方法は、実施形態１と同様である。予測モデル構築部１０は、構築したテスト結果予測モデル候補に、算出した相関係数を関連付けて、予測モデル候補格納部１２に保存する（ステップＳ８４）。
When each data is input, the prediction
つぎに予測モデル構築部１０は、モデル候補の構築数が、あらかじめ定められている基準値以上か否かを判定する（ステップＳ８５）。ステップＳ８５に示す処理において「真」の結果を得るまで、すなわち、構築したモデル候補の数が基準値以上になるまで、予測モデル構築部１０は、テスト結果予測モデルの構築を繰り返し実行する。このようにして、最終的に、複数のテスト結果予測モデル候補を構築し、それぞれに対応する相関係数に関連付けて、予測モデル候補格納部１２に保存する。
Next, the prediction
一方、ステップＳ８４における判定の結果が「真」であるとき（ＹＥＳ）、予測モデル選択部１３は、予測モデル候補格納部１２に格納されているモデル候補のうち、対応する相関係数が、あらかじめ定められている基準値以上のものを選択する。このとき該当するモデル候補が複数あるなら、そのうち最大の相関係数に対応するモデル候補を選択する（ステップＳ８６）。
On the other hand, when the determination result in step S84 is “true” (YES), the prediction
こうして予測モデル選択部１３は、選択したモデル候補を、実際に用いるテスト結果予測モデルとして、テスト結果予測部１１に出力する。これによりテスト結果予測部１１は、入力されたテスト結果予測モデルを用いて、第２の完成ウエハのテスト結果を予測する。すなわちステップＳ８７〜ステップＳ８９に示す処理は、図２に示すステップＳ４６〜ステップＳ４８と同じ処理なので、詳細を省略する。
Thus, the prediction
（テスト結果予測処理の他の例）
なお、テスト結果予測装置１ａは、一定の時間が経過するまで、テスト結果予測モデル候補の構築を繰り返すことによっても、複数のモデル候補を構築することができる。そこで、この例について、図９を参照して以下に説明する。
(Other examples of test result prediction processing)
Note that the test
図９は、テスト結果予測装置１ａが実行するテスト結果予測処理の流れを示すフローチャートである。図８との相違点だけに着目して説明する。
FIG. 9 is a flowchart showing the flow of the test result prediction process executed by the test
すなわち図９の例では、予測モデル構築部１０は、１つモデル候補を構築して予測モデル候補格納部１２に保存したあと、最初のモデル候補の構築を開始してからの経過時間が、あらかじめ定められている基準値（基準時間）以上になったか否かを判定する（ステップＳ９５）。テスト結果予測部１１は、ステップＳ９５に示す処理において「真」の結果を得るまで、すなわち、経過時間が基準時間以上になるまで、テスト結果予測モデルの構築を繰り返し実行する。このようにして、最終的に、複数のテスト結果予測モデル候補を構築し、それぞれに対応する相関係数に関連付けて、予測モデル候補格納部１２に保存する。
That is, in the example of FIG. 9, the prediction
ステップＳ９６以降の処理は、図８に示すステップＳ８５以降の処理と同様である。すなわち予測モデル選択部１３は、構築した複数のモデル候補の中から、相関係数が最大のものを選択して、テスト結果予測部１１に出力する。テスト結果予測部１１は、入力されたテスト結果予測モデルを用いることによって、第２の完成ウエハのテスト結果を予測する。
The processing after step S96 is the same as the processing after step S85 shown in FIG. That is, the prediction
（結果の一例）
図１０は、テスト結果の実測値と、テスト結果の予測値との関係を示す図である。図１０の例では、テスト結果予測装置１ａは、モデル候補の構築を開始してから７２時間が経過するまで、モデル候補の構築を繰り返している。そして、構築したモデル候補のうち、相関係数が最大のものを選択して、テスト結果予測モデルとして利用した。また、１００枚の第２の完成ウエハを対象にして、テスト結果を予測した。
(Example of results)
FIG. 10 is a diagram illustrating a relationship between the actual measurement value of the test result and the predicted value of the test result. In the example of FIG. 10, the test
図１０において、縦軸はテスト結果予測モデルを用いて得た予想テスト結果、すなわち、歩留まりを示す。横軸は、半導体テスタ３によるテスト結果、すなわち、歩留まりの実測データである。相関係数は０．９６程度だった。
In FIG. 10, the vertical axis indicates the predicted test result obtained using the test result prediction model, that is, the yield. The horizontal axis is the test result by the
（作用、効果）
以上のように、テスト結果予測装置１ａは、所定数のテスト結果予測モデル候補のうち最大の相関係数の選択してテスト結果予測モデルとするので、予測精度をより高めることができる。
(Function, effect)
As described above, since the test
〔実施形態３〕
本発明に係る第３の実施形態について、図１１〜図１３を参照して以下に説明する。
[Embodiment 3]
A third embodiment according to the present invention will be described below with reference to FIGS.
（半導体テスタ７）
まず、本実施形態に係る半導体テスタ７の構成について、図１１を参照にして以下に説明する。
(Semiconductor tester 7)
First, the configuration of the semiconductor tester 7 according to the present embodiment will be described below with reference to FIG.
図１１は、本発明の一実施形態に係る半導体テスタ７の要部構成を示すブロック図である。この図に示すように、半導体テスタ７は、予測テスト結果データ記憶部７１、テスト実行部７２（テスト実行手段）、テストプログラム候補記憶部７３、テストプログラム選択部７４（テストプログラム選択手段）、テスト情報記憶部７５、およびインターフェース部７７を備えている。また、半導体テスタ７は、テスト結果予測装置１、ウエハプローバ５、およびテスタ周辺装置６に接続されている。なお、これらの各部は、名部データバス７８を経由して、制御手段７９によって制御されている。
FIG. 11 is a block diagram showing a main configuration of the semiconductor tester 7 according to one embodiment of the present invention. As shown in this figure, the semiconductor tester 7 includes a prediction test result
（各部の説明）
予測テスト結果データ記憶部７１は、テストの対象となるウエハ個々の予測テスト結果データを記憶する。テストプログラム候補記憶部７３は、テスト実行部７２が実行するテストプログラムの候補を複数記憶する。テストプログラム選択部７４は、複数のテストプログラム候補から、ウエハ個々の予測テスト結果データに応じた最適なテストプログラムを選択し記憶する。テスト実行部７２は、テストプログラム選択部７４に記憶されている前記テストプログラムの指示に従い、テストを実行する。具体的には、半導体装置に対してテスト信号を発生して電圧を印加するとともに、半導体装置の出力を判定する。
(Description of each part)
The predicted test result
インターフェース部７７は、半導体テスタ７に接続されているテスタ周辺装置６との間で情報のやり取りを行う。テスタ周辺装置６は、たとえば、キーボード、マウス、コンピュータ、テストモードスイッチ、記憶媒体、インターネット回線などである。
The
出力部７６は、半導体テスタ７の情報を外部に出力する。具体的には、表示情報、印刷情報、回線への送信情報、外付け記憶媒体への書き込みデータなどを出力する。テスト情報記憶部７５は、過去のテスト結果など、テストプログラム以外の情報を記憶する。
The
（ウエハテスト処理の流れ）
半導体テスタ７がウエハをテストするときの処理について、図１２を参照して以下に説明する。図１２は、半導体テスタ７がウエハをテストのときの処理の流れを示すフローチャートである。
(Wafer test process flow)
A process when the semiconductor tester 7 tests the wafer will be described below with reference to FIG. FIG. 12 is a flowchart showing a process flow when the semiconductor tester 7 tests a wafer.
まず、テスト結果予測装置１が、ウエハごとの予測テスト結果データを、ウエハの識別番号に関連付けて、半導体テスタ７の予測テスト結果データ記憶部７１に入力する（ステップＳ１２１）。
First, the test result prediction apparatus 1 inputs the prediction test result data for each wafer to the prediction test result
つぎに、ウエハプローバ５が、テスト対象のウエハの識別番号を、テストプログラム選択部７４に入力する（ステップＳ１２２）。
Next, the
テストプログラム選択部７４は、入力された識別番号に対応する予測テスト結果データを、予測テスト結果データ記憶部７１から読み出す。テストプログラム候補記憶部７３には、事前に、複数のテストプログラム候補が、それぞれ、対応する予測テスト結果データに関連付けられて格納されている。より具体的には、複数の予測テスト歩留まりと、複数のテストプログラム候補が、それぞれ個別に関連付けられて格納されている。
The test
そこでテストプログラム選択部７４は、予測テスト結果データとテストプログラム候補との対応関係を定義した関係表を参照することによって、読み出した予測テスト結果データに対応するテストプログラム候補を、テストプログラム候補記憶部７３から読み出す。これにより、読み出したテストプログラム候補を、実際に使用するテストプログラムとして選択し記憶する（ステップＳ１２３）。テストプログラム選択部７４は、選択したテストプログラムをテスト実行部７２に出力する。
Therefore, the test
テスト実行部７２は、入力されたテストプログラムにしたがい、ウエハをテストする（ステップＳ１２４）。つぎに、所定枚数のウエハ、たとえば、あらかじめ定められている基準枚数のウエハをテストし終えたか否かを判定する（ステップＳ１２５）
ステップＳ１２５における判定の結果が「偽」であるとき（ＮＯ）、テスト結果予測装置１は、所定枚数のウエハのテストが完了するまで、ウエハのテストを繰り返す。一方、ステップＳ１２５における判定の結果が「真」であるとき（ＹＥＳ）、図１２に示す処理は終了する。
The
When the determination result in step S125 is “false” (NO), the test result prediction apparatus 1 repeats the wafer test until the test of a predetermined number of wafers is completed. On the other hand, when the result of the determination in step S125 is “true” (YES), the processing shown in FIG. 12 ends.
このようにして半導体テスタ７は、予測テスト結果に応じて、ウエハ個々に対応する最適なテストプログラムを用いて、ウエハテストを実行する。すなわち、ウエハのテスト予測結果に応じてウエハごとにテスト条件を最適化することが可能な半導体テスタ７を提供できる。 In this way, the semiconductor tester 7 executes a wafer test using an optimal test program corresponding to each wafer according to the predicted test result. That is, the semiconductor tester 7 capable of optimizing the test conditions for each wafer according to the wafer test prediction result can be provided.
（テストプログラムの一例）
予測テスト結果と、テストプログラムとの対応関係の一例について、図１３を参照して以下に説明する。図１３は、予測テスト結果と、テストプログラムとの対応関係の一例を示す図である。
(Example of test program)
An example of the correspondence relationship between the prediction test result and the test program will be described below with reference to FIG. FIG. 13 is a diagram illustrating an example of a correspondence relationship between a prediction test result and a test program.
この図に示すように、半導体テスタ７は、対応表１３１を用いることによって、テストプログラムを選択することができる。この表において、９０％以上の歩留まりのウエハにはテストプログラム１が対応付けられている。一方、９０％未満８５％以上の歩留まりのウエハには、テストプログラム２が対応付けられている。また、８５％未満の歩留まりのウエハにはテストプログラ３を適用した場合の対応表を示す。
As shown in this figure, the semiconductor tester 7 can select a test program by using the correspondence table 131. In this table, a test program 1 is associated with a wafer having a yield of 90% or more. On the other hand, the
ここで、テストプログラム１は、基本のテストプログラムである。すなわち、もっともテスト基準の穏やかなテストプログラムである。テスト基準の穏やかであるとは、たとえば、テスト項目がより少なかったり、テストの際に印加する電圧の値がより低かったりすることを意味する。テストプログラムの番号が大きくなるほど、テスト基準は厳しくなる。たとえば、テスト項目がより増える。 Here, the test program 1 is a basic test program. In other words, it is a test program with the mildest test standards. The gentle test standard means, for example, that there are fewer test items or a lower voltage value to be applied during the test. The higher the test program number, the stricter the test criteria. For example, the number of test items increases.
なお、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても、本発明の技術的範囲に含まれる。 In addition, this invention is not limited to embodiment mentioned above, A various change is possible in the range shown to the claim. In other words, embodiments obtained by combining technical means appropriately changed within the scope of the claims are also included in the technical scope of the present invention.
（その他の構成）
なお、本発明を、以下の構成としても実現できる。
(Other configurations)
In addition, this invention is realizable also as the following structures.
（第１構成）
ウエハ特性測定装置によって、第１の完成ウエハの電気的特性を測定する第１の完成ウエハ特性測定工程と、
第１の完成ウエハ内の半導体製品のテストする第１の完成ウエハテスト工程と、
第１の完成ウエハ特性測定工程で得られる第１の完成ウエハの電気的特性データと、第１の完成ウエハテスト工程により得られる第１の完成ウエハテストデータとをニューラルネットワークに供給する第１の測定データ供給工程と、
複数の第１の完成ウエハに対応する複数の既知ウエハデータを元に、ニューラルネットワークを用いて、テスト結果の予測モデルを構築するテスト結果予測モデル構築工程と、
ウエハ特性測定装置によって、第２の完成ウエハの電気的特性を測定する第２の電気的特性測定工程と、
予測モデル構築工程で構築されたテスト結果予測モデルに第２の完成ウエハ特性測定工程で得られる第２の完成ウエハの電気的特性データをテスト結果予測モデルに供給する第２の測定結果供給工程と、
ウエハ特性測定工程で得られる第２の完成ウエハの電気的特性データを元に第２の完成ウエハの予測ウエハテスト結果を生成するウエハテスト結果予測データ生成工程と、
からなることを特徴とする半導体装置の半導体歩留まり予測方法。
(First configuration)
A first completed wafer characteristic measuring step for measuring electrical characteristics of the first completed wafer by a wafer characteristic measuring device;
A first completed wafer test process for testing semiconductor products in the first completed wafer;
A first completed wafer characteristic measurement step obtained from the first finished wafer electrical property data and a first finished wafer test data obtained in the first finished wafer test step are supplied to the neural network. Measurement data supply process,
A test result prediction model construction step of constructing a test result prediction model using a neural network based on a plurality of known wafer data corresponding to a plurality of first completed wafers;
A second electrical property measuring step for measuring electrical properties of the second completed wafer by the wafer property measuring device;
A second measurement result supply step for supplying the test result prediction model with the electrical property data of the second completed wafer obtained in the second completed wafer property measurement step to the test result prediction model constructed in the prediction model construction step; ,
A wafer test result prediction data generation step for generating a predicted wafer test result of the second completed wafer based on the electrical property data of the second completed wafer obtained in the wafer property measurement step;
A semiconductor yield prediction method for a semiconductor device, comprising:
（第２構成）
予測モデル構築工程において、複数の予測モデルを生成し、複数の予測モデルの個々に対応するテスト結果の予測結果と実測結果の相関係数とを生成することを特徴とする半導体装置の検査方法。
(Second configuration)
A method for inspecting a semiconductor device, comprising: generating a plurality of prediction models and generating a prediction result of a test result corresponding to each of the plurality of prediction models and a correlation coefficient of an actual measurement result in a prediction model construction step.
（第３構成）
複数の予測モデルに対応する複数の相関係数の中から所定基準を満たす予測モデルを抽出し、第２の完成ウエハのウエハテスト結果を予測することを特徴とする上記第２の構成に係る半導体装置の検査方法。
(Third configuration)
A semiconductor according to the second configuration, wherein a prediction model satisfying a predetermined criterion is extracted from a plurality of correlation coefficients corresponding to a plurality of prediction models, and a wafer test result of the second completed wafer is predicted. Device inspection method.
（第４構成）
予測モデルを抽出する為の相関係数の所定基準を０．７５以上に設定して、予測モデルを抽出して、第２の完成ウエハのウエハテスト結果を予測することを特徴とする上記第３の構成に係る半導体装置の検査方法。
(Fourth configuration)
The above-mentioned third feature is characterized in that the predetermined standard of the correlation coefficient for extracting the prediction model is set to 0.75 or more, the prediction model is extracted, and the wafer test result of the second completed wafer is predicted. Semiconductor device inspection method according to the configuration.
（第５構成）
予測モデルにより予測するウエハテスト結果はウエハ歩留まりであることを特徴とする上記第１〜３のいずれかに係る半導体装置の検査方法。
(Fifth configuration)
4. The semiconductor device inspection method according to any one of the first to third aspects, wherein the wafer test result predicted by the prediction model is a wafer yield.
（第６構成）
予測モデルにより予測するウエハテスト結果はウエハごとの良品数であることを特徴とする上記第１〜３のいずれかに係る半導体装置の検査方法。
(Sixth configuration)
4. The semiconductor device inspection method according to any one of the first to third aspects, wherein the wafer test result predicted by the prediction model is the number of non-defective products for each wafer.
（第７構成）
半導体製品をテストする半導体テスト方法であって、
上記第１〜第５のいずれかの構成に係る予測モデルにより予測したウエハテスト結果を入力する予測テスト結果入力工程と、
複数のテストプログラムを記憶するテストプログラム記憶工程と、
予測テスト結果を参照して複数のテストプログラムの中から第２の完成ウエハテスト工程で実行するテスト工程を選択するテスト工程選択工程とを
備えたことを特徴とする半導体テスト方法。
(Seventh configuration)
A semiconductor test method for testing a semiconductor product,
A predicted test result input step of inputting a wafer test result predicted by the prediction model according to any one of the first to fifth configurations;
A test program storage step for storing a plurality of test programs;
A semiconductor test method comprising: a test process selection process that selects a test process to be executed in a second completed wafer test process from a plurality of test programs with reference to a predicted test result.
（第８構成）
テスト工程選択工程は、テストプログラムを選択するテストプログラム選択工程であることを特徴とする半導体テスト方法。
(Eighth configuration)
A semiconductor test method, wherein the test process selection process is a test program selection process for selecting a test program.
（第９構成）
テスト工程選択工程は、テストプログラム実行の分岐先を選択するテストプログラム実行の分岐先選択工程であることを特徴とする半導体テスト方法。
(Ninth configuration)
A semiconductor test method, wherein the test process selection process is a test program execution branch destination selection process for selecting a test program execution branch destination.
（第１０構成）
半導体製品をテストする半導体テスト装置であって、
上記第１〜第５のいずれかの構成に係る予測モデルにより予測したウエハ個々の予測テストデータを記憶する予測テストデータ記憶手段と、
半導体テスト装置が実行するテストプログラムの候補を複数記憶するテストプログラム候補記憶手段と、
複数のテストプログラム候補からウエハ個々の予測テストデータに応じて最適なテストプログラムを選択するテストプログラム選択手段と、
テストプログラムを記憶するテストプログラム選択手段が選択したテストプログラム候補をテストプログラムとして記憶するプログラム記憶手段と、
テストプログラムの指示に従いテストを実行する手段であって、半導体デバイスに対してテスト信号を発生して印加するとともに半導体デバイスの出力を判定する手段と
テスト信号発生および判定手段と、を備えたことを特徴とする半導体テスト装置。
(10th configuration)
A semiconductor test apparatus for testing a semiconductor product,
Predicted test data storage means for storing predicted test data of each wafer predicted by the prediction model according to any one of the first to fifth configurations;
Test program candidate storage means for storing a plurality of test program candidates to be executed by the semiconductor test apparatus;
A test program selection means for selecting an optimal test program from a plurality of test program candidates according to the predicted test data of each wafer;
Program storage means for storing the test program candidate selected by the test program selection means for storing the test program as a test program;
Means for executing a test in accordance with an instruction of a test program, comprising: a means for generating and applying a test signal to a semiconductor device; and a means for determining an output of the semiconductor device; and a test signal generation and determination means. A characteristic semiconductor test device.
また、本発明は、ＩＣやＬＳＩ等の半導体歩留まり予測システム、半導体歩留まり予測アルゴリズム、半導体歩留まり予測装置、半導体歩留まり予測方法に関するものだともいえる。特に、ウエハ特性測定装置によって得られたウエハの電気的特性データから、製品特性の良否をテストするウエハテスト工程で得られるテスト結果たとえば歩留まりを予測する半導体装置の半導体歩留まり予測システム、半導体歩留まり予測アルゴリズム、半導体歩留まり予測装置、半導体歩留まり予測方法に関するものだともいえる。 The present invention can also be said to relate to a semiconductor yield prediction system such as an IC or LSI, a semiconductor yield prediction algorithm, a semiconductor yield prediction apparatus, and a semiconductor yield prediction method. In particular, a semiconductor yield prediction system and a semiconductor yield prediction algorithm for a semiconductor device for predicting a test result, for example, a yield obtained in a wafer test process for testing the quality of product characteristics from electrical characteristic data of a wafer obtained by a wafer characteristic measurement apparatus It can also be said that the present invention relates to a semiconductor yield prediction apparatus and a semiconductor yield prediction method.
（プログラムおよび記録媒体）
最後に、テスト結果予測装置１に含まれている各ブロックは、ハードウェアロジックによって構成すればよい。または、次のように、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を用いてソフトウェアによって実現してもよい。
(Program and recording medium)
Finally, each block included in the test result prediction apparatus 1 may be configured by hardware logic. Alternatively, it may be realized by software using a CPU (Central Processing Unit) as follows.
すなわちテスト結果予測装置１は、各機能を実現する制御プログラムの命令を実行するＣＰＵ、この制御プログラムを格納したＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、上記制御プログラムを実行可能な形式に展開するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、および、上記制御プログラムおよび各種データを格納するメモリ等の記憶装置（記録媒体）を備えている。 That is, the test result prediction apparatus 1 includes a CPU that executes instructions of a control program that realizes each function, a ROM (Read Only Memory) that stores the control program, and a RAM (Random Access) that expands the control program into an executable format. Memory) and a storage device (recording medium) such as a memory for storing the control program and various data.
この構成により、本発明の目的は、所定の記録媒体によっても達成できる。この記録媒体は、上述した機能を実現するソフトウェアであるテスト結果予測装置１の制御プログラムのプログラムコード（実行形式プログラム、中間コードプログラム、ソースプログラム）をコンピュータで読み取り可能に記録していればよい。テスト結果予測装置１にこの記録媒体を供給する。これにより、コンピュータとしてのテスト結果予測装置１（またはＣＰＵやＭＰＵ）が、供給された記録媒体に記録されているプログラムコードを読み出し、実行すればよい。 With this configuration, the object of the present invention can also be achieved by a predetermined recording medium. The recording medium only needs to record the program code (execution format program, intermediate code program, source program) of the control program of the test result prediction apparatus 1 which is software that realizes the above-described functions so that it can be read by a computer. This recording medium is supplied to the test result prediction apparatus 1. Thereby, the test result prediction apparatus 1 (or CPU or MPU) as a computer may read and execute the program code recorded on the supplied recording medium.
プログラムコードをテスト結果予測装置１に供給する記録媒体は、特定の構造または種類のものに限定されない。すなわちこの記録媒体は、たとえば、磁気テープやカセットテープ等のテープ系、フロッピー（登録商標）ディスク／ハードディスク等の磁気ディスクやＣＤ−ＲＯＭ／ＭＯ／ＭＤ／ＤＶＤ／ＣＤ−Ｒ等の光ディスクを含むディスク系、ＩＣカード（メモリカードを含む）／光カード等のカード系、あるいはマスクＲＯＭ／ＥＰＲＯＭ／ＥＥＰＲＯＭ／フラッシュＲＯＭ等の半導体メモリ系などとすることができる。 The recording medium that supplies the program code to the test result prediction apparatus 1 is not limited to a specific structure or type. That is, the recording medium includes, for example, a tape system such as a magnetic tape and a cassette tape, a magnetic disk such as a floppy (registered trademark) disk / hard disk, and an optical disk such as a CD-ROM / MO / MD / DVD / CD-R. System, a card system such as an IC card (including a memory card) / optical card, or a semiconductor memory system such as a mask ROM / EPROM / EEPROM / flash ROM.
またテスト結果予測装置１は、通信ネットワークと接続可能に構成しても、本発明の目的を達成できる。この場合、上記のプログラムコードを、通信ネットワークを介してテスト結果予測装置１に供給する。この通信ネットワークは、テスト結果予測装置１にプログラムコードを供給できるものであればよく、特定の種類または形態に限定されない。たとえば、インターネット、イントラネット、エキストラネット、ＬＡＮ、ＩＳＤＮ、ＶＡＮ、ＣＡＴＶ通信網、仮想専用網（Ｖｉｒｔｕａｌ Ｐｒｉｖａｔｅ Ｎｅｔｗｏｒｋ）、電話回線網、移動体通信網、衛星通信網等であればよい。 Even if the test result prediction apparatus 1 is configured to be connectable to a communication network, the object of the present invention can be achieved. In this case, the program code is supplied to the test result prediction apparatus 1 via the communication network. This communication network is not limited to a specific type or form as long as it can supply program codes to the test result prediction apparatus 1. For example, the Internet, intranet, extranet, LAN, ISDN, VAN, CATV communication network, virtual private network, telephone line network, mobile communication network, satellite communication network, etc. may be used.
この通信ネットワークを構成する伝送媒体も、プログラムコードを伝送可能な任意の媒体であればよく、特定の構成または種類のものに限定されない。たとえば、ＩＥＥＥ１３９４、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、電力線搬送、ケーブルＴＶ回線、電話線、ＡＤＳＬ（Ａｓｙｍｍｅｔｒｉｃ Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ）回線等の有線でも、ＩｒＤＡやリモコンのような赤外線、Ｂｌｕｅｔｏｏｔｈ（登録商標）、８０２．１１無線、ＨＤＲ、携帯電話網、衛星回線、地上波デジタル網等の無線でも利用可能である。なお、本発明は、上記プログラムコードが電子的な伝送で具現化された、搬送波に埋め込まれたコンピュータデータ信号の形態でも実現され得る。 The transmission medium constituting the communication network may be any medium that can transmit the program code, and is not limited to a specific configuration or type. For example, wired communication such as IEEE 1394, USB (Universal Serial Bus), power line carrier, cable TV line, telephone line, ADSL (Asymmetric Digital Subscriber Line) line, infrared light such as IrDA or remote control, Bluetooth (registered trademark), 802. 11 wireless, HDR, mobile phone network, satellite line, terrestrial digital network, etc. can also be used. The present invention can also be realized in the form of a computer data signal embedded in a carrier wave in which the program code is embodied by electronic transmission.
以上のことは、テスト結果予測装置１ａについても同様に当てはまる。
The above applies similarly to the test
本発明は、半導体ウエハや半導体装置のテスト結果を事前に予測できるテスト結果予測装置として、幅広く利用できる。また、半導体ウエハや半導体装置を精度良くテストできる半導体テスト装置としても、幅広く利用できる。 The present invention can be widely used as a test result prediction apparatus capable of predicting test results of semiconductor wafers and semiconductor devices in advance. Further, it can be widely used as a semiconductor test apparatus capable of accurately testing a semiconductor wafer or a semiconductor device.
１ テスト結果予測装置
２ 電気的特性測定装置
３ 半導体テスタ
４ 電気的特性測定装置
５ ウエハプローバ
６ テスタ周辺装置
７ 半導体テスタ（半導体テスト装置）
１ａ テスト結果予測装置
１０ 予測モデル構築部（予測モデル構築手段）
１１ テスト結果予測部（テスト結果予測手段）
１２ 予測モデル候補格納部
１３ 予測モデル選択部
７１ 予測テストデータ記憶部
７２ テスト実行部（テスト実行手段）
７３ テストプログラム候補記憶部
７４ テストプログラム選択部（テストプログラム選択手段）
７５ テスト情報記憶部
７６ 出力部
７７ インターフェース部
７８ 内部データバス
７９ 制御部
1 Test result prediction device
2 Electrical
1a Test
11 Test result prediction unit (test result prediction means)
12 Prediction model
73 Test Program
75 Test
Claims (15)
第１の半導体ウエハの電気的特性データ、および、当該第１の半導体ウエハのテスト結果データを用いることによって、ニューラルネットワークとして構成されるテスト結果予測モデルを構築する予測モデル構築手段と、
上記構築されたテスト結果予測モデルに、第２の半導体ウエハの電気的特性データを入力することによって、当該第２の半導体ウエハのテスト結果を予測するテスト結果予測手段とを備えていることを特徴とするテスト結果予測装置。 A test result prediction apparatus for predicting a test result of a semiconductor wafer,
A prediction model construction means for constructing a test result prediction model configured as a neural network by using the electrical characteristic data of the first semiconductor wafer and the test result data of the first semiconductor wafer;
Test result prediction means for predicting a test result of the second semiconductor wafer by inputting electrical characteristic data of the second semiconductor wafer into the constructed test result prediction model is provided. Test result prediction device.
上記テスト結果予測手段は、上記構築された複数のテスト結果予測モデルのうち、あらかじめ定められている基準値以上の相関係数に対応するテスト結果予測モデルに、第２の半導体ウエハの電気的特性データを入力することによって、当該第２の半導体ウエハのテスト結果を予測することを特徴とする請求項１に記載のテスト結果予測装置。 The prediction model construction means constructs a predetermined number of the test result prediction models in a predetermined number, and for each of the constructed test result prediction models, the test result prediction model includes the electric power of the first semiconductor product. Calculating a correlation coefficient between the predicted test result obtained when the mechanical characteristic data is input and the test result of the first semiconductor product,
The test result prediction means adds the electrical characteristics of the second semiconductor wafer to a test result prediction model corresponding to a correlation coefficient greater than a predetermined reference value among the plurality of constructed test result prediction models. The test result prediction apparatus according to claim 1, wherein the test result of the second semiconductor wafer is predicted by inputting data.
上記テスト結果予測手段は、上記構築された複数のテスト結果予測モデルのうち、あらかじめ定められている基準値以上の相関係数に対応するテスト結果予測モデルに、第２の半導体ウエハの電気的特性データを入力することによって、当該第２の半導体ウエハのテスト結果を予測することを特徴とする請求項１に記載のテスト結果予測装置。 The prediction model construction means constructs the test result prediction model by repeating the construction of the test result prediction model for a predetermined time, and constructs the test result prediction model for each of the constructed test result prediction models. Calculating a correlation coefficient between a prediction test result obtained when the electrical characteristic data of the first semiconductor product is input to the result prediction model and the test result of the first semiconductor product;
The test result prediction means adds the electrical characteristics of the second semiconductor wafer to a test result prediction model corresponding to a correlation coefficient greater than a predetermined reference value among the plurality of constructed test result prediction models. The test result prediction apparatus according to claim 1, wherein the test result of the second semiconductor wafer is predicted by inputting data.
第１の半導体ウエハの電気的特性データ、および、当該第１の半導体ウエハのテスト結果データを用いることによって、ニューラルネットワークとしてのテスト結果予測モデルを構築する予測モデル構築手段と、
上記テスト結果予測モデルに上記第１の半導体製品の電気的特性データを入力したときに得られる予測テスト結果と、上記第１の半導体製品のテスト結果との相関係数が、あらかじめ定められている基準値以上である場合に、当該テスト結果予測モデルに第２の半導体ウエハの電気的特性データを入力することによって、当該第２の半導体ウエハのテスト結果を予測するテスト結果予測手段とを備えていることを特徴とするテスト結果予測装置。 A test result prediction apparatus for predicting a test result of a semiconductor wafer,
Prediction model construction means for constructing a test result prediction model as a neural network by using the electrical characteristic data of the first semiconductor wafer and the test result data of the first semiconductor wafer;
A correlation coefficient between the prediction test result obtained when the electrical characteristic data of the first semiconductor product is input to the test result prediction model and the test result of the first semiconductor product is predetermined. Test result prediction means for predicting the test result of the second semiconductor wafer by inputting the electrical characteristic data of the second semiconductor wafer to the test result prediction model when the value is equal to or greater than the reference value. A test result predicting device characterized by comprising:
第１の半導体ウエハの電気的特性データ、および、当該第１の半導体ウエハのテスト結果データを用いることによって、ニューラルネットワークとして構成されるテスト結果予測モデルを構築する予測モデル構築ステップと、
上記テスト結果予測モデルに、第２の半導体ウエハの電気的特性データを入力することによって、当該第２の半導体ウエハのテスト結果を予測するテスト結果予測ステップとを含んでいることを特徴とするテスト結果予測方法。 A test result prediction method for predicting a test result of a semiconductor wafer,
A prediction model construction step of constructing a test result prediction model configured as a neural network by using the electrical characteristic data of the first semiconductor wafer and the test result data of the first semiconductor wafer;
A test result prediction step of predicting a test result of the second semiconductor wafer by inputting electrical characteristic data of the second semiconductor wafer into the test result prediction model. Result prediction method.
複数のテストプログラムのうち、請求項１から７のいずれかに記載のテスト結果予測装置によって予測されたテスト結果に応じたテストプログラムを選択するテストプログラム選択手段と、
上記テストプログラム選択手段によって選択された上記テストプログラムを用いることによって、上記半導体ウエハをテストするテスト実行手段を備えていることを特徴とする半導体テスト装置。 A semiconductor test apparatus for testing a semiconductor wafer,
Test program selection means for selecting a test program according to the test result predicted by the test result prediction apparatus according to any one of claims 1 to 7 among the plurality of test programs;
A semiconductor test apparatus comprising test execution means for testing the semiconductor wafer by using the test program selected by the test program selection means.
複数のテストプログラムのうち、請求項１から７のいずれかに記載のテスト結果予測装置によって予測されたテスト結果に応じたテストプログラムを選択するテストプログラム選択ステップと、
上記テストプログラム選択ステップにおいて選択された上記テストプログラムを用いることによって、上記半導体ウエハをテストするテスト実行ステップを備えていることを特徴とする半導体テスト方法。 A semiconductor test method for testing a semiconductor wafer,
A test program selection step of selecting a test program according to the test result predicted by the test result prediction apparatus according to any one of claims 1 to 7 among the plurality of test programs;
A semiconductor test method comprising a test execution step for testing the semiconductor wafer by using the test program selected in the test program selection step.
上記テスト結果予測装置が予測したテスト結果を受信するサーバ装置とを含んでいることを特徴とするシステム。 The test result prediction apparatus according to any one of claims 1 to 7,
And a server device that receives the test result predicted by the test result prediction device.
The computer-readable recording medium which has recorded the program of Claim 14.
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