JP2008011022A - レベル変換回路 - Google Patents

Abstract

【課題】レベル変換回路における立ち上がりエッジの遅れと立ち下がりエッジの遅れとの差を縮小する。
【解決手段】外部信号を受ける入力バッファ２０と、その後段に従属接続されたインバータ回路２１，２２と、インバータ回路２１の入力信号Ａがローレベルからハイレベルに変化する期間においては、インバータ回路２１の電源端Ｅに内部電源電位ＶＰＥＲＩを供給し、インバータ回路２１の入力信号Ａがハイレベルからローレベルに変化する期間においては、インバータ回路２１の電源端Ｅに外部電源電位ＶＤＤを供給する切り替え回路３０とを備える。これにより、入力信号Ａがローレベルからハイレベルに変化する際にインバータ回路２１のしきい値を超えるのに必要な時間と、ハイレベルからローレベルに変化する際にインバータ回路２１のしきい値を超えるのに必要な時間との差を小さくすることができる。
【選択図】図１

Description

本発明は電気信号の振幅を変換するレベル変換回路に関し、特に、レベル変換によって生じる立ち上がりエッジの遅れと立ち下がりエッジの遅れとの差が縮小されたレベル変換回路に関する。

近年、主に消費電力の低減を目的として、半導体装置の動作電圧を低減させる技術が数多く提案され、実用化されている。中には、既存の半導体装置との互換性を確保すべく、外部電圧については従来どおりの高電圧に設定し、これを内部で降圧するといった手法を用いた半導体装置が存在する。このような場合、外部信号又はこれを受ける入力バッファの出力信号は、外部電圧を基準とした振幅を有していることから、これを内部でレベル変換する必要が生じる。

図３は、一般的なレベル変換回路の回路図である。

図３に示すレベル変換回路は、外部信号を受ける入力バッファ１０と、入力バッファ１０の後段に従属接続されたインバータ回路１１，１２によって構成されている。

入力バッファ１０及びインバータ回路１１の電源端は、外部電源電位ＶＤＤに接続されている。したがって、入力バッファ１０の出力である信号Ａ及びインバータ回路１１の出力である信号Ｂは、いずれも外部電源電位ＶＤＤからグランド電位ＶＳＳまでの振幅を持った信号となる。一方、インバータ回路１２の電源端は、降圧された内部電源電位ＶＰＥＲＩ（＜ＶＤＤ）に接続されているため、インバータ回路１２の出力ＯＵＴは、内部電源電位ＶＰＥＲＩからグランド電位ＶＳＳまでの振幅を持った信号となる。つまり、振幅がＶＤＤである信号Ａは、インバータ回路１１，１２を通過することにより、振幅がＶＰＥＲＩである信号ＯＵＴにレベル変換回路されることになる。

図４は、図３に示すレベル変換回路の動作を示すタイミング図である。

図４に示すように、インバータ回路１１の出力である信号Ｂは、信号Ａに対して所定の遅延を有しているが、立ち上がりエッジの遅れと立ち下がりエッジの遅れとの差は実質的にゼロである。これは、インバータ回路１１の動作電圧及び信号Ａの振幅がいずれもＶＤＤであり、この段階ではレベル変換が行われていないからである。

これに対し、インバータ回路１２の出力である信号ＯＵＴは、信号Ｂに対して所定の遅延を有しているだけでなく、立ち上がりエッジの遅れの方が立ち下がりエッジの遅れよりも大きくなっている。これは、インバータ回路１２の動作電圧がＶＤＤよりも低いＶＰＥＲＩである一方で、入力信号ＢがＶＤＤの振幅を有しているからである。

つまり、インバータ回路１２の出力ＯＵＴがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化するためには、信号ＢがＶＤＤからインバータ回路１２のしきい値であるＶＰＥＲＩ／２に低下するまでの期間Ｔ１が必要であることから、これが立ち上がり時における遅延時間となる。つまり、期間Ｔ１は、信号ＢがＶＤＤ−（ＶＰＥＲＩ／２）だけ変化するのに必要な期間として定義される。

一方、インバータ回路１２の出力ＯＵＴがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化するためには、信号ＢがＶＳＳからインバータ回路１２のしきい値であるＶＰＥＲＩ／２に上昇するまでの期間Ｔ２が必要であることから、これが立ち下がり時における遅延時間となる。つまり、期間Ｔ２は、信号ＢがＶＰＥＲＩ／２だけ変化するのに必要な期間として定義される。

この場合、図４を参照すれば明らかなように、ＶＤＤ−（ＶＰＥＲＩ／２）の変化量に対応する期間Ｔ１の方が、ＶＰＥＲＩ／２の変化量に対応する期間Ｔ２よりも長くなる。例えば、ＶＤＤ＝２．５Ｖ、ＶＰＥＲＩ＝１．８Ｖとすると、期間Ｔ２は１．６Ｖの変化に相当する一方、期間Ｔ１は０．９Ｖの変化に相当することになり、両者の間には２倍近い差が生じてしまう。

このように、従来のレベル変換回路を用いると、レベル変換動作によって立ち上がりエッジの遅れと立ち下がりエッジの遅れとの間に大きなアンバランスが生じる。このような大きなアンバランスが生じると、例えばクロックに同期したアドレス信号などのセットアップ時間やホールド時間が減少するため、高速動作の妨げとなってしまう。

尚、半導体装置に用いるレベル変換回路としては、特許文献１〜４に記載された回路が知られている。
特開２００３−３３２４５５号公報 特開２００３−４６３７６号公報 特開２００２−７１７６０号公報 特開２００５−２７７６７１号公報

本発明は、このような問題を解決すべくなされたものであって、立ち上がりエッジの遅れと立ち下がりエッジの遅れとの差が縮小されたレベル変換回路を提供することを目的とする。

本発明によるレベル変換回路は、入力信号を受ける第１のゲート回路と、入力信号が第１の論理レベルから第２の論理レベルに変化する期間においては第１のゲート回路に第１の電源電圧を供給し、入力信号が第２の論理レベルから第１の論理レベルに変化する期間においては第１のゲート回路に第１の電源電圧とは異なる第２の電源電圧を供給する切り替え回路とを備えることを特徴とする。

本発明によれば、入力信号が第１の論理レベルから第２の論理レベルに変化する際に第１のゲート回路のしきい値を超えるのに必要な時間と、第２の論理レベルから第１の論理レベルに変化する際に第１のゲート回路のしきい値を超えるのに必要な時間との差を小さくすることができる。

したがって、第１の電源電圧を入力信号の振幅及び第２の電源電圧よりも小さく設定し、第１のゲート回路の出力を受ける第２のゲート回路に第１の電源電圧を供給すれば、第１のゲート回路に供給される入力信号と第２のゲート回路の出力である出力信号との間でレベル変換が行われるとともに、立ち上がりエッジの遅れと立ち下がりエッジの遅れとの差を縮小することが可能となる。

このように、本発明によれば、レベル変換によって生じる立ち上がりエッジの遅れと立ち下がりエッジの遅れとの差が縮小されることから、例えばクロックに同期したアドレス信号などのセットアップ時間やホールド時間を十分に確保することが可能となる。これにより、本発明によるレベル変換回路を用いた半導体装置の高速動作を担保することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態によるレベル変換回路の回路図である。

図１に示すように、本実施形態によるレベル変換回路は、外部信号を受ける入力バッファ２０と、入力バッファ２０の後段に従属接続されたインバータ回路２１，２２によって構成されており、基本的な構成は一般的なレベル変換回路と同様である。

入力バッファ２０は、例えばＳＳＴＬ（Stab Series Terminated Logic）形式の信号を受けるバッファであり、一方の入力端には外部信号ＩＮが供給され、他方の入力端には基準電圧Ｖｒｅｆが供給される。これにより、外部信号ＩＮが基準電圧Ｖｒｅｆよりも高い場合には入力バッファ２０の出力である信号Ａは外部電源電位ＶＤＤとなり、外部信号ＩＮが基準電圧Ｖｒｅｆよりも低い場合には入力バッファ２０の出力である信号Ａはグランド電位ＶＳＳとなる。つまり、入力バッファ２０の出力である信号Ａは、外部電源電位ＶＤＤからグランド電位ＶＳＳまでの振幅を持った信号となる。

このようにして生成される信号Ａは、入力バッファ２０の後段に設けられたインバータ回路２１に供給されるとともに、切り替え回路３０にも供給される。

インバータ回路２１は、電源端Ｅとグランド電位ＶＳＳとの間に直列接続されたＰチャンネルＭＯＳトランジスタＭＰ２１とＮチャンネルＭＯＳトランジスタＭＮ２１によって構成され、入力バッファ２０の出力である信号Ａは、これらトランジスタＭＰ２１，ＭＮ２１のゲート電極に共通に供給される。

一方、切り替え回路３０は、信号Ａを受ける遅延回路３１と、遅延回路３１の出力である信号Ｃを反転させて信号Ｄを生成するインバータ回路３２と、信号Ｃを受けるＰチャンネルＭＯＳトランジスタＭＰ２３と、信号Ｄを受けるＰチャンネルＭＯＳトランジスタＭＰ２４によって構成されている。トランジスタＭＰ２３，ＭＰ２４は、インバータ回路２１の電源端Ｅに電源電圧を供給する電源供給回路として機能する。ここで、信号Ｃ，Ｄは相補の信号であることから、トランジスタＭＰ２３，ＭＰ２４は排他的に導通状態となる。

図１に示すように、トランジスタＭＰ２３のソースは内部電源電位ＶＰＥＲＩに接続されており、トランジスタＭＰ２４のソースは外部電源電位ＶＤＤに接続されている。これらのドレインはインバータ回路２１の電源端Ｅ、つまり、トランジスタＭＰ２１のソースに共通接続されている。内部電源電位ＶＰＥＲＩは、半導体装置の内部で外部電源電位ＶＤＤを降圧させた電位である。

ここで、遅延回路３１の遅延量は信号幅よりも小さく設定されている。ここで「信号幅」とは外部信号ＩＮの有効データ幅を指し、信号Ａの立ち上がりエッジから立ち下がりエッジまでの時間、並びに、立ち下がりエッジから立ち上がりエッジまでの時間に相当する。信号幅が一定でない場合においては、遅延回路３１の遅延量は最小信号幅よりも小さく設定される。これにより、遅延回路３１の出力である信号Ｃは、信号Ａがハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に変化する前に立ち上がり、信号Ａがローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に変化する前に立ち下がることになる。

さらに、遅延回路３１の遅延量は、信号Ａの立ち上がり時間及び立ち下がり時間よりも大きく設定されている。つまり、信号Ａがハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）又はその逆方向に変化するためにはある一定の時間が必要であるが、遅延回路３１の遅延量はこれよりも大きく設定されている。これにより、遅延回路３１の出力である信号Ｃは、信号Ａがローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に変化し終わった後に立ち上がり、信号Ａがハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に変化し終わった後に立ち下がることになる。

以上により、信号Ｃは、信号Ａがハイレベル（ＶＤＤ）となっている期間内に立ち上がり、信号Ａがローレベル（ＶＳＳ）となっている期間内に立ち下がることになる。換言すれば、信号Ａがローレベル（ＶＳＳ）からハイレベル（ＶＤＤ）に変化する期間においてはトランジスタＭＰ２３が導通状態にあり、インバータ回路２１の電源端Ｅには内部電源電位ＶＰＥＲＩが供給される。一方、信号Ａがハイレベル（ＶＤＤ）からローレベル（ＶＳＳ）に変化する期間においてはトランジスタＭＰ２４が導通状態にあり、インバータ回路２１の電源端Ｅには外部電源電位ＶＤＤが供給される。

インバータ回路２１の出力である信号Ｂは、後段に設けられたインバータ回路２２に供給される。

インバータ回路２２は、内部電源電位ＶＰＥＲＩとグランド電位ＶＳＳとの間に直列接続されたＰチャンネルＭＯＳトランジスタＭＰ２２とＮチャンネルＭＯＳトランジスタＭＮ２２によって構成され、インバータ回路２１の出力である信号ＢがトランジスタＭＰ２２，ＭＮ２２のゲート電極に共通に供給される。インバータ回路２２の出力は、レベル変換された出力信号ＯＵＴである。

図２は、本実施形態によるレベル変換回路の動作を示すタイミング図である。

まず、時刻ｔ１０から時刻ｔ１２にかけて信号Ａが立ち上がる期間に着目すると、この期間においては遅延回路３１の出力である信号Ｃがローレベルであることから、インバータ回路２１の電源端Ｅには内部電源電位ＶＰＥＲＩが供給されていることになる。これにより、当該期間においてはインバータ回路２１のしきい値は内部電源電位ＶＰＥＲＩの半分、つまり、ＶＰＥＲＩ／２となっている。

このため、信号Ａが時刻ｔ１１においてインバータ回路２１のしきい値を超えるためには、信号ＡがＶＳＳからＶＰＥＲＩ／２に上昇するまでの期間Ｔ１１が必要となる。期間Ｔ１１は、インバータ回路２１の立ち下がり時における遅延時間であり、信号ＡがＶＰＥＲＩ／２だけ変化するのに必要な期間として定義される。

信号Ｂを受けるインバータ回路２２は、これを反転させて出力信号ＯＵＴを生成するが、上述の通り、インバータ回路２２の電源端には内部電源電位ＶＰＥＲＩが供給されていることから、そのしきい値はＶＰＥＲＩ／２である。このため、信号Ｂが時刻ｔ２１においてインバータ回路２２のしきい値を超えるためには、信号ＢがＶＰＥＲＩからＶＰＥＲＩ／２に低下するまでの期間Ｔ２１が必要となる。期間Ｔ２１は、インバータ回路２２の立ち上がり時における遅延時間であり、信号ＢがＶＰＥＲＩ／２だけ変化するのに必要な期間として定義される。

その後、時刻ｔ１３において遅延回路３１の出力である信号Ｃがハイレベルに変化すると、トランジスタＭＰ２４が導通状態となることから、インバータ回路２１の電源端Ｅには外部電源電位ＶＤＤが供給されることになる。これにより、インバータ回路２１のしきい値は、外部電源電位ＶＤＤの半分、つまりＶＤＤ／２に変化する。

その後、信号Ａは時刻ｔ１４から時刻ｔ１６にかけて立ち下がる。この期間においては、上述の通り、インバータ回路２１のしきい値はＶＤＤ／２であることから、信号Ａが時刻ｔ１５においてインバータ回路２１のしきい値を超えるためには、信号ＡがＶＤＤからＶＤＤ／２に低下するまでの期間Ｔ１２が必要となる。期間Ｔ１２は、インバータ回路２１の立ち上がり時における遅延時間であり、信号ＡがＶＤＤ／２だけ変化するのに必要な期間として定義される。

ここで、ＶＤＤ＞ＶＰＥＲＩであることから、インバータ回路２１の立ち下がり時における遅延時間Ｔ１１と立ち上がり時における遅延時間Ｔ１２との関係は、Ｔ１１＜Ｔ１２となる。つまり、Ｔ１２−Ｔ１１に相当する時間が、インバータ回路２１によるレベル変換にて生じたアンバランスであり、信号Ａが（ＶＤＤ−ＶＰＥＲＩ）／２だけ変化するのに必要な時間に相当する。

ここで、ＶＤＤ＝２．５Ｖ、ＶＰＥＲＩ＝１．８Ｖとすると、期間Ｔ１１は０．９Ｖの変化に相当する一方、期間Ｔ１２は１．２５Ｖの変化に相当することになり、両者の差は、０．３５Ｖの変化に相当する時間にまで短縮される。従来のレベル変換回路では、０．７Ｖの変化に相当するアンバランスが生じていたことから、従来と比べてアンバランス量が半分に低減されたことが分かる。

そして、信号Ｂを受けるインバータ回路２２のしきい値はＶＰＥＲＩ／２であることから、信号Ｂが時刻ｔ２２においてインバータ回路２２のしきい値を超えるためには、信号ＢがＶＳＳからＶＰＥＲＩ／２に上昇するまでの期間Ｔ２２が必要となる。期間Ｔ２２は、インバータ回路２２の立ち下がり時における遅延時間であり、信号ＢがＶＰＥＲＩ／２だけ変化するのに必要な期間として定義される。期間Ｔ２２は、期間Ｔ２１と実質的に同じである。つまり、インバータ回路２２では、立ち上がりエッジの遅れと立ち下がりエッジの遅れとの差は実質的にゼロであり、ここではアンバランスが生じない。

このように、本実施形態では、インバータ回路２１の電源電圧として、信号Ａがローレベルからハイレベルに変化する期間においては外部電源電位ＶＤＤを供給し、信号Ａがハイレベルからローレベルに変化する期間においては内部電源電位ＶＰＥＲＩを供給していることから、立ち上がり時と立ち下がり時とでインバータ回路２１のしきい値が変化する。これにより、インバータ回路２１の立ち下がり時における遅延時間Ｔ１１と、立ち上がり時における遅延時間Ｔ１２との差が従来よりも小さくなることから、アンバランスの少ないレベル変換を行うことが可能となる。したがって、例えばクロックに同期したアドレス信号などのセットアップ時間やホールド時間を十分に確保することが可能となり、本実施形態によるレベル変換回路を用いた半導体装置の高速動作を担保することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、レベル変換のためのゲート回路として２段のインバータ回路を用いているが、本発明がこれに限定されるものではなく、インバータ回路の代わりにＮＡＮＤ回路などの他のゲート回路を用いても構わない。

本発明の好ましい実施形態によるレベル変換回路の回路図である。 図１に示すレベル変換回路の動作を示すタイミング図である。 一般的なレベル変換回路の回路図である。 図３に示すレベル変換回路の動作を示すタイミング図である。

符号の説明

２０ 入力バッファ
２１，２２ インバータ回路
３０ 切り替え回路
３１ 遅延回路
３２ インバータ回路
ＩＮ 外部信号
ＭＮ２１，ＭＮ２２ ＮチャンネルＭＯＳトランジスタ
ＭＰ２１〜ＭＰ２４ ＰチャンネルＭＯＳトランジスタ
ＶＤＤ 外部電源電位
ＶＰＥＲＩ 内部電源電位
Ｖｒｅｆ 基準電圧
ＶＳＳ グランド電位

Claims (12)

1. 入力信号を受ける第１のゲート回路と、前記入力信号が第１の論理レベルから第２の論理レベルに変化する期間においては前記第１のゲート回路に第１の電源電圧を供給し、前記入力信号が前記第２の論理レベルから前記第１の論理レベルに変化する期間においては前記第１のゲート回路に前記第１の電源電圧とは異なる第２の電源電圧を供給する切り替え回路とを備えることを特徴とするレベル変換回路。
2. 前記第１の電源電圧が前記入力信号の振幅及び前記第２の電源電圧よりも小さいことを特徴とする請求項１に記載のレベル変換回路。
3. 前記第２の電源電圧が前記入力信号の振幅と実質的に等しいことを特徴とする請求項２に記載のレベル変換回路。
4. 前記第１のゲート回路の出力を受ける第２のゲート回路をさらに備え、前記第２のゲート回路には前記第１の電源電圧が供給されることを特徴とする請求項２又は３に記載のレベル変換回路。
5. 前記第１及び第２のゲート回路がいずれもインバータ回路であることを特徴とする請求項４に記載のレベル変換回路。
6. 前記切り替え回路は、前記入力信号を受ける遅延回路と、前記遅延回路の出力に基づいて前記第１のゲート回路に前記第１又は第２の電源電圧を供給する電源供給回路とを備え、
   前記遅延回路の遅延量は前記入力信号の信号幅よりも小さいことを特徴とする請求項１乃至５のいずれか一項に記載のレベル変換回路。
7. 前記遅延回路の遅延量は、前記入力信号の立ち上がり時間及び立ち下がり時間よりも大きいことを特徴とする請求項６に記載のレベル変換回路。
8. 前記電源供給回路は、前記遅延回路の出力を受けて排他的に導通状態となる第１及び第２のトランジスタを含んでいることを特徴とする請求項６又は７に記載のレベル変換回路。
9. この順に従属接続された第１及び第２のインバータ回路を備えるレベル変換回路であって、
   前記第１のインバータ回路は、入力信号が第１の論理レベルから第２の論理レベルに変化する際には第１のしきい値にて出力を反転させ、前記入力信号が前記第２の論理レベルから前記第１の論理レベルに変化する際には前記第１のしきい値とは異なる第２のしきい値にて出力を反転させ、
   前記第２のインバータ回路のしきい値が前記第１のしきい値と実質的に等しいことを特徴とするレベル変換回路。
10. 前記入力信号に基づいて前記第１のインバータ回路の電源電圧を変化させる切り替え回路をさらに備えていることを特徴とする請求項９に記載のレベル変換回路。
11. 第１のインバータ回路と、
    第１の電源電位と前記第１のインバータ回路の電源端との間に接続された第１のトランジスタと、
    第２の電源電位と前記第１のインバータ回路の電源端との間に接続された第２のトランジスタと、
    前記第１のインバータ回路の入力信号に基づいて前記第１及び第２のトランジスタを排他的に導通させる手段と、
    前記第１のインバータ回路に従属接続され、電源端が前記第１の電源電位に接続された第２のインバータ回路とを備えることを特徴とするレベル変換回路。
12. 前記手段は、前記入力信号の信号幅よりも遅延量が小さく、且つ、前記入力信号の立ち上がり時間及び立ち下がり時間よりも遅延量が大きい遅延回路を含んでいることを特徴とする請求項１１に記載のレベル変換回路。
    

Images