JP2008003610A - 薄膜トランジスタ液晶ディスプレイのアレイ基板構造及びその製造方法 - Google Patents

Abstract

【課題】グレートーンマスク技術及びフォトレジスト剥離技術を利用し、２枚のマスク及び２回のフォトリソグラフィ工程だけで液晶ディスプレイのアレイ基板を完成する製造方法、並びにこの方法により製造されたＴＦＴ−ＬＣＤアレイ基板を提供する。
【解決手段】画素領域を画定する互いに直交するゲートラインとデータラインの一方が連続的であり、その他方が断続である。基板がパッシベーション保護膜により覆われ、このパッシベーション保護膜に形成されたビアホールと連結導電薄膜により断続的であるゲートライン又はデータラインを連結する。前記連結導電薄膜及び画素電極は同一なフォトリゾグラフィ工程で同一な導電膜により形成される。
【選択図】図６

Description

本発明は、薄膜トランジスタ液晶ディスプレイ及びその製造方法に関し、特に、二枚のマスク工程により製造された薄膜トランジスタ液晶ディスプレイのアレイ基板構造及びその製造方法に関する。

液晶ディスプレイにおいて、液晶分子の光学的異方性や偏光特性などが、液晶分子の配向方向を制御することにより変わる。液晶分子の配向方向はそれに与える外部電界に従い変化する。そして、液晶分子の方向を変えることにより、光の屈折や画像の表示などが実現できる。高度な解像度を持ち、アニメーション表示に優れるため、能動的アレイ液晶ディスプレイは、様々な液晶ディスプレイの中で、多量な研究開発投入が集まり、消費電子やパソコンなどの分野で広く応用されている。能動的アレイＬＣＤは、アレイ上に配向された薄膜トランジスタ（ＴＦＴ）と画素電極を備えている。

通常、液晶ディスプレイは、上基板と、下基板と、その両者の間に挟まれた液晶からなる。上基板、いわゆるカラーフィルム基板は、一般に共通電極及びカラーフィルターを備える。下基板、いわゆるアレイ基板は、一般に薄膜トランジスタと画素電極を備える。カラーフィルム基板は、複数回のフォトリソグラフィ工程によりカラーフィルターが形成される。毎回のフォトリソグラフィに一枚のリソグラフィマスクが使用される。アレイ基板は、通常４〜６枚のマスクを使用し、薄膜堆積、マスク露光及びエッチング剥離などの工程を繰り返し行うことにより、アレイ上に配向された薄膜トランジスタと画素電極を形成する。

ＴＦＴ−ＬＣＤを製造する分野において、マスクの枚数及びリソグラフィ工程の回数を減少することで、製造コストの削減及び装置生産力の向上を図る目的を実現するのが、従来から一種の傾向となっている。ＴＦＴ−ＬＣＤ製造プロセスは、最初の７−マスクプロセスから現在の各ＬＣＤメーカが利用している５−マスク及び４−マスクプロセスに発展し、３−マスク技術まで開発された。

マスキング工程を行う回数の減少につれ、ＴＦＴデバイスの構造も進化されつつである。最初のコプレーナ（Ｃｏｐｌａｎｅｒ）型からノーマルスタッガード（Ｎｏｒｍａｌ Ｓｔａｇｇｅｒｅｄ）型に、さらにチャネルストップ（Ｃｈａｎｎｅｌ Ｓｔｏｐ）型、さらに現在の主流となっているバックチャネルエッチド（Ｂａｃｋ Ｃｈａｎｎｅｌ Ｅｔｃｈｅｄ）型まで発展してゆく。そして、トップゲート構造から現在のバックゲート構造に発展してゆく。ＴＦＴの進化において、あるデバイスの構成部分を削減することは、直接リソグラフィ回数およびマスク枚数の減少に繋がる。たとえば、バックゲート型にはトップゲート構造に必要である遮光層が不要となり、マスキング工程が一回減少する。また、バックチャネルエッチド型ＴＦＴはチャネルストップ型ＴＦＴに比べてエッチング停止層が除去されたため、リソグラフィ工程が一回減少する。

ＴＦＴ構造を改善するほか、業界においてマスキング工程の回数を減少する方法がリソグラフィ工程に集中する。すなわち、二層の薄膜を合併し、同一のマスキング工程によりこの二層の薄膜に対して異なるパターンを定義する。よく知られるように、ゲート電極、ゲート絶縁薄膜、活性薄膜、オーミック接触薄膜、ソース・ドレイン電極、透明画素電極およびＴＦＴパッシベーション層は、ＬＣＤ画素ユニットの必須不可欠な構成要素である。従来使用する５−マスク技術において、ゲート電極、ゲート絶縁薄膜、活性薄膜、オーミック接触薄膜、ソース・ドレイン電極、パッシベーション層、画素電極は、通常それぞれの５回のマスキング工程で完成される。４−マスク技術は、通常、ゲート絶縁膜、活性層、オーミック接触薄膜とソース・ドレイン電極が一回のマスキング工程で合併して完成する。このマスクは、５−マスク工程に用いるいずれのマスクとも異なり、狭いスリットを備えるグレートーンマスクである。これを用いて異なる領域に異なる厚みを有するフォトレジストを複数層段階状に形成する。

通常使用するマスクは、マスク上にデバイスと同様なパターンを形成する完全透光部分と完全不透光部分を形成する。その完全不透光部分が一般に金属薄膜（例えば、Ｃｒ）からなり、完全透光部分に金属薄膜が設置されない。これに対して、グレートーンマスクは、部分的透光部分、つまりマスクの所定の領域に秩序を持って配列して所定の幅とピッチを有するスリットを追加する。入射光の回折により透光率が変化するため、部分透光領域に対応するフォトレジストは、完全透光領域と違う露光量を有し、いわゆるフォトレジスト部分露光領域（グレートーン領域）に形成する。フォトレジスト完全未露光領域（フルトーン領域）と比較して、グレートーン領域のフォトレジストは部分的に露光されたため、その厚みはフルトーン領域のフォトレジストより小さい。

次に、添付する図面を参照しながらグレートーンマスクを用いる４−マスク製造工程の流れを説明する。

図１ａ及び１ｂに示された構造は、代表的なバックチャネルエッチングのバックゲート型のＴＦＴである。そのアレイ基板は、一組のゲートライン１及びゲート電極２と、一組のデータライン５と、ソース・ドレイン電極６，７と、画素電極１０とを備える。ゲート電極の一部（画素と重ね合うゲート突出部１１）と、画素電極１０と共にメモリーキャパシタに形成する。このＴＦＴは、４−マスク工程により製作される。図２ａないし４ｂは、一つの製造プロセスの中の各中間段階におけるＴＦＴ基板の上面図およびＴＦＴの横断面図である。従来の製造過程は、下記のステップを含む。

図２ａ及び２ｂに示すように、透明基板上に一層のゲート金属薄膜を形成し、第一枚目のマスクでリソグレフィによりエッチングし、ゲートライン１、ゲート電極２及びメモリーキャパシタを構成するゲート突出部１１を含むゲート電極パターンを得る。

ゲート電極上、連続的にゲート絶縁薄膜３、半導体薄膜４（例えば、真性半導体薄膜）、オーミック接触薄膜（例えば、図示しないドープした半導体薄膜）とソース・ドレイン電極１５を順に形成する。第二枚目のマスク、すなわちグレートーンマスクで、図３ｂに示された段階状のフォトレジストパターンを形成する。ここで、ＴＦＴチャネル上部のフォトレジスト１３（グレートーンマスクのレジスト部分的保留領域）がソース・ドレイン電極及びデータライン上部のフォトレジスト１４（フルトーン、フォトレジストが完全保留される領域）よりも薄い。エッチングによりソース電極６、ドレイン電極７及びデータライン５を形成する。図３ｃに示すように、レジスト部分的保留領域のフォトレジストを完全に除去した後、図３ｄ及び３ｅに示すように、連続的にソース・ドレイン電極１５及びドープした半導体薄膜をエッチングすることにより、ＴＦＴ導電チャネルを形成する。

アレイ基板に第二層の絶縁媒体、すなわちパッシベーション保護膜８を形成し、第三枚目のマスクで保護膜のパターンを定義し、図４ａ及び４ｂに示すような構造、すなわちパッシベーション保護膜のビアホール９とゲート電極とソース電極のボンディングの外接パッドとなる（図示せず）。

パッシベーション保護膜８上に一層の透明導電薄膜を形成し、第四枚目のマスクで画素電極１０を形成し、最終的に図１ａ及び１ｂに示されたＴＦＴデバイスを形成する。

最近、４−マスクの技術に基づいて、この業界で３−マスク技術が開発された。すなわち、上記プロセスにおける保護膜と透明導電薄膜は同一のマスク工程に合併する。図５ａないし５ｆによりこのプロセスが示される。その原理は、半導体集積回路におけるフォトレジスト剥離（リフトオフ）工程により透明画素電極のパターンの定義を完成する。まずグレートーンマスクで図５ｂに示されたフォトレジスト部分的保留領域のフォトレジスト１７（画素電極に対応する）とフォトレジスト完全保留領域のフォトレジスト１８を形成する。また、フォトレジストビアホール１６がフォトレジストなし領域に位置する。フォトレジストビアホール１６をエッチングすることによりパッシベーション保護膜ビアホールを形成する（図５ｃ）。さらにフォトレジスト部分的保留領域のフォトレジスト１７を除去する（図５ｄ）。さらにすべての領域に一層の透明導電薄膜を形成する（図５ｅ）。最後に保留されたフォトレジスト及びその上に堆積された透明導電薄膜を剥離し、画素電極１０及びビアホール内の導電薄膜１０が保留される。リフトオフ技術により図５ｆに示されたＴＦＴ構造を形成する。

上記３枚のマスクでアレイ基板を完成するプロセスが従来の４枚のマスクでアレイ基板を完成するプロセスより簡単であり、装置利用度が向上されたとしても、依然として製造プロセスが複雑であり、生産能力及び装置利用度が低いなどの問題点が有する。

本発明は、従来技術にある上記問題点に鑑みて、２枚のマスクで製造された薄膜トランジスタ液晶ディスプレイのアレイ基板構造及びその製造方法を提供することを目的とする。そこで、前記５−マスクまたは４−マスクの方法に存在する問題点や制限などを回避するため、２−マスクプロセスを提供することを目的とする。さらに具体的に、ＴＦＴアレイ基板の製造工程の簡素化を実現し、プロセスの欠陥を減少し、製品の歩留り率を向上することを目的とする。さらに具体的に、本発明は、マスキング工程の回数を減少することにより、装置の利用可能度や生産能力が向上することを図る。

本発明は、グレートーンマスク技術とフォトレジスト剥離技術を利用することにより、わずか２枚のマスク及び２回のリソグラフィ工程で薄膜トランジスタ液晶ディスプレイのアレイ基板の製造方法とそれにより製造されたＴＦＴ−ＬＣＤアレイ基板を提供する。そこで、互いに直交して画素領域を画定するゲートラインとデータラインの一方が連続的であり、他方が断続的である。基板上にパッシベーション保護膜が覆われ、パッシベーション保護膜のビアホール及び連結導電薄膜により断続的であるゲートラインまたはデータラインを連結する。ＴＦＴのソース電極及びドレイン電極は、同一の導電膜により形成され、連結導電薄膜と画素電極が同一のリソグラフィ工程で同一の導電膜により形成される。

上述したように、グレートーン技術及び剥離技術により、わずか２枚のマスク及び２回のリソグラフィ工程で液晶ディスプレイのアレイ基板の製造を完成できる。この製造方法により、製造プロセスが簡素化され、生産コストが削減される。前記アレイ基板において、断続的なゲートラインまたはデータライン同士の連結や、ソース電極とデータラインの連結、及びゲートライン、データライン及び外部回路の連結などが、第二のグレートーンマスクリソグラフィ工程で透明導電薄膜により実現される。

次に、図面を参照しながら本発明によるＴＦＴ−ＬＣＤアレイ基板構造及びその具体的な実施形態について詳細に説明する。

（実施例１）
図６は、本発明の実施例１によるアレイ基板のある画素の上面図である。

図面に示すように、本発明の実施例１によるアレイ基板は、透明絶縁基板と該透明絶縁基板上に形成されたゲートライン１０１と該ゲートライン１０１に垂直するデータライン１０５とを備える。ゲートライン１０１とデータライン１０５が相互交差して一つの画素領域を定義する。それぞれの薄膜トランジスタは、ゲートライン１０１とデータライン１０５の接合部に形成され、且つ完全にゲートライン１０１の上部に位置される。該薄膜トランジスタは、ゲート電極１０２と、ゲート絶縁薄膜１０３と、真性半導体薄膜１３３と、ドープした半導体薄膜１３４と、ソース電極１０６及びドレイン電極１０７（図７ｃに示すように、両者はソース・ドレイン金属薄膜１１５の一部である）とを備える。一つのメモリ用キャパシタは、ゲート電極突出部１１１と画素電極１１０との間に形成される。ゲート電極突出部１１１は、このメモリ用キャパシタのベース電極であり、画素電極１１０は、このメモリ用キャパシタのトップ電極である。画素電極１１０は、ドレイン電極上のビアホール１２７を介してドレイン電極１０７に連結しているが、これはドレイン電極１０７がメモリ用キャパシタに連結されることに相当する。

夫々のゲートライン１０１は、基板上面でいずれも連続されたが、データライン１０５は、ゲートライン１０１によって区切られて不連続になり、データラインのビアホール１２５を介してデータラインを連結する導電薄膜１２８によって連結される。ソース電極１０６は、ゲートライン１０１上部とデータライン１０５の延長ラインの接合部に形成されており、直接にデータライン１０５と連結するのではなく、ソース電極のビアホール１２６とデータラインを連結する導電薄膜１２８を介して連結される。図面に示したように、導電薄膜１２８は、途切れのデータライン１０５とゲートライン１０１上部のソース電極１０６を同時に連結する。

図７ａ、図７ｂ、図７ｃは、それぞれ図６におけるＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ面の横断面図である。ゲート金属薄膜１３１は、透明基板上に形成され、ゲートライン１０１の一部の領域、即ち図６におけるゲートライン突出部１１１において、ゲート金属薄膜１３１は、メモリ用キャパシタ１３８の一つの電極を構成する。ゲート金属薄膜は、低抵抗率の材料からなり、高い光反射率を有する。ゲート絶縁薄膜１０３と真性半導体薄膜１３３は、アレイ基板の周辺に位置するリードパッド部分を除いて全てのゲート金属薄膜１３１をカバーする。オーミック接触薄膜は、ドープした半導体材料からなり、ドープした半導体薄膜１３４は、ソース・ドレイン金属薄膜１１５と接触する領域のみに残されている。

図７ａに示すように、ソース・ドレイン金属薄膜１１５の中間のアイランドは、図６に示すソース電極１０６を構成する。両側のソース・ドレイン金属薄膜１１５は、図６に示すデータライン１０５を構成し、アイランドのソース・ドレイン金属薄膜１１５下部のゲート金属薄膜１３１が構成したゲートライン１０１によって区切られる。パッシベーション保護膜１０８は、基板の全ての領域に形成されており、データライン１０５の両端上部にデータライン両端のビアホール１２５を形成すると同時に、ソース電極１０６の上部にはソース電極上部のビアホール１２６を形成する。データラインを連結する導電薄膜１２８は、データライン１０５とソース電極１０６を形成する途切れたソース・ドレイン金属薄膜１１５を連結する。該導電薄膜１２８と画素電極を構成する透明導電薄膜は同一材料からなり、且つ同一マスキング工程で形成される。

図７ｂに示すように、ソース・ドレイン金属薄膜１１５は、図６におけるドレイン電極１０７を構成し、ドレイン電極上部のビアホール１２７を介して、導電薄膜１３７からなる画素電極１１０と連結する。ここで、透明導電薄膜１３７は、隣接する画素の画素電極１１０を形成し、且つメモリ用キャパシタ１３８の一つの電極となる。それで、ゲート突出部１１１のゲート金属薄膜１３１、ゲート絶縁薄膜１０３及び真性半導体薄膜１３３と共にメモリ用キャパシタ１３８となる。

図７ｃは、ＴＦＴデバイスを示し、該ＴＦＴデバイスは、ゲートライン１０１、ゲート絶縁薄膜１０３、真性半導体薄膜１３３、ドープした半導体薄膜１３４、ドレイン電極１０７からなり、ソース電極上部のビアホール１２６は、導電薄膜１３７によってデータライン１０５と連結し、ドレイン電極上部のビアホール１２７は、導電薄膜１３７によって画素電極１１０と連結する。該ＴＦＴデバイスは、完全にゲート金属薄膜１３１上に位置されたため、画素領域の開口率を有効に向上した。

図面に示すように、ゲート絶縁薄膜１０３は、ゲート金属薄膜１３１とソース・ドレイン金属薄膜１１５の接触を遮断する。また、パッシベーション保護膜１０８は、導電薄膜１３７とゲート金属薄膜１３１の接触を遮断し、ソース・ドレイン金属薄膜１１５は、特定領域と透明導電薄膜１３７と接触するのを制御する。

また、図８ないし図１４において、上記構造のアレイ基板の製造工程を示している。図８は、二枚のマスクを用いて上記構造のアレイ基板を形成する製造工程を示す概略図である。図９は、第一ステップのグレートーンマスク工程によって異なる厚みのフォトレジストを形成した後のアレイ基板の上面図である。図１０ａ、図１０ｂ、図１０ｃは、それぞれ図９におけるＤ−Ｄ、Ｅ−Ｅ、Ｆ−Ｆによる横断面図である。

図８に示す第一ステップは、図１０ａ、図１０ｂ、図１０ｃを参考して、透明絶縁基板上面にゲート金属薄膜１３１、ゲート絶縁薄膜１０３、真性半導体薄膜１３３、ドープした半導体薄膜１３４、ソース・ドレイン金属薄膜１１５をこの順に連続的に形成する。このうち、ゲート金属薄膜１３１とソース・ドレイン金属薄膜１１５は、同一或いは類似の方法によって製造される。例えば、スパッターや蒸発などで製造される。且つ、該両者は類似の低抵抗金属材料によって形成される。例えば、モリブデン、アルミニウム、アルミニウム・ニッケル合金、クロム、銅などである。また、ゲート絶縁薄膜１０３、真性半導体薄膜１３３、ドープした半導体薄膜１３４は同一の方法によって、同一の設備で連続的に形成できる。また、ゲート絶縁薄膜１０３は、通常シリコン酸化膜、窒化珪素、酸窒化珪素などの材料によって構成される。真性半導体層１３３とドープした半導体薄膜１３４は、アモルファスシリコン、微結晶シリコン、多結晶シリコンなどの材料によって構成される。

また、第一のグレートーンマスク（Ｇｒａｙ Ｔｏｎｅ Ｍａｓｋ）を用いてソース・ドレイン金属薄膜１１５表面に図９に示すフォトレジストパターンを形成する。該フォトレジストパターンは、フォトレジスト完全保留領域におけるフォトレジスト（Ｆｕｌｌ Ｔｏｎｅ）即ち、データライン上部のフォトレジスト１３９、ソース電極上部のフォトレジスト１４２、ドレイン電極上部のフォトレジスト１４３、及びフォトレジスト部分保留領域におけるフォトレジスト（Ｇｒａｙ Ｔｏｎｅ）、即ち、ゲート上部のフォトレジスト１４０、ゲート突出部上部のフォトレジスト１４１、ＴＦＴチャンネル上部のフォトレジスト１１３、を含む。その他の領域は、フォトレジストが存在しない領域である。

さらに、図１０ａ、図１０ｂ及び図１０ｃに示すように、データライン上部のフォトレジスト１３９は、データライン１０５領域のソース・ドレイン金属薄膜１１５上に形成し、ソース電極上部のフォトレジスト１４２とドレイン電極上部のフォトレジスト１４３は、それぞれソース電極１０６とドレイン電極１０７領域のソース・ドレイン金属薄膜１１５上に形成する。また、ゲートライン上部のフォトレジスト１４０とゲート突出部上部のフォトレジスト１４１は、それぞれゲートライン１０１とゲート突出部１１１領域のソース・ドレイン金属薄膜１１５上に形成する。また、ＴＦＴチャンネル上部のフォトレジスト１１３は、ＴＦＴチャンネル領域のソース・ドレイン金属薄膜１１５上に形成する。フォトレジスト部分的保留領域のフォトレジストの厚みは、フォトレジスト完全保留領域のフォトレジストの厚みよりも小さい。このステップにおける第一枚目のグレートーンマスクは、その不透光部分が二層の薄膜材料を含み、半透光部分は一層の薄膜材料を含み、完全な透光部分には上記薄膜を含まない。半透光部分の薄膜材料は酸化クロムでよく、不透光部分の薄膜材料はクロムと酸化クロムでよい。また、グレートーンマスクの半透光領域は、一定の方向と間隔を有する隙間とスリットを備えてもよい。

また、図３ｂないし図３ｅに示すプロセスと類似なものを採用して、第一のグレートーンマスクによって定義して形成されたフォトレジストパターンの基板に、ソース・ドレイン金属薄膜１１５、ドープした半導体薄膜１３４、真性半導体薄膜１３３、ゲート絶縁薄膜１０３及びゲート金属薄膜１３１のエッチングをこの順に連続的に行い、それぞれデータライン１０５、ソース電極１０６及びドレイン電極１０７を形成する。また、フォトレジストアッシング処理によって、フォトレジストに対してアッシング処理し、フォトレジスト部分的保留領域のフォトレジストを除去し、フォトレジスト完全保留領域のフォトレジストの一部を保留する。その後、フォトレジスト部分的保留領域（その上におけるフォトレジストは既に除去されている）のソース・ドレイン金属薄膜１１５とドープした半導体薄膜１３４をエッチングすることにより、ゲートライン１０１とメモリ用キャパシタ１３８のゲートライン突出部１１１とＴＦＴチャンネル１１２をそれぞれ形成する。ソース・ドレイン金属薄膜１１５は、ソース電極１０６とドレイン電極１０７の領域において、ドープした半導体薄膜１３４とオーミック接触する。この時、図１１と図１２ａ−ｃに示す構造を形成する。

上記エッチング工程において、異なるエッチング方法、エッチング液、エッチングガスによって、異なる材料の選択比、傾斜角（プロファイル）と決定的な寸法（ＣＤ）のコントロールを確保してもよい。例えば、データライン１０５、ソース電極１０６及びドレイン電極１０７の形成工程において、ゲート絶縁薄膜１０３、真性半導体薄膜１３３及びドープした半導体薄膜１３４は、類似な方法で除去してもよい。即ち、プラズマエッチング或いは反応イオンエッチングで、エッチングガスとエッチング条件を調整して、同一の装置でこの三層の薄膜のエッチングを実現できる。例えば、六弗化硫黄、塩素ガス、酸素、ヘリウムガスなどから異なるエッチングガスを組み合わせて、異なるガス流量を選択さえすれば、同一の装置において上記異なる薄膜のエッチングを実現できる。例えば、六弗化硫黄、塩素ガス、ヘリウムガスで半導体薄膜をエッチングする；六弗化硫黄、酸素、ヘリウムガスで絶縁薄膜をエッチングする；塩素ガス、酸素で金属薄膜をエッチングする。デバイス構造の最適化とプロセスの高効率を実現するため、異なる薄膜のエッチング条件、例えば、プラズマパワー、気圧、電極の間隔などが多少違うようにする。半導体薄膜のエッチングは、一般的に比較的に低い気圧と高いパワーのプラズマキャビティー内で行い、かなり強いイオン衝撃とスパッターエッチングの効果を有する。絶縁薄膜と金属薄膜は、一般的に比較的に高い気圧と少し低いパワーのプラズマキャビティー内で行い、かなり強い化学反応イオンエッチング効果を有する。もし、数十ｓｃｃｍの六弗化硫黄と数千ｓｃｃｍの塩素ガスを装置へ流すと、数千ワット以上と数十ミリトルの気圧で、高い効率で半導体薄膜をエッチングして除去できる。もし、数百ｓｃｃｍの六弗化硫黄と数百ｓｃｃｍの酸素ガスを流すと、数千ワット以下と数百ミリトルの気圧で、高い効率で絶縁薄膜をエッチングして除去できる。また、例えば、データライン１０５、ソース電極１０６及びドレイン電極１０７の形成工程において、ソース・ドレイン金属薄膜の材料によって、化学エッチング液でエッチングする方法を採用してソース・ドレイン金属薄膜を除去したり、プラズマエッチング或いは反応イオンエッチングの方法を採用してもよい。もし、ドライエッチング装置に数百ないし数千ｓｃｃｍの塩素ガスと数千ｓｃｃｍの酸素ガスを流すと、数千パワー以下と数百ミリトルの気圧で、高い効率で金属薄膜をエッチングして除去できる。また、ゲートライン１０１、ゲート突出部１１１、メモリ用キャパシタ１３８の絶縁媒体及びＴＦＴチャンネル１１２を形成する際に、プラズマエッチング或いは反応イオンエッチングの方法で、上記の条件によって、同一装置でソース・ドレイン金属薄膜１１５及びドープした半導体薄膜１３４を連続的にエッチングして除去する。ウェットエッチングは金属薄膜の除去のみに採用し、通常一定の濃度比になった硝酸、塩酸、酢酸の混合液を用いて、数十度の温度の下で浸入と散布によって行う。

図１３、図１４ａ、図１４ｂ及び図１４ｃに示すように、図８における第二ステップは、データライン１０５、ソース電極１０６及びドレイン電極１０７のパターンを形成した基板の全ての領域上にパッシベーション保護膜１０８を形成する。その材料と製造方法の選択は、ゲート絶縁薄膜１０３と類似する。第二のグレートーンマスクを用いて図１３に示すフォトレジストパターンを定義して形成する。該フォトレジストパターンは、フォトレジストのない部分におけるデータライン上部のフォトレジストなしのビアホール１５４と、ソース電極上部のフォトレジストなしのビアホール１５５と、ドレイン電極上部のフォトレジストなしのビアホール１５６と、フォトレジスト部分的保留部分においてデータライン部分上を連結するフォトレジスト１５０と、ソース電極上ビアホールに隣接する領域のフォトレジスト１５１と、ドレイン電極と画素電極部分上部を連結するフォトレジスト１５２及び画素電極上部のフォトレジスト１５３と、その他の部分はフォトレジスト完全保留部分であってフォトレジスト完全保留領域内のフォトレジスト１１８に対応する。データライン部分に連結するフォトレジスト１５０とソース電極上ビアホールに隣接する領域内のフォトレジスト１５１が連結し、連続したフォトレジストパターンを形成する。また、ドレイン電極と画素電極部分上部を連結するフォトレジスト１５２と画素電極上部のフォトレジスト１５３が連結し、連続したフォトレジストパターンを形成する。このステップにおける第二のグレートーンマスクは、第一のグレートーンマスクと類似な構成であってよい。

図５ｂないし図５ｆと類似のプロセスによって、第二のグレートーンマスクによって定義して形成されたフォトレジストパターン基板に、図６と図７ａ−ｃに示すパッシベーション保護膜１０８と透明導電薄膜１３７のパターンを形成する。即ち、完成されたＴＦＴ−ＬＣＤアレイ基板となる。

まず、ゲート絶縁薄膜１０３のエッチング方法と類似な方法によって、図６と図７ａ−ｃに示すデータライン両端のビアホール１２５、ソース電極上部のビアホール１２６及びドレイン電極上部のビアホール１２７をエッチング形成する。また、フォトレジストアッシング技術によって、フォトレジスト部分保留領域内のフォトレジストを全て除去し、ただ、フォトレジスト完全保留領域内のフォトレジストをある厚みまで保留する。フォトレジストについてアッシング処理を行う際には、処理条件を制御して、フォトレジスト完全保留領域内１１８に残されるフォトレジストが垂直の側壁形状をなすようにする。この時、データライン部分上部に連結されるフォトレジスト１５０、ソース電極上ビアホールに隣接する領域内のフォトレジスト１５１、ドレイン電極と画素電極部分上部に連結するフォトレジスト１５２、及び画素電極上部のフォトレジスト１５３が全て除去され、元々フォトレジストに覆われたソース・ドレイン金属薄膜１１５と絶縁保護膜１０８が露出される。

ゲート金属薄膜１３１とソース・ドレイン金属薄膜１１５と同一の製造方法によって、基板の全ての領域で一層の透明導電薄膜１３７を形成する。スパッター室の真空条件と電極及びその付属品を制御して、フォトレジスト完全保留領域内のフォトレジスト１１８の側壁に上記透明導電薄膜が堆積されないようにする。その後、アレイ基板を化学剥離液に浸し、剥離処理（リフトオフ）によって、ある厚みまで保留されたフォトレジスト完全保留領域（元のフォトレジスト完全保留領域）内のフォトレジストとその上に形成された透明導電薄膜を除去する。しかし、元のフォトレジスト部分的保留領域及びフォトレジストなし領域でビアホール部分をエッチング形成する導電薄膜は保留されて、ドレイン電極１０７と接触する画素電極１１０とデータライン１０５とソース電極１０６に連結する導電薄膜を形成する。即ち、データラインに連結する導電薄膜１２８を形成する。フォトレジスト完全保留領域内のフォトレジスト１１８の側壁に上記透明導電薄膜が堆積していないため、普通のフォトレジスト剥離液、例えば、アセトン、イソプロピルアルコール、アルコール或いはこれらの混合液を使用しても、フォトレジスト完全保留領域のフォトレジスト１１８の側壁で直接フォトレジストをエッチングできるため、特別な剥離液を使用して透明導電薄膜などのその他の材料についてエッチングする必要がない。画素部分とパッシベーション層ビアホール以外のフォトレジスト及びその上に付着された導電薄膜を完全に剥離するため、剥離処理を行う際に、散布、振動揺れ、或いは超音波などの方法で補助的に行う。これによって、２−マウク工程による薄膜トランジスタ液晶ディスプレイのアレイ基板の製造を完成する。

（実施例２）
本発明の実施例２の薄膜トランジスタ液晶ディスプレイのアレイ基板構造は、図１５、図１６ａ及び図１６ｂに示す。簡略化するために、実施例１と類似した構造、材料などの説明を省略する。

当該アレイ基板はゲートライン２０１、該ゲートライン２０１と直交するデータライン２０５を備える。ゲートライン２０１とデータライン２０５とが互いに交差して一つの画素領域を定義する。各画素の薄膜トランジスタは、ゲートライン２０１の上部かつデータライン２０３に隣接する領域に形成されている。薄膜トランジスタは、ゲート電極２０２、ソース電極２０６、ドレイン電極２０７、ゲート絶縁薄膜２２６、真性半導体薄膜２２７及びドープした半導体薄膜２２８を備える。メモリコンデンサは、ゲートライン突出部２１１と画素電極２１０との間に形成されている。画素電極２１０は、ドレイン電極上のビアホール２２１を介してソース電極２０７に接続されている。各データライン２０５が基板の上面に連続になっており、各ゲートライン２０１がデータライン２０５により遮断されて非連続になっており、ゲートライン両端のビアホール２１７を介してゲートラインと連結する導電薄膜２１８に接続される。ソース電極２０６は、ゲート電極の上部に位置し、ソース電極上のビアホール２２０、データレインとソース電極とを連結する導電薄膜２２２及びデータライン上のビアホール２１９を介してデータライン２０５に接続される。

図１６ａ及び図１６ｂは、それぞれ図１５のＡ−ＡとＢ−Ｂ面に沿う横断面図である。

図中に示すように、ゲート金属薄膜２２５は、透明基板上に形成され、低い抵抗材料からなって高い反射率を具有する。ゲート絶縁薄膜２２６と真性半導体２７は、アレイ基板周辺のリードパッド部分を除いてゲート金属薄膜２２５の全体を覆う。オーミック接触薄膜２２９は、ドープした半導体薄膜２２８からなっており、ドープした半導体薄膜２２８は、ソース・ドレイン金属薄膜２３６と接触する領域のみに保留されている。

ゲートライン２０１は、非連続的なゲート金属薄膜２２５の一部分であり、ゲートライン２０１の上部にゲート絶縁薄膜２２６、真性半導体薄膜２２７及びパッシベーション膜２０８が覆っている。ゲートライン両端のビアホール２１７がパッシベーション膜２０８、真性半導体薄膜２２７及びゲート絶縁薄膜２２６を貫通してゲートライン２０１を露出させる。ゲートライン２０１は、ソース・ドレイン金属薄膜２３６から形成されたデータライン２０５及下部の多層薄膜によって分けている。データライン２０５の下部にゲート金属薄膜２２５、ゲート絶縁薄膜２２６、真性半導体薄膜２２７及びドープした半導体薄膜２２８は保留されている。データライン上をパッシベーション膜２０８が覆っており、且つ、ＴＦＴデバイスに近づくところにデータライン上のビアホール２１９が形成される。データライン２０５、ゲートライン２０１及びＴＦＴデバイス以外の領域で金属薄膜がパッシベーション膜２０８の下部に存在しない。このアレイ基板の表面全体は、一層の絶縁媒体薄膜、即ち、パッシベーション膜２０８により覆われ、連結線を導出する部分のみに開口される。連結線としての導電薄膜は画素電極が構成された導電薄膜と同じ材料であり、同じマスキング工程で完成される。

図中に示すように、伝統的な４−マスク工程で製造されたＴＦＴとの相違点は、このＴＦＴデバイスのソース電極がデータラインと直接に接続しない、即ち、ソース・ドレイン金属薄膜がソース電極とデータラインとの間で切られていることである。これらの接続は透明導電薄膜によってビアホールで完成される。さらに、このＴＦＴデバイスのゲートラインは連続ではなく、データラインに切られている。断続的なゲートラインは、透明導電薄膜によってビアホールで接続を行う。上記の二つの相違点及び下記のように説明された三層薄膜連続堆積は、アレイ基板を２−マスク工程で完成させることができる。

図１７ないし図２５を利用して上記構造のアレイ基板の製造プロセスを説明する。

図１７は、第１のグレートーンマスクを使ってマスキング及び露光を行った後に形成された異なる厚みを有するフォトレジストアレイ基板の上面図である。図１８ａ及び図１８ｂのそれぞれは、図１７のＡ−ＡとＢ−Ｂ面に沿う横断面図である。

図１８ａ及び図１８ｂに示すように、透明基板に連続的に順次にゲート金属薄膜２２５、ゲート絶縁薄膜２２６、真性半導体薄膜２２７、ドープした半導体薄膜２２８及びソース・ドレイン金属薄膜２３６を形成する。これら薄膜の材料や製造方法などは、実施例１の対応部分と同一である。

図１７、図１８ａ及び図１８ｂに示すように、第１のグレートーンマスクでソース・ドレイン金属薄膜２３６の表面に形成されたフォトレジストパターンは、フォトレジストの完全保留領域、フォトレジストの部分的保留領域、フォトレジストなし領域を含む。フォトレジストの完全保留領域のフォトレジストは、データライン領域を形成するフォトレジスト２３１、ソース電極領域を形成するフォトレジスト２３２、ドレイン電極領域を形成するフォトレジスト２３３を含み、フォトレジスト部分的保留領域は、ＴＦＴチャネル領域を形成するフォトレジスト２３４、ゲートライン領域（ゲートライン突出部を含む）を形成するフォトレジスト２３０を含み、その他の部分はフォトレジストなし領域２３５である。

図１９、図２０ａ及び図２０ｂに示すように、ソース・ドレイン金属薄膜２３６、ドープした半導体薄膜２２８、真性半導体薄膜２２７、ゲート絶縁薄膜２２６及びゲート金属薄膜２２５を連続的に順次エッチングすることによって、データライン２０５、ソース電極２０６及びドレイン電極２０７をそれぞれ形成する。その後、フォトレジストアッシング処理を利用してフォトレジストの部分的保留領域のフォトレジスト、即ち、ＴＦＴチャンネル領域を形成するフォトレジスト２３４とゲートライン（ゲートライン突出部を含む）領域を形成するフォトレジスト２３０を除去し、データライン領域を形成するフォトレジスト２３１、ソース電極領域のフォトレジスト２３２、ドレイン電極を形成するフォトレジスト２３３を部分的に保留し、連続的に順次ソース・ドレイン金属薄膜２３６とドープした半導体薄膜２２８をエッチングし、データライン２０１（データライン突出部を含む）とＴＦＴチャンネル２１２を形成する。ソース・ドレイン金属薄膜２３６は、ソース電極２０６及びドレイン電極２０７の領域にドープした半導体薄膜２２８にオーミック接触を形成し、オーミック接触薄膜２２９を得る。

実施例１と類似するように、連続のエッチング工程で異なる材料の選択比、傾斜角（Ｐｒｏｆｉｌｅ）及び決定的な寸法（ＣＤ）を保証するために、異なるエッチング方法、エッチング液及びエッチングガスを使用してもよい。

図２１、図２２ａ及び図２２ｂに示すように、第１のマスキング工程を完成した基板にパッシベーション膜２０８とフォトレジストパターンは形成される。パッシベーション膜２０８の材料と製作方法は、ゲート絶縁薄膜２２６と類似する。第２のグレートーンマスクで形成したフォトレジストパターンは、フォトレジスト完全保留領域、フォトレジスト部分的保留領域、フォトレジストなし領域を含む。フォトレジスト部分的保留領域のフォトレジストは、ゲートライン部分と連結するフォトレジスト２４２、データラインとソース電極とを連結する部分のフォトレジスト２４３、画素電極領域のフォトレジスト２４４を含み、フォトレジストなし領域は、ゲートライン両端のビアホールにフォトレジストなし領域２３８、データライン上のビアホールにフォトレジストなし領域２３９、ソース電極上のビアホールにフォトトレジストなし領域２４０、ドレイン電極上のビアホールにフォトレジストなし領域２４１を含み、その他の部分はフォトレジスト完全保留領域２４５（ゲートライン及びデータライン外部のリードパッド領域を除く）である。隣接する段階式ゲートライン２０１上部のビアホール２１７に近隣する領域にゲートライン部分と連結するフォトレジスト２４２は形成され、データライン２０５を跨ぐようになる。データライン上のビアホール２１９に近隣する領域に形成されたフォトレジスト部分的保留領域のフォトレジストと、ソース電極上のビアホール２２０に近隣する領域に形成されたフォトレジスト部分的保留領域のフォトレジストとが一体に接続し、連続的なデータラインとソース電極部分とを連結する部分のフォトレジスト２４３をなす。ドレイン電極上のビアホール２２１に近隣する領域に形成されたフォトレジスト部分的保留領域のフォトレジストと画素領域に形成されたフォトレジストの部分的保留領域のフォトレジストとが一体に接続し、連続的な画素電極領域のフォトレジスト２４４をなす。

パッシベーション膜２０８、真性半導体薄膜２２７及びゲート絶縁薄膜２２６を連続的に順次エッチングすることによって、図２３ａ及び図２３ｂに示すように、フォトレジストなし領域にデータライン上のビアホール２１９、ソース電極上のビアホール２２０、ドレイン電極上のビアホール２２１及びゲートライン両端のビアホール２１７は形成される。このエッチング工程でビアホールエッチングを行いながら各々ビアホールが形成されてもよい。エッチング方法とエッチングガスの選択及びエッチング条件のコントロールによってソース・ドレイン金属薄膜２３６を真性半導体薄膜２２７とゲート絶縁薄膜２２６のエッチング過程でエッチングさせない。フォトレジストアッシング処理を使用し、フォトレジストの部分的保留領域のすべてのフォトレジストを除去し、フォトレジスト完全保留領域の一部を保留する。フォトレジストをアッシング処理する際に、処理条件をコントロールしてフォトレジスト完全保留領域２４５の残留のフォトレジストを垂直的に側壁状に形成させる。この時、元のフォトレジストの部分的保留領域のパッシベーション膜２４９と各々のビアホール底の金属薄膜はすべて外部に露出されている。

ゲート金属薄膜及びソース・ドレイン金属薄膜と同様の製作方法を使用し、基板の全面に図２４、図２４ａ及び図２４ｂに示した一層の透明導電薄膜２２４は形成される。スパッター室の真空条件、電極及び付属品をコントロールし、透明導電薄膜をフォトレジストの完全保留領域２４５のフォトレジストの側壁に堆積させない。アレイ基板を化学的剥離液に浸し、剥離処理でフォトレジスト完全保留領域のフォトレジスト２４５とその上に形成された透明導電薄膜２５０を除去する。元のフォトレジスト部分的保留領域とビアホール形成領域（元のフォトレジストなし領域）とが形成された導電薄膜は保留され、ゲートラインと連結する導電薄膜２１８、データラインとソース電極と連結する導電薄膜２２２、画素電極領域の導電薄膜２４８を形成する。上記各部分は、対応するビアホールによってアレイ全体の上面に接続される。透明な導電薄膜をフォトレジスト完全保留領域２４５のフォトレジストの側壁に堆積させていないので、普通のフォトレジスト剥離液を使用してフォトレジストの完全保留領域２４５のフォトレジストの側壁から直接フォトレジストをエッチングすることができ、特殊な剥離液を使用する必要がなく透明な導電薄膜など他の材料をエッチングする。これまで、本発明の実施例２のＬＣＤアレイ基板によれば２−マスク工程で製作を完成させる。

上記実施例のＴＦＴ構造は、本発明の唯一な構造ではなく、ソース・ドレイン電極形状の変形物及びメモリコンデンサの変形物についても、上記２−マスクの製造によって実現できる。デバイス構造及び製作工程の面について他の様々な修正または変更ができ、これらの修正または変更は、本発明の主旨と範囲を脱落しない。そのため、本発明は、請求項に適合するあらゆる修正及び変更を含む。

最後に、上記の実施例は、単に本発明の技術方案を説明したものであり、それに限定されるものではなく、好ましい実施例を参照して本発明を詳細に説明したが、当業者は必要に応じて異なる材料と設備を使用しても本発明を実現できる、即ち、本発明の技術方案の主旨と範囲を脱落しないように本発明の技術方案を変更または交替できる。

従来技術に係る４−マスク製造工程の典型的なＴＦＴ−ＬＣＤ画素構造の上面図である。 図１ａにおけるＡ１−Ａ１横断面図である。 従来技術に係る第一マスク技術終了後の画素の上面図である。 図２ａにおけるＢ１−Ｂ１横断面図である。 従来技術に係る第二マスク技術終了後の画素の上面図である。 図３ａにおける、ソース・ドレイン電極上部にフォトレジストパターンが形成された後の画素のＣ１−Ｃ１横断面図である。 図３ａにおける、ソース・ドレインがエッチングされた後の画素のＣ１−Ｃ１横断面図である。 図３ａにおける、フォトレジスト部分保留領域のフォトレジストが除去された後の画素のＣ１−Ｃ１横断面図である。 図３ａにおける、ドープした半導体エッチング終了後とフォトレジスト剥離後の画素のＣ１−Ｃ１横断面図である。 従来技術に係る第三マスク技術終了後の画素の上面図である。 図４ａにおけるＤ１−Ｄ１横断面図である。 従来技術に係る不活性化層上部にフォトレジストパターンが形成された後の画素の上面図である。 図５ａにおける、不活性化層上部にフォトレジストパターンが形成された後の画素のＥ１−Ｅ１横断面図である。 図５ａにおける、不活性化層ビアホールエッチング後の画素のＥ１−Ｅ１横断面図である。 図５ａにおける、部分保留領域のフォトレジストが除去された後の画素のＥ１−Ｅ１横断面図である。 図５ａにおける、導電薄膜沈積後の画素のＥ１−Ｅ１横断面図である。 図５ａにおける、光敏感材料剥離後の画素のＥ１−Ｅ１横断面図である。 本発明の実施例１のＴＦＴ−ＬＣＤアレイ基板構造の単一画素の上面図である。 図６におけるＡ１−Ａ１方向横断面図である。 図６におけるＢ−Ｂ方向横断面図である。 図６におけるＣ−Ｃ方向の横断面図である。 本発明の実施例１に係る二回マスク版フォトリソグラフィ（２−マスク）技術のプロセスチャートである。 本発明の実施例１に係るＴＦＴ−ＬＣＤアレイ基板が第一グレートーンマスクによってフォトレジストパターンを定義された後の単一画素の上面図である。 図９におけるＤ−Ｄ方向横断面図である。 図９におけるＥ−Ｅ方向横断面図である。 図９におけるＦ−Ｆ方向の横断面図である。 本発明の実施例１に係るＴＦＴ−ＬＣＤアレイ基板が第一グレートーンマスクによるフォトレジストパターン定義を完成した後の単一画素の上面図である。 図１１におけるＧ−Ｇ方向横断面図である。 図１１においてＨ−Ｈ方向横断面図である。 図１１においてＩ−Ｉ方向の横断面図である。 本発明の実施例１に係るＴＦＴ−ＬＣＤアレイ基板が第二グレートーンマスクによるフォトレジストパターン定義を完成した後の単一画素の上面図である。 図１３におけるＪ−Ｊ方向横断面図である。 図１３におけるＫ−Ｋ方向横断面図である。 図１３におけるＬ−Ｌ方向の横断面図である。 本発明の実施例２に係るＴＦＴ−ＬＣＤアレイ基板の単一画素の上面図である。 図１５におけるＡ−Ａ方向横断面図である。 図１５におけるＢ−Ｂ方向横断面図である。 本発明の実施例２における第一グレートーンのフォトレジストパターンを完成した後の画素の上面図である。 図１７におけるＣ−Ｃ方向の横断面図である。 図１７におけるＤ−Ｄ方向横断面図である。 本発明の実施例２における第一マスクのフォトリソグラフィ技術を完成した後の画素の上面図である。 図１９におけるＥ−Ｅ方向の横断面図である。 図１９におけるＦ−Ｆ方向の横断面図である。 本発明の実施例２における第二グレートーンのフォトレジストパターンを完成した後の画素の上面図である。 図２１におけるＧ−Ｇ方向の横断面図である。 図２１におけるＨ−Ｈ方向の横断面図である。 本発明の実施例２における第二マスクのフォトリソグラフィ技術を完成した後の図２１におけるＧ−Ｇ方向の横断面図である。 図２１におけるＨ−Ｈ方向の横断面図である。 本発明の実施例２における導電薄膜沈積後の画素の上面図である。 図２４におけるＩ−Ｉ方向の横断面図である。 図２４におけるＪ−Ｊ方向横断面図である。

Claims (22)

1. 薄膜トランジスタデバイスアレイ基板構造であって、
   絶縁基板と前記絶縁基板上に形成された薄膜トランジスタと、
   前記絶縁基板に形成され、ゲート絶縁薄膜と、半導体薄膜と、パッシベーション保護膜とにより覆われる、連続的に第一の方向に沿って延びた複数のゲートラインと、
   ゲート金属薄膜と、ゲート絶縁薄膜と、半導体薄膜と、オーミック接触薄膜とからなる積層体に形成され、前記パッシベーション保護膜により覆われており、前記ゲートラインと交差する箇所で切れている、断続的に前記第一の方向に直交する第二の方向に沿って延びた複数のデータラインと、
   を備え、
   前記データラインと前記薄膜トランジスタのソース電極及びドレイン電極は、同一のソース・ドレイン金属薄膜で形成され、前記ゲートラインと前記データラインとが交差して画定された領域に画素領域が形成され、前記画素領域中で前記パッシベーション保護膜上に画素電極が形成され、
   前記パッシペーション保護膜に、前記ゲートライン両側のデータラインの端部にそれぞれ前記データラインを露出させるデータラインビアホールが形成され、連結導電薄膜が前記パッシベーション保護膜上に形成され、前記データラインビアホールを介して前記ゲートライン両側のデータラインを連結し、
   前記薄膜トランジスタが前記データラインに接近して前記ゲートラインの上方に形成され、前記ゲートラインの一部がゲート電極となり、前記薄膜トランジスタのソース電極とドレイン電極で、前記ゲート金属薄膜、ゲート絶縁薄膜、半導体薄膜及びオーミック接触薄膜の積層体の上方に、ソース電極とドレイン電極とがさらに形成され、前記ソース電極とドレイン電極は前記パッシベーション保護膜により覆われ、
   前記ソース電極とドレイン電極の上方のパッシベーション保護膜にソース・ドレインビアホールが形成され、前記ドレイン電極はその上方のビアホールを介して前記画素電極と連結し、前記ソース電極はその上方のビアホールを介して前記連結導電薄膜と連結することにより、前記ソース電極と前記データラインとを連結することを特徴とする薄膜トランジスタデバイスアレイ基板構造。
2. 前記画素電極及び前記連結導電薄膜は、同一の導電材により形成されることを特徴とする請求項１に記載のアレイ基板構造。
3. 絶縁基板に、ゲート金属薄膜と、ゲート絶縁薄膜と、半導体薄膜と、オーミック接触薄膜と、ソース・ドレイン金属薄膜とを順次堆積する工程と、
   第一のグレートーンマスクで前記ソース・ドレイン金属薄膜上に第一のフォトレジスト完全保留領域、第一のフォトレジスト部分的保留領域及び第一のフォトレジストなし領域を画定して形成する工程と、
   前記ソース・ドレイン金属薄膜と、オーミック接触薄膜と、半導体薄膜と、ゲート絶縁薄膜と、ゲート金属薄膜を順次エッチングして段階式データラインを形成する工程と、
   前記第一のフォトレジスト部分的保留領域のフォトレジストを剥離し、前記第一のフォトレジスト完全保留領域のフォトレジストの一部を保留し、前記ソース・ドレイン金属薄膜及びオーミック接触薄膜のエッチングを行うことにより、ゲートラインと、ソース電極と、ドレイン電極と、薄膜トランジスタとを形成する工程と、
   パッシベーション保護膜を堆積し、第二のグレートーンマスクで前記パッシベーション保護膜に第二のフォトレジスト完全保留領域、第二のフォトレジスト部分的保留領域及び第二のフォトレジストなし領域を画定して形成する工程と、
   前記パッシベーション保護膜に対してビアエッチングすることにより、ソース電極上のビアホールと、ドレイン電極上のビアホールと、前記データラインの端部のビアホールを形成する工程と、
   第二のフォトレジスト部分的保留領域のフォトレジストを剥離し、前記第二のフォトレジスト完全保留領域のフォトレジストの一部を保留し、前記基板上に一層の透明導電薄膜を堆積する工程と、
   残留したフォトレジスト及びその上の透明導電薄膜を剥離し、データラインを連結する透明導電薄膜を保留し、データラインとソース電極との透明導電薄膜と、画素電極領域の透明薄膜とを連結する工程と、
   を有する薄膜トランジスタデバイスアレイ基板構造の製造方法。
4. 前記第一のグレートーンマスクで前記ソース・ドレイン金属薄膜上に第一のフォトレジスト完全保留領域、第一のフォトレジスト部分的保留領域及び第一のフォトレジストなし領域を画定して形成する工程において、前記第一のフォトレジスト完全保留領域をデータライン、ソース電極及びドレイン電極を形成すべき部分に、前記第一のフォトレジスト部分的保留領域を薄膜トランジスタチャネルとゲートラインを形成すべき部分に、前記第一のフォトレジストなし領域を前記基板のその他の部分にそれぞれ対応させることを特徴とする請求項３に記載の製造方法。
5. 前記第二のグレートーンマスクで前記パッシベーション保護膜に第二のフォトレジスト完全保留領域、第二のフォトレジスト部分的保留領域及び第二のフォトレジストなし領域を画定して形成する工程において、前記第二のフォトレジスト部分的保留領域をデータラインを連結する部分と、データラインとソース電極とを連結する部分と、画素電極と、画素電極とドレイン電極とを連結する部分に、前記第二のフォトレジストなし領域をデータライン両端のビアホールと、ソース電極上部のビアホールと、ドレイン電極上部のビアホールに、前記第二のフォトレジスト部分的保留領域を前記基板のその他の部分にそれぞれ対応させることを特徴とする請求項３に記載の製造方法。
6. 前記ソース・ドレイン金属薄膜と、オーミック接触薄膜と、半導体薄膜と、ゲート絶縁薄膜と、ゲート金属薄膜を順次エッチングする工程は、異なる装置で完成され、前記ゲート金属薄膜とソース・ドレイン金属薄膜がウェットエッチングでエッチングされ、前記ゲート絶縁薄膜と、半導体薄膜とオーミック薄膜がドライエッチングでエッチングされることを特徴とする請求項３に記載の製造方法。
7. 前記ソース・ドレイン金属薄膜と、オーミック接触薄膜と、半導体薄膜と、ゲート絶縁薄膜と、ゲート金属薄膜を順次エッチングする工程は、同一の装置おいて、エッチングガスとエッチング条件を変え、各層に対してドライエッチングを行うことにより完成されることを特徴とする請求項３に記載の製造方法。
8. 前記パッシベーション保護膜をビアエッチングする工程は、前記パッシベーション保護膜、半導体薄膜及びゲート絶縁薄膜を順次エッチングすることからなり、前記半導体薄膜及び前記ゲート絶縁薄膜のエッチングガスと条件が異なることことを特徴とする請求項３に記載の製造方法。
9. 前記パッシベーション保護膜をビアエッチングする工程において、前記データライン両端のビアホールと、ソース電極上部のビアホールと、ドレイン電極上部のビアホールとを同時に形成することを特徴とする請求項３に記載の製造方法。
10. 前記残留したフォトレジスト及びその上の透明導電薄膜を剥離する工程において、剥離処理を採用し、剥離液が残留したフォトレジストのみと化学反応を起こし、前記透明導電薄膜を含むその他の材料をエッチングせず、残留したフォトレジスト上の透明導電薄膜がフォトレジストの剥離に従い剥離されることになることを特徴とする請求項３に記載の製造方法。
11. 前記剥離液はアセトン、イソプロピルアルコール、アルコール又はこれらの混合液であることを特徴とする請求項１０に記載の製造方法。
12. 薄膜トランジスタデバイスアレイ基板構造であって、
    絶縁基板と前記絶縁基板上に形成された薄膜トランジスタと、
    連続的に第二の方向に沿って延びたデータラインと、
    前記データラインと交差する箇所で切れている断続的に前記第二の方向に直交する第一の方向に沿って延びたゲートラインと、
    を備え、
    前記ゲートラインとデータラインが交差して画定する領域に画素電極が形成された画素領域が形成され、
    前記ゲートラインはゲート電極を含み、前記ゲートラインとゲート電極はゲート絶縁薄膜、半導体薄膜及びパッシベーション保護膜により覆われ、
    前記データラインは、前記ゲートラインを形成するためのゲート金属薄膜、ゲート絶縁薄膜、半導体薄膜及びオーミック接触薄膜の積層体上に形成されると共に、前記パッシベーション保護膜により覆われ、前記データラインと前記薄膜トランジスタのソース電極及びドレイン電極は同一のソース・ドレイン金属薄膜で形成され、
    前記データライン両側のゲートラインの両端に、前記ゲート絶縁薄膜、半導体薄膜及びパッシベーション保護膜に前記ゲートラインを露出させるゲートラインビアホールが形成され、前記パッシベーション保護膜上に、前記ゲートラインビアホールを介して前記データライン両側のゲートラインを連結するゲートライン連結導電薄膜を形成され、
    前記薄膜トランジスタは前記ゲート電極に形成され、前記薄膜トランジスタのソース電極及びドレイン電極で、前記ゲート金属薄膜と、ゲート絶縁薄膜、半導体薄膜及びオーミック接触薄膜の積層体の上方に、前記ソース・ドレイン電極が形成され、前記ソース・ドレイン電極は前記パッシベーション保護膜により覆われ、
    前記ソース電極とドレイン電極の上方のパッシベーション保護膜にそれぞれ前記ソース電極とドレイン電極を露出させるソース・ドレインビアホールを形成し、前記ソース電極は、その上のビアホールを介して前記パッシベーション保護膜上に形成されたソース電極連結導電膜によりデータラインと連結し、前記ドレイン電極は、その上のビアホールを介して前記画素電極と連結することを特徴とする薄膜トランジスタデバイスアレイ基板構造。
13. 前記画素電極と、前記ゲートライン連結導電薄膜と、前記ソース電極連結導電薄膜は、同一の導電材により形成されることを特徴とする請求項１２に記載のアレイ基板構造。
14. 絶縁基板に、ゲート金属薄膜と、ゲート絶縁薄膜と、半導体薄膜と、オーミック接触薄膜と、ソース・ドレイン金属薄膜とを順次堆積する工程と、
    第一のグレートーンマスクで前記ソース・ドレイン金属薄膜上に第一のフォトレジスト完全保留領域、第一のフォトレジスト部分的保留領域及び第一のフォトレジストなし領域を画定して形成する工程と、
    前記ソース・ドレイン金属薄膜と、オーミック接触薄膜と、半導体薄膜と、ゲート絶縁薄膜と、ゲート金属薄膜を順次エッチングしてデータラインを形成する工程と、
    第一のフォトレジスト部分的保留領域のフォトレジストを剥離し、前記第一のフォトレジスト完全保留領域のフォトレジストの一部を保留し、前記ソース・ドレイン金属薄膜及びオーミック接触薄膜のエッチングを行うことにより、段階式ゲートラインと、薄膜トランジスタデバイスのチャネル部分と、ソース電極と、ドレイン電極と、を形成する工程と、
    パッシベーション保護膜を堆積し、第二のグレートーンマスクで前記パッシベーション保護膜に第二のフォトレジスト完全保留領域、第二のフォトレジスト部分的保留領域及び第二のフォトレジストなし領域を画定して形成する工程と、
    前記パッシベーション保護膜に対してビアエッチングすることにより、ゲートライン両端のビアホールと、データライン上部のビアホールと、ソース電極上のビアホールと、ドレイン電極上のビアホールとを形成する工程と、
    第二のフォトレジスト部分的保留領域のフォトレジストを剥離し、前記第二のフォトレジスト完全保留領域のフォトレジストの一部を保留し、前記基板上に一層の透明導電薄膜を堆積する工程と、
    残留したフォトレジスト及びその上の透明導電薄膜を剥離し、データラインを連結する透明導電薄膜を保留し、データラインとソース電極との透明導電薄膜と、画素電極領域の透明薄膜とを連結する工程と、
    を有する薄膜トランジスタデバイスアレイ基板構造の製造方法。
15. 前記第一のグレートーンマスクで前記ソース・ドレイン金属薄膜上に第一のフォトレジスト完全保留領域、第一のフォトレジスト部分的保留領域及び第一のフォトレジストなし領域を画定して形成する工程において、前記第一のフォトレジスト完全保留領域をデータライン、ソース電極及びドレイン電極を形成すべき部分に、前記第一のフォトレジスト部分的保留領域を薄膜トランジスタチャネルとゲートラインを形成すべき部分に、前記第一のフォトレジストなし領域を前記基板のその他の部分にそれぞれ対応させることを特徴とする請求項１４に記載の製造方法。
16. 前記第二のグレートーンマスクで前記パッシベーション保護膜に第二のフォトレジスト完全保留領域、第二のフォトレジスト部分的保留領域及び第二のフォトレジストなし領域を画定して形成する工程において、前記第二のフォトレジスト部分的保留領域をデータラインを連結する部分と、データラインとソース電極とを連結する部分と、画素電極部分に、前記第二のフォトレジストなし領域をゲートライン両端のビアホールと、データライン上部のビアホールと、ソース電極上部のビアホールと、ドレイン電極上部のビアホールに、前記第二のフォトレジスト部分的保留領域を前記基板のその他の部分にそれぞれ対応させることを特徴とする請求項１４に記載の製造方法。
17. 前記ソース・ドレイン金属薄膜と、オーミック接触薄膜と、半導体薄膜と、ゲート絶縁薄膜と、ゲート金属薄膜を順次エッチングする工程は、異なる装置で完成され、前記ゲート金属薄膜とソース・ドレイン金属薄膜がウェットエッチング法で完成され、前記ゲート絶縁薄膜と、半導体薄膜とオーミック薄膜がドライエッチング法で完成されることを特徴とする請求項１４に記載の製造方法。
18. 前記ソース・ドレイン金属薄膜、オーミック接触薄膜、半導体薄膜、ゲート絶縁薄膜及びゲート金属薄膜の順次エッチングは、同一の装置で、エッチングガス及びエッチング条件を変え、各層膜にドライエッチングを行うことにより完成されることを特徴とする請求項１４に記載の製造方法。
19. 前記パッシベーション保護膜をビアエッチングする工程は、パッシベーション保護膜のエッチングと、半導体薄膜及びゲート絶縁薄膜の順次エッチングとを含み、前記半導体薄膜のエッチングとゲート絶縁薄膜エッチングとは、エッチングガス及びエッチング条件が異なることを特徴とする請求項１４に記載の製造方法。
20. 前記パッシベーション保護膜をビアエッチングする工程において、前記ゲートライン両端のビアホールと、データライン上部のビアホールと、ソース電極上部のビアホールと、ドレイン電極上部のビアホールとを同時に形成することを特徴とする請求項１４に記載の製造方法。
21. 前記残留したフォトレジスト及びその上の透明導電薄膜を剥離する工程において、剥離処理を採用し、剥離液が残留したフォトレジストのみと化学反応を起こし、前記透明導電薄膜を含むその他の材料をエッチングせず、残留したフォトレジスト上の透明導電薄膜がフォトレジストの剥離に従い剥離されることになることを特徴とする請求項１４に記載の製造方法。
22. 前記剥離液は、アセトン、イソプロピルアルコール、アルコール又はこれらの混合液であることを特徴とする請求項２１に記載の製造方法。