KR100662790B1 - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 액정표시장치 및 그 제조방법은 기존의 비정질 실리콘 박막 트랜지스터 제조공정을 변형시키지 않는 범위 내에서 하나의 패널 내에 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터를 동시에 형성시키기 위한 것으로, 화소부와 구동회로부로 구분되는 기판을 제공하는 단계; 상기 기판의 화소부에 게이트전극을 형성하는 단계; 상기 기판 위에 차례대로 제 1 절연막과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 형성하는 단계; 상기 구동회로부의 n+ 비정질 실리콘 박막을 활성화시키는 단계; 상기 기판 전면에 제 1 도전막을 형성한 후, 상기 제 1 도전막과 n+ 비정질 실리콘 박막 및 비정질 실리콘 박막을 선택적으로 패터닝하여 상기 기판의 화소부와 구동회로부에 비정질 실리콘 박막으로 이루어진 액티브패턴을 각각 형성하고 그 상부에 상기 제 1 도전막으로 이루어진 소오스/드레인전극을 형성하는 단계; 상기 구동회로부의 액티브패턴을 구성하는 비정질 실리콘 박막을 결정화하는 단계; 상기 기판 전면에 제 2 절연막을 형성하는 단계; 및 상기 기판의 화소부에 화소전극을 형성하며, 상기 기판의 구동회로부에 게이트전극을 형성하는 단계를 포함한다.

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THEREOF}
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 분해사시도.
도 2a는 일반적인 스태거드 구조의 비정질 실리콘 박막 트랜지스터를 나타내는 단면도.
도 2b는 일반적인 코플라나 구조의 다결정 실리콘 박막 트랜지스터를 나타내는 단면도.
도 3은 본 발명의 구동회로 일체형 액정표시장치의 구조를 개략적으로 나타내는 평면도.
도 4는 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 5a 내지 도 5g는 도 4에 도시된 어레이 기판의 IVa-IVa' 및 IVb-IVb'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 6a 내지 도 6f는 도 5d에 있어서, 회절노광을 이용하여 액티브패턴과 소오스/드레인전극을 형성하는 제 2 마스크공정을 구체적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
116 : 게이트라인 117 : 데이터라인
118 : 화소전극 121,121D : 게이트전극
122,122D : 소오스전극 123,123D : 드레인전극
124,124D,124D' : 액티브패턴 140A~140C : 콘택홀
190A,190B : 연결전극
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 하나의 패널 내에 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터를 동시에 형성시킨 구동회로 일체형 액정표시장치 및 그 제조방법에 관한 것이다.
최근의 정보화 사회에서 디스플레이는 시각정보 전달매체로서 그 중요성이 더 한층 강조되고 있으며, 향후 주요한 위치를 점하기 위해서는 저소비전력화, 박형화, 경량화, 고화질화 등의 요건을 충족시켜야 한다. 현재 평판 디스플레이(Flat Panel Display; FPD)의 주력 제품인 액정표시장치(Liquid Crystal Display; LCD)는 디스플레이의 이러한 조건들을 만족시킬 수 있는 성능뿐만 아니라 양산성까지 갖추었기 때문에, 이를 이용한 각종 신제품 창출이 급속도로 이루어지고 있으며 기존의 브라운관(Cathode Ray Tube; CRT)을 점진적으로 대체할 수 있는 핵심부품 산업으로서 자리 잡았다.
일반적으로, 액정표시장치는 매트릭스(matrix) 형태로 배열된 화소들에 화상정보에 따른 데이터신호를 개별적으로 공급하여, 상기 화소들의 광투과율을 조절함 으로써 원하는 화상을 표시할 수 있도록 한 표시장치이다.
이를 위해 상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
이때, 상기 액정표시장치의 스위칭소자로는 일반적으로 박막 트랜지스터(Thin Film Transistor; TFT)를 사용하며, 상기 박막 트랜지스터의 채널층으로는 비정질 실리콘(amorphous silicon) 박막 또는 다결정 실리콘(polycrystalline silicon) 박막을 사용한다.
상기 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크공정의 수를 줄이는 방법이 요구되고 있다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 분해사시도로써, 전술한 바와 같이 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(40)으로 이루어져 있다.
이때, 상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 서브컬러필터(7)로 구분되는 컬러필터(C)와 상기 서브컬러필터(7) 사이를 구분하고 액정층(40)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(40)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
상기 어레이 기판(10)에는 상기 기판(10) 위에 종횡으로 배열되어 화소영역(P)을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있다. 이때, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터(T)가 형성되어 있으며, 상기 각 화소영역(P)에는 화소전극(18)이 형성되어 있다.
상기 화소영역(P)은 컬러필터 기판(5)의 하나의 서브컬러필터(7)에 대응하는 서브화소(sub pixel)로 컬러화상은 상기 적, 녹, 청의 세 종류의 서브컬러필터(7)를 조합하여 얻어진다. 즉, 적, 녹 및 청의 세 개의 서브화소가 모여서 한 개의 화소를 이루며, 박막 트랜지스터(T)는 상기 적, 녹 및 청의 서브화소에 각각 연결되어 있다.
도면에는 자세히 도시하지 않았지만, 상기 박막 트랜지스터(T)는 상기 게이트라인(16)에 연결된 게이트전극, 상기 데이터라인(17)에 연결된 소오스전극 및 드레인전극으로 구성된다. 또한, 상기 박막 트랜지스터(T)는 상기 게이트전극과 소오스/드레인전극의 절연을 위한 절연막 및 상기 게이트전극에 공급되는 게이트 전압에 의해 소오스전극과 드레인전극 사이에 전도채널(conductive channel)을 형성하는 채널층을 포함한다.
상기 채널층은 전술한 바와 같이 비정질 실리콘 박막 또는 다결정 실리콘 박막으로 형성되며, 상기 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스 터는 비정질 실리콘 박막 트랜지스터와는 다른 구조를 가지게 되기 때문에 상기 다결정 실리콘 박막 트랜지스터와 비정질 실리콘 박막 트랜지스터는 서로 다른 제조공정을 통해 제작되는 것이 일반적이다.
일반적으로 박막 트랜지스터는 전극들의 형성위치에 따라 크게 스태거드 구조와 코플라나 구조로 구분된다.
도 2a 및 도 2b는 각각 일반적인 스태거드 구조의 비정질 실리콘 박막 트랜지스터 및 일반적인 코플라나 구조의 다결정 실리콘 박막 트랜지스터를 나타내는 단면도이다.
도면을 참조하면, 상기 스태거드 구조는 게이트전극(21')과 소오스/드레인전극(22', 23')이 절연막(15)을 사이에 두고 각각 상, 하부에 존재하는 구조로서 비정질 실리콘 박막 트랜지스터에 적용되는 구조이며, 상기 코플라나 구조는 게이트전극(21") 및 소오스/드레인전극(22", 23")이 모두 절연막(15)의 상부 또는 하부에 배치되는 구조로서 CMOS(Complementary Metal Oxide Semiconductor) 및 다결정 실리콘 박막 트랜지스터에 일반적으로 적용되고 있다.
상기 스태거드 구조의 비정질 실리콘 박막 트랜지스터는 연속증착을 통해 게이트절연막(15)과 액티브패턴(24') 및 오믹-콘택층(ohmic contact layer)(25)을 형성하므로, 계면 상태(state)가 최소화되는 이점이 있으며, 도시된 바와 같은 백-채널 에치(Back Channel Etch; BCE) 타입으로 형성하는 경우에는 실리콘 박막의 오버 에치 마진이 필요하므로 증착되는 비정질 실리콘 박막은 ~170nm 정도의 두께가 요구된다.
또한, 상기 코플라나 구조의 다결정 실리콘 박막 트랜지스터는 비정질 실리콘 박막을 결정화하여 액티브패턴(24")을 형성한 후 게이트전극(21")을 형성하게 되므로 상기 비정질 실리콘 박막 트랜지스터에 비해 계면 특성이 나쁘게 되며, 결정화 효율을 높이기 위해서 요구되는 실리콘 박막의 두께는 ~50nm 정도로 상기 비정질 실리콘 박막 트랜지스터의 경우에 비해 얇다.
참고로, 도면부호 10은 어레이 기판을 나타내며, 도면부호 11은 버퍼층(buffer layer)를 나타내고 있다.
이와 같이 상기 두 개의 구조는 서로 독립된 구조로서 현재의 기술수준에서는 설계, 마스크, 제조공정 등의 문제로 인해 동일 패널 내에 상기 두 개의 구조를 구현하기에는 어려움이 있다.
유리기판에 구동회로부와 화소부를 함께 내장한 구동회로 일체형 액정표시장치를 제작하기 위해서는, 상기 구동회로부에는 1MHz 이상의 고속 동작에 적합하며 이동도가 상대적으로 큰 다결정 실리콘 박막 트랜지스터를 적용하여야 한다.
따라서, 일반적인 구동회로 일체형 액정표시장치는 상기 화소부의 각 화소를 구동하는 화소구동용 박막 트랜지스터와 상기 화소구동용 박막 트랜지스터를 작동시키며 게이트라인과 데이터라인에 신호를 인가하는 구동회로용 박막 트랜지스터를 모두 다결정 실리콘 박막을 이용하여 제작하게 되는데, 상기 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터는 다결정 실리콘 박막의 형성에 추가적인 열처리공정을 필요로 하며, 상기 비정질 실리콘 박막 트랜지스터와는 다른 제조공정을 이용하여 제작하여야 하는 문제점이 있었다.
즉, 상기 다결정 실리콘 박막은 비정질 실리콘 박막을 형성한 후 상기 비정질 실리콘 박막에 열처리를 진행하여 형성하게 되는데, 상기 열처리공정은 레이저장비와 같은 고가의 장비 및 긴 공정시간을 필요로 하는 문제점을 가지고 있다. 또한, 상기 다결정 실리콘 박막 트랜지스터는 그 구조가 비정질 실리콘 박막 트랜지스터와는 다른 코플라나 구조로 형성되기 때문에 비정질 실리콘 박막 트랜지스터의 제작에 사용된 기존의 제조라인을 이용할 수 없게 되는 단점이 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 하나의 패널 내에 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터를 동시에 형성시킨 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.
또한, 본 발명의 다른 목적은 기존의 비정질 실리콘 박막 트랜지스터 제조공정을 변형시키지 않는 범위 내에서 화소용 비정질 실리콘 박막 트랜지스터와 구동회로용 다결정 실리콘 박막 트랜지스터를 동시에 형성시킴으로써, 드라이버 구동회로를 패널 내에 내장함과 동시에 제조공정을 단순할 수 있는 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치의 제조방법은 화소부와 구동회로부로 구분되는 기판을 제공하는 단계; 상기 기판의 화소부에 게이트전극을 형성하는 단계; 상기 기판 위에 차례대로 제 1 절연막과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 형성하는 단계; 상기 구동회로부의 n+ 비정질 실리콘 박막을 활성화시키는 단계; 상기 기판 전면에 제 1 도전막을 형성한 후, 상기 제 1 도전막과 n+ 비정질 실리콘 박막 및 비정질 실리콘 박막을 선택적으로 패터닝하여 상기 기판의 화소부와 구동회로부에 비정질 실리콘 박막으로 이루어진 액티브패턴을 각각 형성하고 그 상부에 상기 제 1 도전막으로 이루어진 소오스/드레인전극을 형성하는 단계; 상기 구동회로부의 액티브패턴을 구성하는 비정질 실리콘 박막을 결정화하는 단계; 상기 기판 전면에 제 2 절연막을 형성하는 단계; 및 상기 기판의 화소부에 화소전극을 형성하며, 상기 기판의 구동회로부에 게이트전극을 형성하는 단계를 포함한다.
또한, 본 발명의 액정표시장치의 다른 제조방법은 제 1 영역과 제 2 영역으로 이루어진 화소부 및 구동회로부로 구분되는 기판을 제공하는 단계; 상기 화소부의 제 1 영역에 게이트전극을 형성하는 단계; 상기 기판 위에 차례대로 제 1 절연막과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 형성하는 단계; 상기 화소부의 제 2 영역과 구동회로부의 n+ 비정질 실리콘 박막을 활성화시키는 단계; 상기 기판 전면에 제 1 도전막을 형성한 후, 상기 제 1 도전막과 n+ 비정질 실리콘 박막 및 비정질 실리콘 박막을 선택적으로 패터닝하여 상기 화소부 및 구동회로부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴을 각각 형성하고 그 상부에 상기 제 1 도전막으로 이루어진 소오스/드레인전극을 형성하는 단계; 상기 화소부의 제 2 영역과 구동회로부의 액티브패턴을 구성하는 비정질 실리콘 박막을 결정화하는 단계; 상기 기판 전면에 제 2 절연막을 형성하는 단계; 및 상기 화소부의 제 1 영역에 화소전극을 형성하며, 상기 화소부의 제 2 영역과 구동회로부에 게이트전극을 형성하는 단계를 포함한다.
또한, 본 발명의 액정표시장치는 화소부와 구동회로부로 구분되는 기판; 상기 기판의 화소부에 형성되되, 게이트전극과 액티브패턴과 소오스/드레인전극 및 화소전극으로 이루어진 비정질 실리콘 박막 트랜지스터; 및 상기 기판의 구동회로부에 형성되되, 상기 화소부의 액티브패턴과 소오스/드레인전극 및 화소전극이 형성된 각각의 층에 형성된 액티브패턴과 소오스/드레인전극 및 게이트전극으로 이루어진 다결정 실리콘 박막 트랜지스터를 포함하며, 상기 화소부의 액티브패턴은 비정질 실리콘 박막으로 이루어지고 상기 구동회로부의 액티브패턴은 다결정 실리콘 박막으로 이루어진 것을 특징으로 한다.
또한, 본 발명의 다른 액정표시장치는 기판의 제 1 영역에 형성되되, 게이트전극과 액티브패턴과 소오스/드레인전극 및 화소전극으로 이루어진 비정질 실리콘 박막 트랜지스터; 및 상기 기판의 제 2 영역에 형성되되, 상기 제 1 영역의 액티브패턴과 소오스/드레인전극 및 화소전극이 형성된 각각의 층에 형성된 액티브패턴과 소오스/드레인전극 및 게이트전극으로 이루어진 다결정 실리콘 박막 트랜지스터를 포함하며, 상기 제 1 영역의 액티브패턴은 비정질 실리콘 박막으로 이루어지고 상기 제 2 영역의 액티브패턴은 다결정 실리콘 박막으로 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 액정표시장치의 구조를 개략적으로 나타내는 평면도로서, 어레이 기판에 구동회로부를 집적시킨 구동회로 일체형 액정표시장치를 예를 들어 나타내고 있다.
도면에 도시된 바와 같이, 구동회로 일체형 액정표시장치(100)는 크게 어레 이 기판(110)과 컬러필터 기판(105) 및 상기 어레이 기판(110)과 컬러필터 기판(105) 사이에 형성된 액정층(미도시)으로 이루어져 있다.
상기 어레이 기판(110)은 단위 화소들이 매트릭스 형태로 배열된 화상표시 영역인 화소부(135)와 상기 화소부(135)의 외곽에 위치한 게이트 구동회로부(132)와 데이터 구동회로부(131)로 구성된 구동회로부(130)로 이루어져 있다.
이때, 도면에는 도시하지 않았지만, 상기 어레이 기판(110)의 화소부(135)는 기판(110) 위에 종횡으로 배열되어 복수개의 화소영역을 정의하는 복수개의 게이트라인과 데이터라인, 상기 게이트라인과 데이터라인의 교차영역에 형성된 스위칭소자인 박막 트랜지스터 및 상기 화소영역에 형성된 화소전극으로 구성된다.
상기 화소용 박막 트랜지스터는 화소전극에 신호전압을 인가하고 차단하는 스위칭소자로 전계에 의하여 전류의 흐름을 조절하는 일종의 전계 효과 트랜지스터(Field Effect Transistor; FET)이다.
상기 어레이 기판(110)의 구동회로부(130)는 컬러필터 기판(105)에 비해 돌출한 화소부(135) 외곽에 위치하는데, 상기 어레이 기판(110)의 일측 장(長)변에 데이터 구동회로부(131)가 위치하며, 상기 어레이 기판(110)의 일측 단(短)변에 게이트 구동회로부(132)가 위치하게 된다.
이때, 상기 데이터 구동회로부(131)와 게이트 구동회로부(132)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS 구조의 박막 트랜지스터를 사용하게 된다.
참고로, 상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터 에 사용되는 MOS 구조로 된 집적회로의 일종으로 P 채널과 N 채널의 트랜지스터를 필요로 하며 속도와 밀도의 특성은 NMOS와 PMOS의 중간 형태를 나타낸다.
상기 게이트 구동회로부(132)와 데이터 구동회로부(132)는 각각 게이트라인과 데이터라인을 통해 화소전극에 주사신호 및 데이터신호를 공급하기 위한 장치로써, 외부신호 입력단(미도시)과 연결되어 있어 상기 외부신호 입력단을 통하여 들어온 외부신호를 조절하여 상기 화소전극에 출력하는 역할을 한다.
또한, 도면에는 도시하지 않았지만 상기 컬러필터 기판(105)의 화상표시 영역(135)에는 컬러를 구현하는 컬러필터와 상기 어레이 기판(110)에 형성된 화소전극의 대향전극인 공통전극이 형성되어 있다.
이와 같이 구성된 상기 어레이 기판(110)과 컬러필터 기판(105)은 스페이서(spacer)(미도시)에 의해 일정하게 이격되도록 셀갭(cell gap)이 마련되고, 화상표시영역(135)의 외곽에 형성된 실 패턴(seal pattern)(미도시)에 의해 합착되어 단위 액정표시패널을 구성하게 된다.
박막 트랜지스터는 상기 어레이 기판(110)의 화소부(135)의 각 단위화소, 즉 게이트라인과 데이터라인의 교차영역 및 데이터 구동회로부(131)와 게이트 구동회로부(132)로 이루어진 구동회로부(130)의 소정영역에 형성되게 되는데, 본 발명에서는 상기 화소부(135)에 비정질 실리콘 박막 트랜지스터를 형성하며 상기 구동회로부(130)에는 다결정 실리콘 박막 트랜지스터를 형성하게 된다. 또는, 본 발명에서는 상기 화소부(135)에 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터를 혼용하여 형성하고 상기 구동회로부(135)에는 다결정 실리콘 박막 트랜지스터를 형성할 수도 있다.
이때, 상기 다결정 실리콘 박막 트랜지스터는 결정화 효율을 높여 이동도 특성을 향상시키기 위해 코플라나 구조로 형성시키고, 비정질 실리콘 박막 트랜지스터 제조공정을 변형시키지 않는 범위 내에서 상기 비정질 실리콘 박막 트랜지스터의 제조공정을 이용하여 한 패널 내에 상기 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터를 동시에 형성하게 된다.
이를 위해 본 발명에서는 다결정 실리콘 박막 트랜지스터의 게이트전극으로 비정질 실리콘 박막 트랜지스터의 최상전극, 즉 화소전극을 구성하는 투명 도전막을 사용하고, 상기 비정질 실리콘 박막 트랜지스터를 백-채널 에치 타입으로 형성함에 따라 ~100nm 이하 두께로 오버 에치(etch)되는 실리콘 박막을 다결정 실리콘 박막 트랜지스터의 채널층으로 이용함으로써 비정질 실리콘 박막 트랜지스터의 제조공정을 변형시키지 않는 범위 내에서 하나의 패널 내에 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터를 형성할 수 있게 된다.
도 4는 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로서, 특히 박막 트랜지스터를 포함하는 구동회로부와 화소부의 일부를 나타내고 있다.
이때, 도면 좌측의 구동회로부에는 채널층으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터를 형성하고, 도면 우측의 화소부에는 채널층으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 형성한 경우를 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며 화소부에 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터를 혼용하여 구현할 수도 있다.
또한, 도면에 도시된 화소부와 구동회로부의 구성은 본 발명의 구성을 예를 들어 설명하기 위한 것으로, 본 발명이 이에 한정되는 것은 아니며 하나의 패널 내에 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터를 동시에 구현하는 것을 제외하고는 회로 설계에 따라 다양한 형태의 구성이 가능하다.
도면에 도시된 바와 같이, 구동회로부의 어레이 기판에는 게이트전극(121D)과 소오스/드레인전극(122D, 123D) 및 액티브패턴(124D')으로 구성되는 구동회로부 박막 트랜지스터가 형성되어 있으며, 상기 구동회로부 박막 트랜지스터의 게이트전극(121D) 및 소오스/드레인전극(122D, 123D)에 전기적으로 접속되어 신호를 인가하는 제 1 회로라인(116D) 및 제 2 회로라인(117D)이 배치되어 있다.
이때, 상기 제 2 회로라인(116D)에 접속된 소오스전극(122D)은 제 1 연결전극(190A)을 통해 외부로 노출되며, 상기 드레인전극(123D)은 제 2 연결전극(190B)을 통해 외부로 노출되어 다른 회로소자와 전기적으로 연결될 수 있게 된다.
또한, 화소부의 어레이 기판에는 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 화소부 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(118)이 형성되어 있다.
이때, 실제의 화소부 어레이 기판에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 NxM개의 화소가 존재하지만, 설명의 편의를 위해 도면에는 하나의 화소영역과 인접한 화소영역의 일부를 나타내고 있다.
상기 화소부 박막 트랜지스터는 게이트라인(116)에 연결된 게이트전극(121), 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극(118)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 화소부 박막 트랜지스터는 게이트전극과 소오스/드레인전극(122, 123)의 절연을 위한 절연막(미도시) 및 상기 게이트전극에 공급되는 게이트 전압에 의해 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브패턴(124)을 포함한다.
이때, 상기 소오스전극(122)의 일부는 데이터라인(117)과 연결되며, 상기 드레인전극(123)의 일부는 제 1 콘택홀(140A)을 통해 화소전극(118)에 연결되게 된다.
참고로, 도면부호 140B 및 140C는 구동회로부의 제 2 콘택홀 및 제 3 콘택홀을 나타내고 있다.
상기 화소부 박막 트랜지스터는 액티브패턴으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터로 구성되며, 상기 구동회로부 박막 트랜지스터는 액티브패턴으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터로 구성된다. 이때, 전술한 바와 같이 상기 화소부는 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터를 혼용하여 구성할 수도 있다.
또한, 상기 비정질 실리콘 박막 트랜지스터는 스태거드 구조로 형성하며, 상기 다결정 실리콘 박막 트랜지스터는 코플라나 구조로 형성하게 되는데, 본 실시예에서는 전술한 바와 같이 다결정 실리콘 박막 트랜지스터의 게이트전극으로 비정질 실리콘 박막 트랜지스터의 최상전극을 사용하고, 상기 다결정 실리콘 박막 트랜지스터의 소오스/드레인전극은 상기 비정질 실리콘 박막 트랜지스터의 소오스/드레인전극용 도전물질을 이용하여 동일층에 형성함으로써 다결정 실리콘 박막 트랜지스터를 상기 비정질 실리콘 박막 트랜지스터의 제조공정을 변형시키지 않는 범위 내에서 한 패널 내에 함께 제작할 수 있게 된다.
이와 같이 구동회로부에 코플라나 구조의 다결정 실리콘 박막 트랜지스터를 형성함으로써 고이동도 소자의 제작이 가능하여 드라이버 구동회로의 내장이 가능하게 되어 드라이버 집적회로(Integrated Circuit; IC)의 비용을 절감할 수 있게 된다.
이때, 상기 소오스/드레인전극 패터닝시 오버 에치되어 두께(~100nm)가 얇아진 비정질 실리콘 박막을 부분 결정화하여 상기 다결정 실리콘 박막 트랜지스터의 채널층으로 이용함으로써, 동일한 두께를 가진 실리콘 박막으로 비정질 실리콘 박막 트랜지스터 및 다결정 실리콘 박막 트랜지스터의 채널층을 형성할 수 있게 된다.
또한, 본 발명은 회절노광을 이용하여 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터의 액티브패턴과 소오스/드레인전극을 한번의 마스크공정을 통해 형성함으로써 액정표시장치의 제조공정 및 비용을 절감시킬 수 있게 되는데, 이하 도면을 참조하여 이와 같이 구성되는 본 발명의 액정표시장치를 그 제조공정을 통해 상세히 설명한다.
도 5a 내지 도 5g는 도 4에 도시된 어레이 기판의 IVa-IVa' 및 IVb-IVb'선에 따른 제조공정을 순차적으로 나타내는 단면도이다.
이때, 도면의 좌측은 구동회로부의 어레이 기판의 제조공정을 나타내며, 도면의 우측은 화소부의 어레이 기판의 제조공정을 나타내고 있다.
도 5a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(110) 위에 포토리소그래피공정(제 1 마스크공정)을 이용하여 화소부에 게이트전극(121)을 형성한다.
이때, 상기 게이트전극(121)은 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 도전물질로 형성할 수 있다.
이후, 도 5b에 도시된 바와 같이, 상기 기판(110) 전면에 차례대로 제 1 절연막(115A)과 비정질 실리콘 박막(120) 및 n+ 비정질 실리콘 박막(130)을 형성한다. 상기 제 1 절연막(115A)은 화소부의 박막 트랜지스터에서 게이트절연막의 역할을 하게 되며, 구동회로부에서는 후술할 결정화공정을 위한 버퍼층의 역할을 하게된다.
또한, 상기 비정질 실리콘 박막(120)은 화소부의 비정질 실리콘 박막 트랜지스터와 구동회로부의 다결정 실리콘 박막 트랜지스터의 채널층으로 사용되는데, 비정질 실리콘 박막 트랜지스터를 백-채널 에치 타입으로 형성하게 되므로 오버 에치되는 두께를 고려하여 그 두께를 100~200nm 정도의 두께로 하여 형성하게 된다.
그리고, 도 5c에 도시된 바와 같이, 선택적 활성화공정을 통해 구동회로부의 n+ 비정질 실리콘 박막(130')의 도펀트(dopant)를 활성화시켜, 다결정 실리콘 박막 트랜지스터의 오믹-콘택층으로 이용할 수 있도록 한다. 상기 선택적 활성화공정은 예를 들면 쉐도우 마스크(shadow mask)를 사용한 레이저 조사를 통해 진행되게 되며, 화소부에 다결정 실리콘 박막 트랜지스터를 형성하는 경우에는 상기 다결정 실리콘 박막 트랜지스터가 형성되는 화소부의 소정영역에도 선택적 레이저 조사가 이루어지게 된다.
다음으로, 도 5d에 도시된 바와 같이, 기판(110) 전면에 소오스/드레인전극용 도전물질을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 패터닝함으로써 화소부 및 구동회로부에 각각 액티브패턴(124, 124D) 및 소오스/드레인전극(122,122D, 123,123D)을 형성한다.
이때, 상기 n+ 비정질 실리콘 박막(130, 130')도 함께 패터닝되어 상기 액티브패턴(124, 124D)과 소오스/드레인전극(122,122D, 123,123D) 사이를 접속시키는 오믹-콘택층(125, 125D)을 형성하게 된다.
이때, 상기 화소부와 구동회로부의 액티브패턴(124, 124D) 및 소오스/드레인전극(122,122D, 123,123D)은 회절노광을 이용함으로써 하나의 마스크공정을 통해 형성할 수 있게 되는데, 이를 도면을 참조하여 구체적으로 설명한다.
도 6a 내지 도 6f는 도 5d에 있어서, 회절노광을 이용하여 액티브패턴과 소오스/드레인전극을 형성하는 제 2 마스크공정을 구체적으로 나타내는 단면도이다.
도 6a에 도시된 바와 같이, 차례대로 제 1 절연막(115A)과 비정질 실리콘 박 막(120) 및 n+ 비정질 실리콘 박막(130)이 형성되어 있는 기판(110) 전면에 저저항 도전물질로 이루어진 도전막(150)을 형성한다.
이후, 도 6b에 도시된 바와 같이, 상기 기판(110) 전면에 포토레지스트와 같은 감광성 물질로 이루어진 감광막(160)을 형성하고, 슬릿영역을 포함하는 회절마스크(170)를 통해 상기 감광막(160)에 광을 조사한다.
이때, 상기 회절마스크(170)에는 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 마스크(170)를 투과한 빛만이 감광막(160)에 조사되게 된다.
본 실시예에 사용한 회절마스크(170)는 제 2 투과영역(II)이 슬릿구조를 가지며, 상기 제 2 투과영역(II)을 통해 조사되는 노광량은 빛을 모두 투과시키는 제 1 투과영역(I)에 조사된 노광량보다 적게 된다. 따라서, 감광막(160)을 도포한 후 상기 감광막(160)에 부분적으로 슬릿영역(II)이 마련된 마스크(170)를 사용하여 노광, 현상하게 되면 상기 슬릿영역(II)에 남아있는 감광막의 두께와 제 1 투과영역(I) 또는 차단영역(III)에 남아있는 감광막의 두께가 다르게 되게된다.
이때, 상기 감광막(160)으로 포지티브 타입의 포토레지스트를 사용하는 경우에는 상기 슬릿영역(II)에 남아있는 감광막의 두께는 차단영역(III)에 남아있는 감광막의 두께보다 적게 되며, 네거티브 타입의 포토레지를 사용하는 경우에는 상기 슬릿영역(II)에 남아있는 감광막의 두께는 제 1 투과영역(I)에 남아있는 감광막의 두께보다 적게 되게된다.
이때, 본 실시예에서는 포지티브 타입의 포토레지스트를 사용하였으나, 본 발명이 이에 한정되는 것은 아니며, 네거티브 타입의 포토레지스트를 사용할 수도 있다.
이어서, 상기 회절마스크(170)를 통해 노광된 감광막(160)을 현상하고 나면, 도 6c에 도시된 바와 같이, 상기 차단영역(III) 및 제 2 투과영역(II)을 통해 모든 광이 차단되거나 광이 일부가 차단된 영역에는 소정 두께의 감광막패턴(160A~160D)이 남아있게 되고, 광이 모두 조사된 제 1 투과영역(I)영역에는 감광막이 제거되어 도전막(150) 표면이 노출되게 된다.
이때, 상기 차단영역(III)을 통해 형성된 제 1 감광막패턴(160A)과 제 2 감광막패턴(160B)은 제 2 투과영역(II)에 형성된 제 3 감광막패턴(160C)과 제 4 감광막패턴(160D)보다 두껍게 형성되게 된다.
즉, 화소부 및 구동회로부의 소오스/드레인전극영역 상부에는 제 1 두께의 제 1 감광막패턴(160A) 및 제 2 감광막패턴(160B)이 남아있게 되며, 상기 화소부 및 구동회로부의 소오스전극영역과 드레인전극영역 사이에는 제 2 두께의 제 3 감광막패턴(160C) 및 제 4 감광막패턴(160D)이 남아있게 된다.
이후, 상기와 같이 형성된 감광막패턴(160A~160D)을 마스크로 하여, 그 하부의 도전막(150)과 n+ 비정질 실리콘 박막(130) 및 비정질 실리콘 박막(120)을 선택적으로 제거하여 화소부 및 구동회로부에 비정질 실리콘 박막으로 이루어진 액티브패턴(124, 124D)을 형성한다.
이때, 상기 화소부 및 구동회로부의 액티브패턴(124, 124D) 상부에는 상기 액티브패턴(124, 124D)의 형태로 패터닝된 n+ 비정질 실리콘 박막패턴(130A, 130B)과 도전막패턴(150A, 150B)이 형성되어 있다.
그리고, 애슁공정을 진행하여 상기 제 2 투과영역(II)에 형성된 제 3 감광막패턴(160C)과 제 4 감광막패턴(160D)을 완전히 제거하게 되면, 도 6d에 도시된 바와 같이, 상기 화소부의 제 1 감광막패턴(160A)과 구동회로부의 제 2 감광막패턴(160B)은 상기 제 2 투과영역(II)의 제 3 감광막패턴(160C)과 제 4 감광막패턴(160D) 두께만큼 제거된 제 3 두께의 제 5 감광막패턴(160A')과 제 6 감광막패턴(160B')으로 남아있게 된다.
이후, 상기 남아있는 감광막패턴(160A', 160B')을 마스크로 하여, 그 하부의 도전막패턴(150A, 150B)과 n+ 비정질 실리콘 박막패턴(130A, 130B)을 선택적으로 제거하게 되면, 도 6e에 도시된 바와 같이 화소부와 구동회로부의 액티브패턴(124, 124D) 상부에 각각 소오스/드레인전극(122,122D, 123,123D)이 형성되게 된다.
이때, 상기 n+ 비정질 실리콘 박막패턴(130A, 130B)도 동일한 형태로 패터닝되어 상기 소오스/드레인전극(122,122D, 123,123D)과 액티브패턴(124, 124D)의 소정영역 사이를 접속시키는 오믹-콘택층(125, 125D)을 형성하게 된다.
상기 n+ 비정질 실리콘 박막패턴(130A, 130B)의 식각시 그 하부의 화소부 액티브패턴(124)을 구성하는 비정질 실리콘 박막의 표면 일부가 제거되게 되는데, 이는 비정질 실리콘 박막 트랜지스터를 백-채널 에치 타입으로 형성하기 때문으로 구동회로부의 액티브패턴(124)을 구성하는 비정질 실리콘 박막의 표면 일부도 동일한 두께로 제거되게 된다.
상기 오버 에치되어 남아있게 되는 비정질 실리콘 박막의 최종 두께는 30~100nm 정도가 되는데, 이는 후술할 실리콘 박막의 결정화공정에 적합한 두께가 되게 된다.
이후, 도 6f에 도시된 바와 같이, 상기 남아있는 감광막패턴(160A', 160B')을 제거한다.
이와 같이 화소부와 구동회로부의 액티브패턴(124, 124D)과 소오스/드레인전극(122,122D, 123,123D)은 회절노광을 이용함으로써 한번의 마스크공정을 통해 형성할 수 있게 되어 마스크공정수를 감소시킬 수 있게된다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 상기 화소부와 구동회로부의 액티브패턴(124, 124D)과 소오스/드레인전극(122,122D, 123,123D)을 각각 개별적인 마스크공정, 즉 두 번의 마스크공정을 통해 형성할 수도 있다.
이후, 도 5e에 도시된 바와 같이, 구동회로부의 액티브패턴(124D)의 소정영역, 즉 소오스전극(122D)과 드레인전극(123D) 사이의 채널영역에 선택적으로 레이저를 조사하여 결정화함으로써 상기 중앙의 채널영역이 다결정 실리콘 박막으로 이루어진 액티브패턴(124D')을 형성한다.
이때, 상기 구동회로부의 비정질 실리콘 박막의 결정화로 여러 가지 결정화 방식을 이용할 수 있으며, 레이저를 이용하는 레이저 어닐링방법을 이용하는 경우에는 펄스(pulse) 형태의 레이저를 이용한 엑시머 레이저 어닐링(Eximer Laser Annealing; ELA)방법이 주로 이용되나, 근래에는 그레인(grain)을 수평방향으로 성장시켜 결정화특성을 획기적으로 향상시킨 순차적 수평결정화(Sequential Lateral Solidification; SLS)방법을 이용할 수도 있다.
상기 순차적 수평결정화는 그레인이 액상(liquid phase) 실리콘과 고상(solid phase) 실리콘의 경계면에서 상기 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 것으로, 레이저 에너지의 크기와 레이저빔의 조사범위를 적절하게 조절하여 그레인을 소정의 길이만큼 측면 성장시킴으로써 실리콘 그레인의 크기를 향상시킬 수 있는 결정화방법이다.
도면에는 화소부에 비정질 실리콘 박막으로 이루어진 비정질 실리콘 박막 트랜지스터를 구성하는 예를 나타내고 있으나, 전술한 바와 같이 상기 화소부에 비정질 실리콘 박막 트랜지스터와 상기의 선택적 결정화를 이용한 다결정 실리콘 박막 트랜지스터를 혼용하여 구성할 수도 있다.
또한, 도면에는 중앙의 채널영역만 선택적으로 결정화되어 다결정 실리콘 박막을 구성하는 액티브패턴(12D')을 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며 순차적 수평결정화방법과 같은 수평결정화를 이용하는 경우에는 상기 중앙의 채널영역을 포함하는 전 영역이 다결정 실리콘 박막으로 결정화될 수 있으며, 본 발명은 이에 적용될 수 있다.
다음으로, 도 5f에 도시된 바와 같이, 상기 기판(110) 전면에 제 2 절연막(115B)을 형성한다. 그리고, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 2 절연막(115B)을 선택적으로 패터닝함으로써, 화소부에 상기 화소부 드레인전극(123)의 일부를 노출시키는 제 1 콘택홀(140A)을 형성하며 구동회로부에 상기 구동회로부 소오스전극(122D)의 일부를 노출시키는 제 2 콘택홀(140B) 및 구동회로 부 드레인전극(123D)의 일부를 노출시키는 제 3 콘택홀(140C)을 형성한다.
이때, 상기 제 2 절연막(115B)은 다결정 실리콘 박막 트랜지스터의 게이트절연막으로 사용되게 되며, 이에 따라 구동회로부 액티브패턴(124D')을 구성하는 다결정 실리콘 박막과의 계면 특성이 좋은 실리콘산화막으로 형성할 수 있다.
그리고, 도 5g에 도시된 바와 같이, 상기 기판(110) 전면에 투명한 도전물질을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 패터닝함으로써 화소부에 상기 제 1 콘택홀(140A)을 통해 화소부 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성하며, 구동회로부에 상기 제 2 콘택홀(140B)을 통해 구동회로부의 소오스전극(122D)에 접속되어 외부로 노출되는 제 1 연결전극(190A) 및 구동회로부의 드레인전극(123D)에 접속되어 외부로 노출되는 제 2 연결전극(190B)을 형성한다.
또한, 상기 제 4 마스크공정을 이용하여 상기 투명한 도전물질로 구동회로부 액티브패턴(124D') 상부에 다결정 실리콘 박막 트랜지스터의 게이트전극(121D)을 형성한다.
이때, 상기 화소부의 화소전극(118) 및 구동회로부의 연결전극(190A, 190B)과 게이트전극(121D)을 구성하는 상기 투명한 도전물질은 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같은 투과율이 뛰어난 투명 도전물질을 이용할 수 있다.
이와 같이 본 실시예의 구동회로일체형 액정표시장치는 비정질 실리콘 박막 트랜지스터의 제조공정을 변형시키지 않는 범위 내에서 구동회로부에 다결정 실리콘 박막 트랜지스터를 동시에 형성함으로써 제조공정의 추가 없이 패널 내에 드라이버 구동회로의 내장이 가능하게 된다.
또한, 일반적인 구동회로일체형 액정표시장치와는 달리 화소부는 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터로 구성해도 되므로, 결정화공정이 필요한 일부 영역에만 레이저 조사가 필요하여 기판 전면에 대한 레이저 결정화에 비해 생산성이 우수한 이점이 있다.
또한, 회절노광을 이용하여 액티브패턴과 소오스/드레인전극을 하나의 마스크공정을 통해 형성함으로써 총 4번의 마스크공정만으로 하나의 패널 내에 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터를 동시에 형성할 수 있게 된다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법은 구동회로부에 코플라나 구조의 다결정 실리콘 박막 트랜지스터를 형성함으로써 고이동도 소자의 제작이 가능하여 드라이버 구동회로의 내장이 가능하게 되어 드라이버 집적회로의 비용을 절감할 수 있다.
또한, 상기의 구동회로부의 다결정 실리콘 박막 트랜지스터는 화소부의 비정질 실리콘 박막 트랜지스터의 제조공정을 변형시키지 않는 범위 내에서 함께 형성함으로써 제조공정의 추가 없이 패널 내에 드라이버 구동회로의 내장이 가능하게 되어 제조공정 및 비용을 절감시키는 효과를 제공한다.
또한, 회절노광을 이용하여 상기 화소부와 구동회로부의 액티브패턴과 소오스/드레인전극을 한번의 마스크공정으로 형성함으로써 마스크공정수의 감소에 따른 생산성이 향상되는 효과를 제공한다.

Claims (34)

  1. 화소부와 구동회로부로 구분되는 기판을 제공하는 단계;
    상기 기판의 화소부에 게이트전극을 형성하는 단계;
    상기 기판 위에 차례대로 제 1 절연막과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 형성하는 단계;
    상기 구동회로부의 n+ 비정질 실리콘 박막을 활성화시키는 단계;
    상기 기판 전면에 제 1 도전막을 형성한 후, 상기 제 1 도전막과 n+ 비정질 실리콘 박막 및 비정질 실리콘 박막을 선택적으로 패터닝하여 상기 기판의 화소부와 구동회로부에 비정질 실리콘 박막으로 이루어진 액티브패턴을 각각 형성하고 그 상부에 상기 제 1 도전막으로 이루어진 소오스/드레인전극을 형성하는 단계;
    상기 구동회로부의 액티브패턴을 구성하는 비정질 실리콘 박막을 결정화하는 단계;
    상기 기판 전면에 제 2 절연막을 형성하는 단계; 및
    상기 기판의 화소부에 화소전극을 형성하며, 상기 기판의 구동회로부에 게이트전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
  2. 제 1 항에 있어서, 상기 비정질 실리콘 박막은 100~200nm 정도의 두께로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  3. 제 1 항에 있어서, 쉐도우 마스크를 이용하여 구동회로부의 n+ 비정질 실리콘 박막에만 선택적으로 레이저를 조사함으로써 상기 n+ 비정질 실리콘 박막내의 도펀트를 활성화하는 것을 특징으로 하는 액정표시장치의 제조방법.
  4. 제 1 항에 있어서, 상기 기판의 화소부와 구동회로부에 액티브패턴 및 소오스/드레인전극을 형성하는 단계는
    상기 기판 전면에 제 1 도전막과 감광막을 형성하는 단계;
    광을 모두 투과시키는 제 1 투과영역과 광의 일부만 투과시키는 제 2 투과영역 및 광을 차단하는 차단영역이 마련된 마스크를 적용하여, 상기 화소부의 제 1 영역에 제 1 두께를 갖는 제 1 감광막패턴을 형성하고 제 2 영역에 제 2 두께를 갖는 제 2 감광막패턴을 형성하며, 상기 구동회로부의 제 3 영역에 제 1 두께를 갖는 제 3 감광막패턴을 형성하고 제 4 영역에 제 2 두께를 갖는 제 4 감광막패턴을 형성하는 단계;
    상기 제 1 감광막패턴 내지 제 4 감광막패턴을 마스크로 하여 그 하부의 제 1 도전막과 n+ 비정질 실리콘 박막 및 비정질 실리콘 박막을 패터닝함으로써, 화소부와 구동회로부에 상기 비정질 실리콘 박막으로 이루어진 제 1 액티브패턴과 제 2 액티브패턴을 형성하는 단계;
    상기 제 2 감광막패턴과 제 4 감광막패턴을 제거하는 단계; 및
    상기 남아있는 제 1 감광막패턴과 제 3 감광막패턴을 마스크로 하여 상기 패터닝된 제 1 도전막패턴과 n+ 비정질 실리콘 박막패턴을 다시 패터닝하여 상기 제 1 액티브패턴과 제 2 액티브패턴 상부에 상기 제 1 도전막으로 이루어진 소오스/드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  5. 제 4 항에 있어서, 포지티브 타입의 감광막을 사용하는 경우에는 상기 마스크의 차단영역은 화소부의 제 1 영역을 정의하고 구동회로부의 제 2 영역을 정의하며, 상기 제 2 투과영역은 화소부의 제 3 영역을 정의하고 구동회로부의 제 4 영역을 정의하는 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 제 5 항에 있어서, 상기 제 1 영역은 화소부의 소오스/드레인전극영역을 의미하고 상기 제 2 영역은 구동회로부의 소오스/드레인전극영역을 의미하는 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 제 6 항에 있어서, 상기 제 3 영역은 상기 화소부의 소오스전극영역과 드레인전극영역 사이의 제 1 액티브패턴의 채널영역을 의미하고 상기 제 4 영역은 상기 구동회로부의 소오스전극영역과 드레인전극영역 사이의 제 2 액티브패턴의 채널영역을 의미하는 것을 특징으로 하는 액정표시장치의 제조방법.
  8. 제 4 항에 있어서, 상기 마스크는 광의 일부만 투과시키는 제 2 투광영역에 회절패턴이 형성되어 상기 제 1 두께보다 얇은 제 2 두께의 제 2 감광막패턴과 제 4 감광막패턴을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 제 4 항에 있어서, 상기 제 2 감광막패턴과 제 4 감광막패턴은 애슁공정을 통해 제거되며, 상기 제 1 감광막패턴과 제 2 감광막패턴은 상기 제 2 감광막패턴과 제 4 감광막패턴의 제 2 두께만큼만 제거된 제 3 두께로 남아있는 것을 특징으로 하는 액정표시장치의 제조방법.
  10. 제 4 항에 있어서, 상기 화소부와 구동회로부에 소오스/드레인전극 형성시, 상기 n+ 비정질 실리콘 박막패턴도 패터닝되어 상기 소오스/드레인전극과 제 1, 제 2 액티브패턴의 소정영역 사이를 접속시키는 오믹-콘택층을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  11. 제 10 항에 있어서, 상기 n+ 비정질 실리콘 박막패턴의 패터닝시, 그 하부의 비정질 실리콘 박막의 표면 일부를 오버 에치하는 것을 특징으로 하는 액정표시장치의 제조방법.
  12. 제 11 항에 있어서, 상기 오버 에치되는 영역의 비정질 실리콘 박막은 최종 두께가 30~100nm 정도로 남아있게 되는 것을 특징으로 하는 액정표시장치의 제조방법.
  13. 제 1 항에 있어서, 레이저를 선택적으로 조사하여 상기 구동회로부의 액티브패턴을 구성하는 비정질 실리콘 박막만을 결정화하여 다결정 실리콘 박막을 형성하 는 것을 특징으로 하는 액정표시장치의 제조방법.
  14. 제 1 항에 있어서, 상기 화소부의 화소전극 및 구동회로부의 게이트전극을 형성하는 단계는
    상기 화소부의 제 2 절연막의 일부 영역을 제거하여 화소부 드레인전극의 일부를 노출시키는 제 1 콘택홀을 형성하는 단계;
    상기 기판 전면에 투명한 제 2 도전막을 형성하는 단계; 및
    상기 제 2 도전막을 패터닝하여, 화소부에 상기 제 1 콘택홀을 통해 드레인전극과 연결되는 화소전극을 형성하며 구동회로부의 액티브패턴 상부에 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  15. 제 14 항에 있어서, 상기 화소부에 제 1 콘택홀 형성시, 상기 구동회로부의 제 2 절연막의 일부 영역을 제거하여 구동회로부 소오스전극의 일부를 노출시키는 제 2 콘택홀 및 구동회로부 드레인전극의 일부를 노출시키는 제 3 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  16. 제 15 항에 있어서, 상기 제 2 도전막을 패터닝하여 구동회로부에 상기 제 2 콘택홀을 통해 구동회로부의 소오스전극과 연결되어 외부로 노출시키는 제 1 연결전극 및 상기 제 3 콘택홀을 통해 구동회로부의 드레인전극과 연결되어 외부로 노출시키는 제 2 연결전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  17. 제 1 영역과 제 2 영역으로 이루어진 화소부 및 구동회로부로 구분되는 기판을 제공하는 단계;
    상기 화소부의 제 1 영역에 게이트전극을 형성하는 단계;
    상기 기판 위에 차례대로 제 1 절연막과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 형성하는 단계;
    상기 화소부의 제 2 영역과 구동회로부의 n+ 비정질 실리콘 박막을 활성화시키는 단계;
    상기 기판 전면에 제 1 도전막을 형성한 후, 상기 제 1 도전막과 n+ 비정질 실리콘 박막 및 비정질 실리콘 박막을 선택적으로 패터닝하여 상기 화소부 및 구동회로부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴을 각각 형성하고 그 상부에 상기 제 1 도전막으로 이루어진 소오스/드레인전극을 형성하는 단계;
    상기 화소부의 제 2 영역과 구동회로부의 액티브패턴을 구성하는 비정질 실리콘 박막을 결정화하는 단계;
    상기 기판 전면에 제 2 절연막을 형성하는 단계; 및
    상기 화소부의 제 1 영역에 화소전극을 형성하며, 상기 화소부의 제 2 영역과 구동회로부에 게이트전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
  18. 제 17 항에 있어서, 상기 화소부의 제 1 영역에는 비정질 실리콘 박막 트랜지스터를 형성하고 상기 화소부의 제 2 영역과 구동회로부에는 다결정 실리콘 박막 트랜지스터를 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  19. 화소부와 구동회로부로 구분되는 기판;
    상기 기판의 화소부에 형성되되, 게이트전극과 액티브패턴과 소오스/드레인전극 및 화소전극으로 이루어진 비정질 실리콘 박막 트랜지스터; 및
    상기 기판의 구동회로부에 형성되되, 상기 화소부의 액티브패턴과 소오스/드레인전극 및 화소전극이 형성된 각각의 층에 형성된 액티브패턴과 소오스/드레인전극 및 게이트전극으로 이루어진 다결정 실리콘 박막 트랜지스터를 포함하며, 상기 화소부의 액티브패턴은 비정질 실리콘 박막으로 이루어지고 상기 구동회로부의 액티브패턴은 다결정 실리콘 박막으로 이루어진 것을 특징으로 하는 액정표시장치.
  20. 제 19 항에 있어서, 상기 구동회로부의 소오스/드레인전극은 상기 화소부의 소오스/드레인전극과 동일한 제 1 도전물질로 이루어진 것을 특징으로 하는 액정표시장치.
  21. 제 20 항에 있어서, 상기 제 1 도전물질은 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 등과 같은 저저항 도전물질을 포함하는 것을 특징으로 하는 액정표시장치.
  22. 제 19 항에 있어서, 상기 구동회로부의 게이트전극은 상기 화소부의 화소전극과 동일한 제 2 도전물질로 이루어진 것을 특징으로 하는 액정표시장치.
  23. 제 22 항에 있어서, 상기 제 2 도전물질은 인듐-틴-옥사이드, 인듐-징크-옥사이드 등과 같은 투명한 도전물질을 포함하는 것을 특징으로 하는 액정표시장치.
  24. 제 19 항에 있어서, 상기 화소부의 게이트전극과 액티브패턴 사이에 형성되어 화소부 박막 트랜지스터의 게이트절연막으로 사용되는 제 1 절연막을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  25. 제 24 항에 있어서, 상기 제 1 절연막을 이용하여 상기 구동회로부의 액티브패턴 하부에 형성되는 버퍼층을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  26. 제 19 항에 있어서, n+ 비정질 실리콘 박막으로 형성되되, 상기 화소부와 구동회로부의 액티브패턴의 소정영역과 소오스/드레인전극 사이를 접속시키는 오믹-콘택층을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  27. 제 26 항에 있어서, 상기 구동회로부의 n+ 비정질 실리콘 박막은 선택적 레이저 조사로 도펀트가 활성화되는 것을 특징으로 하는 액정표시장치.
  28. 제 19 항에 있어서, 상기 화소부의 소오스/드레인전극과 화소전극 사이에 형성되는 제 2 절연막을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  29. 제 28 항에 있어서, 상기 제 2 절연막을 이용하여 상기 구동회로부의 액티브패턴과 게이트전극 사이에 형성되는 구동회로부 게이트절연막을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  30. 제 22 항에 있어서, 상기 제 2 도전물질을 이용하여 상기 화소전극과 동일한 층에 형성되되, 상기 구동회로부의 소오스전극과 연결되어 외부로 노출시키는 제 1 연결전극 및 상기 구동회로부의 드레인전극과 연결되어 외부로 노출시키는 제 2 연결전극을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  31. 삭제
  32. 기판의 제 1 영역에 형성되되, 게이트전극과 액티브패턴과 소오스/드레인전극 및 화소전극으로 이루어진 비정질 실리콘 박막 트랜지스터; 및
    상기 기판의 제 2 영역에 형성되되, 상기 제 1 영역의 액티브패턴과 소오스/드레인전극 및 화소전극이 형성된 각각의 층에 형성된 액티브패턴과 소오스/드레인전극 및 게이트전극으로 이루어진 다결정 실리콘 박막 트랜지스터를 포함하며, 상기 제 1 영역의 액티브패턴은 비정질 실리콘 박막으로 이루어지고 상기 제 2 영역의 액티브패턴은 다결정 실리콘 박막으로 이루어진 것을 특징으로 하는 액정표시장치.
  33. 제 17 항에 있어서, 상기 제 1 영역은 화소부이며, 상기 제 2 영역은 구동회로부인 것을 특징으로 하는 액정표시장치.
  34. 제 17 항에 있어서, 상기 제 1 영역은 화소부의 제 3 영역이며, 상기 제 2 영역은 상기 화소부의 나머지 제 4 영역과 구동회로부인 것을 특징으로 하는 액정표시장치.
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