JP5074583B2 - 不揮発性記憶素子の製造方法、および不揮発性記憶装置の製造方法 - Google Patents
不揮発性記憶素子の製造方法、および不揮発性記憶装置の製造方法 Download PDFInfo
- Publication number
- JP5074583B2 JP5074583B2 JP2010511019A JP2010511019A JP5074583B2 JP 5074583 B2 JP5074583 B2 JP 5074583B2 JP 2010511019 A JP2010511019 A JP 2010511019A JP 2010511019 A JP2010511019 A JP 2010511019A JP 5074583 B2 JP5074583 B2 JP 5074583B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electrode layer
- mask
- upper electrode
- nonvolatile memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 45
- 238000005530 etching Methods 0.000 claims description 164
- 238000000034 method Methods 0.000 claims description 66
- 239000000758 substrate Substances 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 16
- 229910000510 noble metal Inorganic materials 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 7
- 229910052741 iridium Inorganic materials 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910010037 TiAlN Inorganic materials 0.000 claims 2
- 239000010410 layer Substances 0.000 description 460
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- 229910000480 nickel oxide Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- IVMYJDGYRUAWML-UHFFFAOYSA-N cobalt(ii) oxide Chemical compound [Co]=O IVMYJDGYRUAWML-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- HFLAMWCKUFHSAZ-UHFFFAOYSA-N niobium dioxide Chemical compound O=[Nb]=O HFLAMWCKUFHSAZ-UHFFFAOYSA-N 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 239000010970 precious metal Substances 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- ZNOKGRXACCSDPY-UHFFFAOYSA-N tungsten trioxide Chemical compound O=[W](=O)=O ZNOKGRXACCSDPY-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
本発明は、電気的パルスの印加によって抵抗値が可逆的に変化する材料を用いてデータを記憶する不揮発性記憶素子の製造方法、および不揮発性記憶装置の製造方法に関する。
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、さらに大容量で、かつ不揮発性の記憶素子の要求が高まってきている。こうした要求に応えるための１つの方策として、与えられた電気的パルスによって抵抗値が変化し、その状態を保持し続ける材料を用いた記憶素子が注目されている。
図９は、このような不揮発性記憶素子の従来例（例えば、特許文献１を参照。）の構成を示す要部断面図である。この不揮発性記憶素子は、図９に示すように、１つの抵抗体９３２および１つのスイッチング構造体（トランジスタ）を備えたメモリ素子（不揮発性記憶素子）であり、半導体基板９２０上ソース領域９２１ａおよびドレイン領域９２１ｂが形成され、ソース領域９２１ａとドレイン領域９２１ｂと接触する半導体基板９２０上にゲート絶縁層９２２とゲート電極９２３が形成され、層間絶縁膜９２４にコンタクトプラグ９２５が形成され、コンタクトプラグ９２５は下部電極９３１と電気的に接続され、下部電極９３１上には抵抗体９３２および上部電極９３３が順次形成されている。
抵抗体９３２を構成する物質としては、ニッケル酸化物（ＮｉＯ）、チタン酸化物（ＴｉＯ2）、ハフニウム酸化物（ＨｆＯ）、ニオブ酸化物（ＮｂＯ2）、亜鉛酸化物（ＺｎＯ）、ジルコニウム酸化物（ＺｒＯ2）、タングステン酸化物（ＷＯ3）、コバルト酸化物（ＣｏＯ）、ＧＳＴ（Ｇｅ2Ｓｂ2Ｔｅ5）およびＰＣＭＯ（ＰｒxＣａ1-xＭｎＯ3）等が用いられている。このような遷移金属酸化物は、ある特定の電圧を印加されたときまたはある特定の電圧をある特定の印加方法により印加することで特定の抵抗値を示し、その抵抗値は新たに電圧又は電流が印加されるまで、その抵抗値を維持し続けることが知られている。
上記従来例の不揮発性記憶素子には下部電極または上部電極として使用される電極材料が特に記載されていないが、抵抗体を可逆的に変化させる電極としてはある特定の制限があり、特定の材料に限られる。例えば一般的に難エッチング材料として代表的な白金（Ｐｔ）等を下部電極および上部電極、またはいずれかに使用し、上記従来例のような不揮発性記憶素子を作製すると、抵抗変化しやすくなり不揮発性記憶素子の特性が安定するが、Ｐｔは難エッチング材料のため、従来のレジストをマスクとするとエッチング中にレジストはエッチングされ寸法が減少し、Ｐｔはテーパー形状となるため上部電極と下部電極の寸法差が大きくなって、抵抗体の形状のシフトが大きくなり、不揮発性記憶素子の特性のばらつきが大きくなる傾向がある。
また、Ｐｔをエッチングする際のマスクとしてレジストよりエッチングレートが低い導電性の材料を用いると、エッチング後のＰｔの形状、上部電極と下部電極の寸法差、抵抗体の形状のシフトは改善される傾向にあるがマスクはテーパー形状となり、この状態で上部電極側へのコンタクトを接続させる場合、コンタクトの接続部が平坦でないため、接続部が不安定になり特性ばらつきの原因となる。
そのため、マスクを除去しなければならないが、マスク除去のエッチングにより不揮発性記憶素子の下方にある層間膜までエッチングされ層間膜の掘れ量のコントロールが困難なため、不揮発性記憶素子の形状がばらつき、特性のばらつきが大きくなる。
本発明は上記の従来の課題を解決するもので、難エッチング材料を下部電極および上部電極、またはいずれかに使用しても層間膜の掘れ量のコントロールが可能で、形状ばらつきの小さい不揮発性記憶素子を製造するための製造方法、および、当該不揮発性記憶素子を備える不揮発性記憶装置の製造方法を提供することを目的とする。
上述した課題を解決するために、本発明の不揮発性記憶素子の製造方法は、導電性を有する接続電極層と、非貴金属の窒化物からなりかつ導電性を有する下部電極層と、前記下部電極層より上方に形成されかつ貴金属からなる上部電極層と、前記下部電極層と前記上部電極層との間に介在させ、前記下部電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶素子の製造方法において、前記接続電極層、前記下部電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、前記抵抗変化層、前記下部電極層をエッチングで所定の形状に形成する３層エッチング工程と、前記マスク層と前記接続電極層の前記３層エッチング工程で露出された領域とを同時に除去する工程とを含む。
さらに、前記３層エッチング工程において、前記マスク層をマスクとして前記上部電極層、前記抵抗変化層、および前記下部電極層を１回のエッチングで所定の形状に形成してもよい。
さらに、前記マスク層の前記３層エッチング工程の時のエッチングレートは、少なくとも前記３層エッチング工程の時の前記レジスト膜のエッチングレートより小さくてもよい。
また、本発明の不揮発性記憶素子の製造方法は、導電性を有する接続電極層と、前記接続電極層より上方に形成されかつ貴金属からなる上部電極層と、前記接続電極層と前記上部電極層との間に介在させ、前記接続電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶素子の製造方法において、前記接続電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、前記抵抗変化層をエッチングで所定の形状に形成する２層エッチング工程と、前記マスク層と前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程とを含む。
さらに、前記２層エッチング工程において、前記マスク層をマスクとして前記上部電極層、および前記抵抗変化層を１回のエッチングで所定の形状に形成してもよい。
さらに、前記マスク層の前記２層エッチング工程の時のエッチングレートは、少なくとも前記２層エッチング工程の時の前記レジスト膜のエッチングレートより小さくてもよい。
また、上記発明に係る不揮発性記憶素子の製造方法において、前記接続電極層は前記マスク層と同一のエッチングレートを有する材料または、前記マスク層と同一の材料により構成されていてもよい。
このような製造方法を用いることにより、マスク層の除去の際に、不揮発性記憶素子の下方にある層間膜を覆っている接続電極層も同時にエッチング除去されるため、前記層間膜の掘れ量を少なくコントロールすることができ、抵抗変化層に接している上部電極層と下部電極層の寸法差または、抵抗変化層に接している上部電極層と接続電極層の寸法差を小さくすることが可能であり、形状シフトが小さく安定した形状を確実に得ることができる。さらにマスク層が除去されているため、上部電極層は平坦な形状となり上部電極層へのコンタクトを確実に接続させることが可能となり、安定した特性を得ることができる。
さらに、上記発明に係る不揮発性記憶素子の製造方法において、前記上部電極層はＰｔまたはイリジウム（Ｉｒ）から構成されていてもよい。また下部電極層を形成する場合、前記下部電極層はＴａＮから構成されていてもよい。さらに、前記接続電極層および前記マスク層はチタンアルミニウム窒化物（ＴｉＡｌＮ）から構成されていてもよい。
このような製造方法を用いることにより、上記３層エッチング工程または上記２層エッチング工程において、アルゴン（Ａｒ）と塩素（Ｃｌ）を主成分とする混合ガスを用いた場合のＰｔのエッチングレートはＴｉＡｌＮのエッチングレートの約７．５倍であり、ＴｉＡｌＮはＰｔをエッチングする際のマスク層として十分機能を有する。また、Ｉｒでも同程度のエッチングレートを有するため、同様の機能を有する。また、ＴｉＡｌＮは導電性を有し、接続電極層としても十分な機能を有する。
本発明の不揮発性記憶装置の製造方法は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、導電性を有する接続電極層と、非貴金属の窒化物からなりかつ導電性を有する下部電極層と、前記下部電極層より上方に形成されかつ貴金属からなる上部電極層と、前記下部電極層と前記上部電極層との間に介在させ、前記下部電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶装置の製造方法において、前記接続電極層、前記下部電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、前記抵抗変化層、および前記下部電極層をエッチングで所定の形状に形成する３層エッチング工程と、前記マスク層と前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程と、前記接続電極層及び前記上部電極層と電気的に接続される前記トランジスタおよび半導体集積回路を前記基板に形成する工程とを含む。
さらに、前記３層エッチング工程において、前記マスク層をマスクとして前記上部電極層、前記抵抗変化層、および前記下部電極層を１回のエッチングで所定の形状に形成してもよい。
また、本発明の不揮発性記憶装置の製造方法は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、導電性を有する接続電極層と、前記接続電極層より上方に形成されかつ貴金属からなる上部電極層と、前記接続電極層と前記上部電極層との間に介在させ、前記接続電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶装置の製造方法において、前記接続電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、および前記抵抗変化層をエッチングで所定の形状に形成する２層エッチング工程と、前記マスク層と前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程と前記接続電極層及び前記上部電極層と電気的に接続される前記トランジスタおよび半導体集積回路を前記基板に形成する工程とを含む。
さらに、前記２層エッチング工程において、前記マスク層をマスクとして前記上部電極層、および前記抵抗変化層を１回のエッチングで所定の形状に形成してもよい。
本発明の不揮発性記憶素子の製造方法、および不揮発性記憶装置の製造方法によれば、上部電極（上部電極層）と下部電極（抵抗変化層と接する下部電極層または抵抗変化層と接する接続電極層）の寸法差を小さくすることが可能であり、形状シフトが小さく安定した形状を確実に得ることができ、安定した特性を得ることができる。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素には同じ符号を付しており、説明を省略する場合がある。また、便宜上、一部が拡大されて図示される場合がある。
（第１の実施の形態）
図１（ａ）は本発明の実施の形態に係る不揮発性記憶素子１０の記憶部の要部の構成を模式的に示す斜視図であり、図１（ｂ）は、図１（ａ）のＩ−Ｉ線に沿った断面を示す断面図である。
図１（ａ）は本発明の実施の形態に係る不揮発性記憶素子１０の記憶部の要部の構成を模式的に示す斜視図であり、図１（ｂ）は、図１（ａ）のＩ−Ｉ線に沿った断面を示す断面図である。
図１（ａ）および図１（ｂ）に示すように、本発明の不揮発性記憶素子１０は、接続電極層４と、下部電極層３より上方に形成された上部電極層１を備えている。これらの下部電極層３と上部電極層１との間には、抵抗変化層２が形成されている。
図２は、本発明の第１の実施の形態に係る不揮発性記憶素子１０を搭載した不揮発性記憶装置１００であり、具体的な構成を示す断面図である。なお、通常の場合、基板上には多数の不揮発性記憶素子が形成されるが、図面の簡略化のため、ここでは１個の不揮発性記憶素子のみが図示されている。また、理解しやすいように、一部を拡大して示している。
図２に示すように、本実施の形態の不揮発性記憶装置１００は、基板１１上にゲート層１３と、ソースおよびドレイン層１２が形成されており、そのソースおよびドレイン層１２と接続する第１のコンタクト１５が第１の絶縁層１４を貫通するように形成されている。その第１のコンタクトに不揮発性記憶素子１０の接続電極層４が接続するように形成されている。すなわち第１のコンタクト上に接続電極層４、下部電極層３、抵抗変化層２、上部電極層１が形成された不揮発性記憶素子１０が形成されている。そして、これらゲート層１３、ソースおよびドレイン層１２、第１のコンタクト１５、不揮発性記憶素子１０を覆うように第２の絶縁層１９が形成されている。
第２の絶縁層１９の上面には配線１８が所定の形状に形成されている。そして、第２の絶縁層１９および第１の絶縁層１４を貫通するように第２のコンタクト１６および第３のコンタクト１７が形成され、この第２のコンタクト１６によって不揮発性記憶素子１０の上部電極層１が配線１８に接続され、第３のコンタクト１７によってソースおよびドレイン層１２が配線１８に接続されている。
以上のように構成された不揮発性記憶素子１０および不揮発性記憶装置１００の動作を次に説明する。
この不揮発性記憶素子１０においては、下部電極層３と上部電極層１との間に第１の所定の電気的パルス（電流パルス又は電圧パルス）を印加する。この場合、下部電極層３と上部電極層１との間に配されている抵抗変化層２にこの電気的パルスが印加されることになる。これにより、この抵抗変化層２が第１の所定の抵抗値となり、その状態を維持する。そして、この状態において、下部電極層３と上部電極層１との間に第２の所定の電気的パルスを印加すると、抵抗変化層２の抵抗値が第２の所定の抵抗値となり、その状態を維持する。
ここで、第１の所定の抵抗値と第２の所定の抵抗値とを、例えば２値データの２つの値にそれぞれ対応させる。その結果、第１又は第２の所定の電気的パルスを抵抗変化層２に印加することにより、不揮発性記憶素子１０に２値データを書き込むことができる。また、不揮発性記憶素子１０に対し、抵抗変化層２の抵抗値が変化しないような電圧又は電流を供給して、その抵抗値を検出することにより、不揮発性記憶素子１０に書き込まれた２値データを読み出すことができる。
このように、下部電極層３と上部電極層１との間に配されている抵抗変化層２が、記憶部として機能することになる。
この不揮発性記憶装置１００においては、ゲート層１３、ソースおよびドレイン層１２からなるトランジスタ（電圧または電流供給スイッチ）に不揮発性記憶素子１０が接続されており、このトランジスタにより不揮発性記憶素子１０に制御された電圧または電流を印加することで、上述したような不揮発性記憶素子１０に２値のデータを書き込むことができ、さらに上述したように不揮発性記憶素子１０に書き込まれた２値のデータを読み出すことができる。
次に、不揮発性記憶素子１０および不揮発性記憶装置１００の製造方法について説明する。
図３（ａ）から（ｃ）及び図４（ａ）から（ｃ）は、本発明の第１の実施の形態に係る不揮発性記憶素子１０および不揮発性記憶装置１００の製造方法の工程を示す断面図である。
図３（ａ）に示す工程において、従来の半導体プロセスを用いて基板１１上にゲート層１３、ソースおよびドレイン層１２を形成後、第１の絶縁層１４を形成し、第１の絶縁層１４を貫通しソースおよびドレイン層１２と接続する第１のコンタクト１５を形成する。
次に、図３（ｂ）に示す工程において、第１のコンタクト１５を被覆するように第１の絶縁層１４上に、不揮発性記憶素子１０を構成する接続電極層４、下部電極層３、抵抗変化層２、上部電極層１、マスク層２３をこの順に形成させる。
なお、ここでは、所定の形状にエッチングされた状態だけではなく、成膜後まだエッチングされていない状態をも含めて、接続電極層４、下部電極層３、抵抗変化層２、上部電極層１およびマスク層２３と呼んでいる。
次に、図３（ｃ）に示す工程において、通常の露光プロセス及び現像プロセスによって、所定の形状にレジスト膜２４を形成し、レジスト膜２４をマスクとしてドライエッチングプロセスにより所定の形状にマスク層２３を形成する。
次に、図４（ａ）に示す工程において、レジスト膜２４を除去後、マスク層２３をマスクとしてドライエッチングプロセスにより上部電極層１、抵抗変化層２および下部電極層３を１回のエッチングにより所定の形状に形成する（このプロセスを３層エッチング工程という）。１回のエッチングで加工することにより、工程の簡略化が図れる。なお、上部電極層１、抵抗変化層２および下部電極層３は、それぞれ同じマスク層２３を用いて、別々のエッチングプロセスで加工してもよい。その場合、工程は少し複雑になるが、それぞれの膜の加工に最適なエッチング条件を適用することができる。
次に、図４（ｂ）に示す工程において、３層エッチング工程で露出された接続電極層４をドライエッチングプロセスにより除去する。その際、マスク層２３も同時に除去するため上部電極層１、抵抗変化層２、下部電極層３および接続電極層４から構成され、上部電極層１と抵抗変化層２と下部電極層３と接続電極層４の側面が同一の面の形状を有する不揮発性記憶素子１０が形成される。
次に、図４（ｃ）に示す工程において、さらに不揮発性記憶素子１０を覆うように第２の絶縁層１９を形成し、第２の絶縁層１９を貫通し、不揮発性記憶素子１０の上部電極層１と接続する第２のコンタクト１６および第２の絶縁層１９および第１の絶縁層１４を貫通し、ソースおよびドレイン層１２と接続する第３のコンタクト１７を形成する。次に、第１の絶縁層１４の上面に第２のコンタクト１６および第３のコンタクト１７にそれぞれ接続される配線１８を形成する。
このようにして、図２に示す不揮発性記憶素子１０が搭載された不揮発性記憶装置１００が製造される。この不揮発性記憶素子１０を用いて、例えば１トランジスタ／１不揮発性記憶部の構成からなる不揮発性記憶装置を作製することができる。
このような製造方法とすることにより、上部電極層１と下部電極層３の寸法差が小さい同一形状の不揮発性記憶素子１０を得ることができるため、安定的な特性を有する不揮発性記憶装置１００が得られる。なお、本実施の形態の場合には、従来の不揮発性記憶素子の記憶部を製造する場合のプロセスをほとんど変更せずに適用することができるため、より高性能で、安価な不揮発性記憶素子および不揮発性記憶装置を安定して得ることができる。
次に、本発明の第１の実施の形態に係る不揮発性記憶素子１０および不揮発性記憶装置１００の製造方法を以下に具体的に示す。
図３（ｂ）に示す工程において、上部電極層１にＰｔを１００ｎｍ堆積し、下部電極層３としてＴａＮを５０ｎｍ堆積した場合に、マスク層２３としてＴｉＡｌＮを１００ｎｍ堆積し、接続電極層４としてＴｉＡｌＮを７０ｎｍ堆積し、抵抗変化層２としてＴａＯx（０．８≦ｘ≦１．９）を３０ｎｍ堆積させた。
次に、図３（ｃ）に示す工程において、レジスト膜２４をマスクとしてＡｒとＣｌとトリフルオロメタン（ＣＨＦ3）の混合ガスを用いてマスク層２３のＴｉＡｌＮをエッチングする。
次に、図４（ａ）に示す工程において、ＡｒとＣｌを主成分とする混合ガスを用いて上部電極層１のＰｔと抵抗変化層２のＴａＯxと下部電極層３のＴａＮをエッチングする。この際、ＰｔのエッチングレートはＴｉＡｌＮのエッチングレートの７．５倍であり、ＴａＯxのエッチングレートはＴｉＡｌＮのエッチングレートの約１倍であり、ＴａＮのエッチングレートはＴｉＡｌＮのエッチングレートの約１０倍である。このため、マスク層としてのＴｉＡｌＮは１００ｎｍであるので、安定した形状を得ることができる。さらにマスク層を１００ｎｍとしたので、接続電極層４は５１ｎｍ以上あればよいので７０ｎｍとした。
次に、図４（ｂ）に示す工程において、ＡｒとＣｌとＣＨＦ3の混合ガスを用いてマスク層２３のＴｉＡｌＮを除去すると同時に、接続電極層４のＴｉＡｌＮをエッチングする。このとき、若干のオーバーエッチングをするため第１の絶縁層１４は安定して約４０ｎｍ程度エッチングされる。さらにオーバーエッチ量を最適化することにより、第１の絶縁層１４のエッチ量を５ｎｍ以下にすることができる。
上記のようなドライエッチングプロセスにより、抵抗変化層２と上部電極層１が接する上部領域幅１０１（図１に示す）は４９１ｎｍ、抵抗変化層２と下部電極層３が接する下部領域幅１０２は５１２ｎｍ（いずれも設計値５００ｎｍ）の大きさに形成され、上部領域幅１０１と下部領域幅１０２の設計値からの寸法誤差は１２ｎｍ以内とすることができ、不揮発性記憶素子１０の面積としては設計値から５％以内の形状シフトに抑えることができる。
下部電極をエッチングしている際に、上部電極側から印加されたエッチングプラズマの電荷は、抵抗変化層を流れ下部電極側へ流れる。この電荷により抵抗変化層内の酸素や空孔が移動し酸素濃度分布が乱れ、初期動作や動作特性にばらつきを生じさせる抵抗変化型記憶装置特有の特性劣化が生じる。
この際、下部電極として、ＴａＮ等のＰｔに比べエッチングが容易な材料を用いることで、エッチング時間の短縮、もしくはエッチングパワーの低減が可能となる。これにより、下部電極をエッチングする際の抵抗変化層へ印加されるエッチングプラズマの電荷を低減することが可能となり、初期動作や動作特性のばらつきを低減することが可能となる。
また、上部電極と下部電極に、それぞれ抵抗変化層２に含まれる金属の標準電極電位より、標準電極電位が高い材料（例えばＰｔやＩｒ等）と低い材料（例えばＴａＮやＡｌ等）を配置することにより、標準電極電位が高い電極との界面近傍で選択的に抵抗変化を起こす事ができ、安定動作を実現できる。
なお、接続電極層４はＴｉＡｌＮとＴｉＮの積層構造からなっていてもよく、この場合、上記のような構造においてＴｉＡｌＮは５０ｎｍであり、ＴｉＮは２０ｎｍであっても同様の効果を得ることができる。さらに、マスク層２３としてＴｉＡｌＮに限らず、上部電極層１または下部電極層３をエッチングにより形成する際に、下部電極層３または前記上部電極層１のエッチングレートが接続電極層４およびマスク層２３のエッチングレートより７．５倍程度もしくは、７．５倍以上のエッチングレートを有する材料であれば、上述の材料の組み合わせに限らない。たとえばマスク層２３としてＴｉＮを用いても同様の効果を得ることができる。
さらに、上部電極層１にＰｔではなく、Ｉｒを用いても同様の効果を得ることができる。
第１の実施の形態の不揮発性記憶素子において、前記接続電極層の膜厚（ｔce）は、前記マスク層の膜厚（ｔm）から、前記上部電極層の膜厚（ｔue）を、前記３層エッチング工程の時の前記上部電極層のエッチングレート（ＥＲue）で割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（ｔue1＝ｔue×ＥＲm1／ＥＲue）と、前記抵抗変化層の膜厚（ｔr）を、前記３層エッチング工程の時の前記抵抗変化層のエッチングレート（ＥＲr）で割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（ｔr1＝ｔr×ＥＲm1／ＥＲr）と、前記下部電極層の膜厚（ｔle）を、前記３層エッチング工程の時の前記下部電極層のエッチングレート（ＥＲle）で割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（ｔle1＝ｔle×ＥＲm1／ＥＲle）と、を引いた膜厚（ｔm1＝ｔm−ｔue1−ｔr1−ｔle1）を、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記マスク層のエッチングレート（ＥＲm2）で割った値に、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレート（ＥＲce）を掛けた膜厚（ｔm2＝ｔm1×ＥＲce／ＥＲm2）より厚く、前記マスク層の膜厚（ｔm）から、前記上部電極層の膜厚（ｔue）を、前記３層エッチング工程の時の前記上部電極層のエッチングレート（ＥＲue）で割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（＝ｔue×ＥＲm1／ＥＲue）と、前記抵抗変化層の膜厚（ｔr）を、前記３層エッチング工程の時の前記抵抗変化層のエッチングレート（ＥＲr）で割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（＝ｔr×ＥＲm1／ＥＲr）と、前記下部電極層の膜厚（ｔle）を、前記３層エッチング工程の時の前記下部電極層のエッチングレート（ＥＲle）で割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレートＥＲm1）を掛けた膜厚（＝ｔle×ＥＲm1／ＥＲle）と、を引いた膜厚（ｔm1＝ｔm−ｔue×ＥＲm1／ＥＲue−ｔr×ＥＲm1／ＥＲr−ｔle×ＥＲm1／ＥＲle）を、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記マスク層のエッチングレート（ＥＲm2）で割った値に、前記マスク層を除去する際に、前記接続電極層の前記下部電極層に覆われていない領域を除去する工程の時の前記接続電極層のエッチングレート（ＥＲce）を掛けた膜厚（＝ｔm1×ＥＲce／ＥＲm2）と、前記上部電極層の膜厚（ｔue）を、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記上部電極層のエッチングレート（ＥＲue2）で割った値に、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレート（ＥＲce）を掛けた膜厚（ｔue2＝ｔue×ＥＲce／ＥＲue2）とを足した膜厚（＝ｔm2＋ｔue2）より薄いことを特徴とする。
つまり、
ｔm2＜ｔce＜ｔm2＋ｔue2 （１）
の関係が成り立つよう、接続電極層の膜厚（ｔce）を決定すればよい。
ｔm2＜ｔce＜ｔm2＋ｔue2 （１）
の関係が成り立つよう、接続電極層の膜厚（ｔce）を決定すればよい。
ここで、ｔue1、ｔr1、ｔle1、はそれぞれ、エッチレートを考慮して、上部電極層の膜厚、抵抗変化層の膜厚、下部電極層の膜厚をマスク層の膜厚に換算した換算膜厚である。したがって、ｔm1は、３層エッチング工程終了後のマスク層の残膜厚である。さらに、ｔm2は、残ったマスク層を、接続電極層と同時に除去する際、エッチレートを考慮して、接続電極層の膜厚に換算したもので、（１）式の左辺の関係は、３層エッチング工程終了後に残ったマスク層をすべて除去した時、接続電極層が先になくなっていないことを、第１の条件とする関係式である。
また、（１）式の右辺において、ｔue2は、３層エッチング工程終了後に残ったマスク層をすべて除去した後、接続電極層をさらにエッチングした際の上部電極層の残膜厚を、エッチレートを考慮して、接続電極層の膜厚に換算した換算膜厚である。したがって、（１）式の右辺の関係は、３層エッチング工程終了後に残ったマスク層をすべて除去した後、接続電極層をすべて除去した際に、上部電極層が先になくなっていないことを、第２の条件とする関係式である。実際のプロセスにおいては、前記３層エッチング工程で露出された領域の接続電極層をすべて除去するため、オーバーエッチが必要であり、その際、第１の絶縁層１４が若干エッチングされる。また上部電極層には、さらに上層との配線とコンタクトを取るためにコンタクトプラグを形成するので、上部電極層の残膜厚としては、１５〜２０ｎｍ程度以上は必要である。
（第２の実施の形態）
図５（ａ）は本発明の第２の実施の形態に係る不揮発性記憶素子２０の記憶部の要部の構成を模式的に示す斜視図であり、図５（ｂ）は図５（ａ）のＩＩ−ＩＩ線に沿った断面を示す断面図である。
図５（ａ）は本発明の第２の実施の形態に係る不揮発性記憶素子２０の記憶部の要部の構成を模式的に示す斜視図であり、図５（ｂ）は図５（ａ）のＩＩ−ＩＩ線に沿った断面を示す断面図である。
図５（ａ）および図５（ｂ）に示すように、不揮発性記憶素子２０は、接続電極層４より上方に形成された上部電極層１を備えている。これらの接続電極層と上部電極層１との間には、抵抗変化層２が形成されている。
また、図６は、同じく第２の実施の形態に係る不揮発性記憶素子２０を搭載した不揮発性記憶装置２００であり、具体的な構成を示す断面図である。そのため、接続電極層４より上方に形成された上部電極層１を備えている。これらの接続電極層と上部電極層１との間には、抵抗変化層２が形成された不揮発性記憶素子２０となっている。なお、通常の場合、基板上には多数の不揮発性記憶素子が形成されるが、図面の簡略化のため、ここでは１個の不揮発性記憶素子のみが図示されている。また、理解しやすいように、一部を拡大して示している。
なお、不揮発性記憶装置２００のその他の構成については、不揮発性記憶装置１００の場合と同様であるので、同一符号を付して説明を省略する。
図７（ａ）から（ｃ）及び図８（ａ）から（ｃ）は本発明の第２の実施の形態に係る不揮発性記憶素子２０および不揮発性記憶装置２００の製造方法の工程を示す断面図であるが、次の点を除いて、上述した不揮発性記憶素子１０および不揮発性記憶装置１００の製造方法と同様である。
不揮発性記憶素子１０および不揮発性記憶装置１００の製造方法と異なる点は、図７（ｂ）に示す工程において、第１のコンタクト１５を被覆するように第１の絶縁層１４上に、不揮発性記憶素子２０を構成する接続電極層４、抵抗変化層２、上部電極層１、マスク層２３をこの順に形成させることである。マスク層２３と接続電極層４は同程度のエッチングレートを有することが望ましい。ここでは、ともにＴｉＡｌＮを用いた。膜厚は、第１の実施の形態と同様に、それぞれ１００ｎｍおよび７０ｎｍとした。
次に、図８（ａ）に示す工程において、レジスト膜２４を除去後、マスク層２３をマスクとしてドライエッチングプロセスにより上部電極層１、抵抗変化層２を１回のエッチングにより所定の形状に形成する。このプロセスを２層エッチング工程という。
次に、図８（ｂ）に示す工程において、ドライエッチングプロセスにより接続電極層４の２層エッチング工程で露出された領域を除去する。その際、マスク層２３も同時に除去するため上部電極層１、抵抗変化層２および接続電極層４から構成され、上部電極層１と抵抗変化層２と接続電極層４の側面が同一の面の形状を有する不揮発性記憶素子２０が形成される。
このとき、接続電極層４は不揮発性記憶素子２０において下部電極として機能する。
なお、第２の実施の形態に係る不揮発性記憶素子２０および不揮発性記憶装置２００においても、上部電極層１、抵抗変化層２および接続電極層４にそれぞれ上述した材料および膜厚を用いても不揮発性記憶素子１０および不揮発性記憶装置１００と同様に寸法シフトを小さくすることができる等の効果を得ることができる。
第２の実施の形態の不揮発性記憶素子において、前記接続電極層の膜厚（ｔce）は、前記マスク層の膜厚（ｔm）から、前記上部電極層の膜厚（ｔue）を、前記２層エッチング工程の時の前記上部電極層のエッチングレート（ＥＲue）で割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（ｔue1＝ｔue×ＥＲm1／ＥＲue）と、前記抵抗変化層の膜厚（ｔr）を、前記２層エッチング工程の時の前記抵抗変化層のエッチングレート（ＥＲr）で割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（ｔr1＝ｔr×ＥＲm1／ＥＲr）とを引いた膜厚（ｔm1＝ｔm−ｔue1−ｔr1）を、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記マスク層のエッチングレート（ＥＲm2）で割った値に、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレート（ＥＲce）を掛けた膜厚（ｔm2＝ｔm1×ＥＲce／ＥＲm2）より厚く、前記マスク層の膜厚（ｔm）から、前記上部電極層の膜厚（ｔue）を、前記２層エッチング工程の時の前記上部電極層のエッチングレート（ＥＲue）で割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（＝ｔue×ＥＲm1／ＥＲue）と、前記抵抗変化層の膜厚（ｔr）を、前記２層エッチング工程の時の前記抵抗変化層のエッチングレート（ＥＲr）で割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（＝ｔr×ＥＲm1／ＥＲr）と、を引いた膜厚（ｔm1＝ｔm−ｔue×ＥＲm1／ＥＲue−ｔr×ＥＲm1／ＥＲr）を、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記マスク層のエッチングレート（ＥＲm2）で割った値に、前記マスク層を除去する際に、前記接続電極層の前記下部電極層に覆われていない領域を除去する工程の時の前記接続電極層のエッチングレート（ＥＲce）を掛けた膜厚（＝ｔm1×ＥＲce／ＥＲm2）と、前記上部電極層の膜厚（ｔue）を、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記上部電極層のエッチングレート（ＥＲue2）で割った値に、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレート（ＥＲce）を掛けた膜厚（ｔue2＝ｔue×ＥＲce／ＥＲue2）とを足した膜厚（＝ｔm2＋ｔue2）より薄いことを特徴とする。
つまり、
ｔm2＜ｔce＜ｔm2＋ｔue2 （２）
の関係が成り立つよう、接続電極層の膜厚（ｔce）を決定すればよい。
ｔm2＜ｔce＜ｔm2＋ｔue2 （２）
の関係が成り立つよう、接続電極層の膜厚（ｔce）を決定すればよい。
ここで、ｔue1、ｔr1、はそれぞれ、エッチレートを考慮して、上部電極層の膜厚、抵抗変化層の膜厚をマスク層の膜厚に換算した換算膜厚である。したがって、ｔm1は、２層エッチング工程終了後のマスク層の残膜厚である。さらに、ｔm2は、残ったマスク層を、接続電極層と同時に除去する際、エッチレートを考慮して、接続電極層の膜厚に換算したもので、（２）式の左辺の関係は、２層エッチング工程終了後に残ったマスク層をすべて除去した時、接続電極層が先になくなっていないことを、第１の条件とする関係式である。
また、（２）式の右辺において、ｔue2は、２層エッチング工程終了後に残ったマスク層をすべて除去した後、接続電極層をさらにエッチングした際の上部電極層の残膜厚を、エッチレートを考慮して、接続電極層の膜厚に換算した換算膜厚である。したがって、（２）式の右辺の関係は、２層エッチング工程終了後に残ったマスク層をすべて除去した後、接続電極層をすべて除去した際に、上部電極層が先になくなっていないことを、第２の条件とする関係式である。実際のプロセスにおいては、前記２層エッチング工程で露出された領域の接続電極層をすべて除去するため、オーバーエッチが必要であり、その際、第１の絶縁層１４が若干エッチングされる。また上部電極層には、さらに上層との配線とコンタクトを取るためにコンタクトプラグを形成するので、上部電極層の残膜厚としては、１５〜２０ｎｍ程度以上は必要である。
本発明の不揮発性記憶素子および不揮発性記憶装置は、高速動作が可能で、しかも安定した書き換え特性を有しており、デジタル家電、メモリーカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子等として有用である。
１ 上部電極層
２ 抵抗変化層
３ 下部電極層
４ 接続電極層
１０、２０ 不揮発性記憶素子
１１ 基板
１２ ソースおよびドレイン層
１３ ゲート層
１４ 第１の絶縁層
１５ 第１のコンタクト
１６ 第２のコンタクト
１７ 第３のコンタクト
１８ 配線
１９ 第２の絶縁層
２３ マスク層
２４ レジスト膜
１００、２００ 不揮発性記憶装置
１０１ 上部領域幅
１０２ 下部領域幅
９２０ 半導体基板
９２１ａ ソース領域
９２１ｂ ドレイン領域
９２２ ゲート絶縁層
９２３ ゲート電極
９２４ 層間絶縁膜
９２５ コンタクトプラグ
９３１ 下部電極
９３２ 抵抗体
９３３ 上部電極
２ 抵抗変化層
３ 下部電極層
４ 接続電極層
１０、２０ 不揮発性記憶素子
１１ 基板
１２ ソースおよびドレイン層
１３ ゲート層
１４ 第１の絶縁層
１５ 第１のコンタクト
１６ 第２のコンタクト
１７ 第３のコンタクト
１８ 配線
１９ 第２の絶縁層
２３ マスク層
２４ レジスト膜
１００、２００ 不揮発性記憶装置
１０１ 上部領域幅
１０２ 下部領域幅
９２０ 半導体基板
９２１ａ ソース領域
９２１ｂ ドレイン領域
９２２ ゲート絶縁層
９２３ ゲート電極
９２４ 層間絶縁膜
９２５ コンタクトプラグ
９３１ 下部電極
９３２ 抵抗体
９３３ 上部電極
Claims (14)
- 導電性を有する接続電極層と、非貴金属の窒化物からなりかつ導電性を有する下部電極層と、前記下部電極層より上方に形成されかつ貴金属からなる上部電極層と、前記下部電極層と前記上部電極層との間に介在させ、前記下部電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶素子の製造方法において、
前記接続電極層、前記下部電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、
前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、
前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、前記抵抗変化層、および前記下部電極層をエッチングで所定の形状に形成する３層エッチング工程と、
前記マスク層と、前記接続電極層の前記３層エッチング工程で露出された領域とを同時に除去する工程と
を含む不揮発性記憶素子の製造方法。 - 前記３層エッチング工程において、前記マスク層をマスクとして前記上部電極層、前記抵抗変化層、および前記下部電極層を１回のエッチングで所定の形状に形成する
ことを特徴とする請求項１に記載の不揮発性記憶素子の製造方法。 - 前記マスク層の前記３層エッチング工程の時のエッチングレートは、少なくとも前記３層エッチング工程の時の前記レジスト膜のエッチングレートより小さい
ことを特徴とする請求項１または請求項２に記載の不揮発性記憶素子の製造方法。 - 前記上部電極層はＰｔまたはＩｒからなり、前記下部電極層はＴａＮからなり、前記接続電極層はＴｉＡｌＮからなる
ことを特徴とする請求項１から請求項３のいずれか１項に記載の不揮発性記憶素子の製造方法。 - 導電性を有する接続電極層と、前記接続電極層より上方に形成されかつ貴金属からなる上部電極層と、前記接続電極層と前記上部電極層との間に介在させ、前記接続電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶素子の製造方法において、
前記接続電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、
前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、
前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、および前記抵抗変化層をエッチングで所定の形状に形成する２層エッチング工程と、
前記マスク層と前記接続電極層の前記２層エッチング工程で露出された領域とを同時に除去する工程と
を含む不揮発性記憶素子の製造方法。 - 前記２層エッチング工程において、
前記マスク層をマスクとして前記上部電極層、および前記抵抗変化層を１回のエッチングで所定の形状に形成する
ことを特徴とする請求項５に記載の不揮発性記憶素子の製造方法。 - 前記マスク層の前記２層エッチング工程の時のエッチングレートは、少なくとも前記２層エッチング工程の時の前記レジスト膜のエッチングレートより小さい
ことを特徴とする請求項５または請求項６に記載の不揮発性記憶素子の製造方法。 - 前記上部電極層はＰｔまたはＩｒからなり、前記接続電極層はＴｉＡｌＮからなる
ことを特徴とする請求項５から請求項７のいずれか１項に記載の不揮発性記憶素子の製造方法。 - 前記接続電極層は前記マスク層と同一のエッチングレートを有する
ことを特徴とする請求項１から請求項８のいずれか１項に記載の不揮発性記憶素子の製造方法。 - 前記接続電極層は前記マスク層と同一の材料により構成されている
ことを特徴とする請求項１から請求項９のいずれか１項に記載の不揮発性記憶素子の製造方法。 - 半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
前記不揮発性記憶素子のそれぞれは、導電性を有する接続電極層と、非貴金属の窒化物からなりかつ導電性を有する下部電極層と、前記下部電極層より上方に形成されかつ貴金属からなる上部電極層と、前記下部電極層と前記上部電極層との間に介在させ、前記下部電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶装置の製造方法において、
前記接続電極層、前記下部電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、
前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、
前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、前記抵抗変化層、および前記下部電極層をエッチングで所定の形状に形成する３層エッチング工程と、
前記マスク層と前記接続電極層の前記３層エッチング工程で露出された領域とを同時に除去する工程と、
前記接続電極層及び前記上部電極層と電気的に接続される前記トランジスタおよび半導体集積回路を前記基板に形成する工程と
を含む不揮発性記憶装置の製造方法。 - 前記３層エッチング工程において、前記マスク層をマスクとして前記上部電極層、前記抵抗変化層、および前記下部電極層を１回のエッチングで所定の形状に形成する
ことを特徴とする請求項１１に記載の不揮発性記憶装置の製造方法。 - 半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
前記不揮発性記憶素子のそれぞれは、導電性を有する接続電極層と、前記接続電極層より上方に形成されかつ貴金属からなる上部電極層と、前記接続電極層と前記上部電極層との間に介在させ、前記接続電極層および前記上部電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶装置の製造方法において、
前記接続電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、
前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、
前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、および前記抵抗変化層をエッチングで所定の形状に形成する２層エッチング工程と、
前記マスク層と前記接続電極層の前記２層エッチング工程で露出された領域とを同時に除去する工程と、
前記接続電極層及び前記上部電極層と電気的に接続される前記トランジスタおよび半導体集積回路を前記基板に形成する工程と
を含む不揮発性記憶装置の製造方法。 - 前記２層エッチング工程において、前記マスク層をマスクとして前記上部電極層、および前記抵抗変化層を１回のエッチングで所定の形状に形成する
ことを特徴とする請求項１３に記載の不揮発性記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010511019A JP5074583B2 (ja) | 2008-05-08 | 2009-05-07 | 不揮発性記憶素子の製造方法、および不揮発性記憶装置の製造方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008121948 | 2008-05-08 | ||
| JP2008121948 | 2008-05-08 | ||
| PCT/JP2009/001994 WO2009136493A1 (ja) | 2008-05-08 | 2009-05-07 | 不揮発性記憶素子、及び、不揮発性記憶素子又は不揮発性記憶装置の製造方法 |
| JP2010511019A JP5074583B2 (ja) | 2008-05-08 | 2009-05-07 | 不揮発性記憶素子の製造方法、および不揮発性記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2009136493A1 JPWO2009136493A1 (ja) | 2011-09-08 |
| JP5074583B2 true JP5074583B2 (ja) | 2012-11-14 |
Family
ID=41264550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010511019A Active JP5074583B2 (ja) | 2008-05-08 | 2009-05-07 | 不揮発性記憶素子の製造方法、および不揮発性記憶装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7981760B2 (ja) |
| JP (1) | JP5074583B2 (ja) |
| CN (1) | CN101796640A (ja) |
| WO (1) | WO2009136493A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012001978A1 (ja) * | 2010-07-01 | 2012-01-05 | パナソニック株式会社 | 不揮発性記憶素子及びその製造方法 |
| JP5438707B2 (ja) | 2011-03-04 | 2014-03-12 | シャープ株式会社 | 可変抵抗素子及びその製造方法、並びに、当該可変抵抗素子を備えた不揮発性半導体記憶装置 |
| JP5636092B2 (ja) * | 2011-04-14 | 2014-12-03 | パナソニック株式会社 | 不揮発性記憶素子およびその製造方法 |
| KR101528094B1 (ko) * | 2011-06-10 | 2015-06-10 | 가부시키가이샤 아루박 | 저항 변화 소자 및 그 제조 방법 |
| WO2013054506A1 (ja) * | 2011-10-11 | 2013-04-18 | パナソニック株式会社 | 半導体記憶素子の製造方法 |
| US8658511B1 (en) | 2012-12-20 | 2014-02-25 | Intermolecular, Inc. | Etching resistive switching and electrode layers |
| JP2014127566A (ja) * | 2012-12-26 | 2014-07-07 | Panasonic Corp | 不揮発性記憶装置の製造方法および不揮発性記憶装置 |
| CN112054117A (zh) * | 2019-06-05 | 2020-12-08 | 联华电子股份有限公司 | 存储器元件的结构及其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273330A (ja) * | 2002-03-15 | 2003-09-26 | Matsushita Electric Ind Co Ltd | 容量素子の製造方法 |
| JP2003318371A (ja) * | 2002-01-31 | 2003-11-07 | Texas Instruments Inc | 強誘電体メモリセルに関連するキャパシタスタックのエッチング方法 |
| JP2008021750A (ja) * | 2006-07-11 | 2008-01-31 | Matsushita Electric Ind Co Ltd | 抵抗変化素子およびその製造方法、ならびにそれを用いた抵抗変化型メモリ |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4138013A (en) * | 1976-08-27 | 1979-02-06 | Parke, Davis & Company | Enteric capsules |
| US4265814A (en) * | 1978-03-24 | 1981-05-05 | Takeda Chemical Industries | Matansinol 3-n-hexadecanoate |
| US4790881A (en) * | 1982-03-26 | 1988-12-13 | Warner-Lambert Company | Molded hydrophilic polymer |
| US4462839A (en) * | 1983-06-16 | 1984-07-31 | Fmc Corporation | Enteric coating for pharmaceutical dosage forms |
| US5330759A (en) * | 1992-08-26 | 1994-07-19 | Sterling Winthrop Inc. | Enteric coated soft capsules and method of preparation thereof |
| US7122207B2 (en) * | 1998-05-22 | 2006-10-17 | Bristol-Myers Squibb Company | High drug load acid labile pharmaceutical composition |
| IL133196A0 (en) * | 1999-11-29 | 2001-03-19 | Yissum Res Dev Co | Gastroretentive controlled release pharmaceutical dosage forms |
| US6566148B2 (en) * | 2001-08-13 | 2003-05-20 | Sharp Laboratories Of America, Inc. | Method of making a ferroelectric memory transistor |
| JP2004273656A (ja) * | 2003-03-07 | 2004-09-30 | Taiyo Yuden Co Ltd | Ｅｐｉｒ素子及びそれを利用した半導体装置 |
| US6955992B2 (en) | 2003-09-30 | 2005-10-18 | Sharp Laboratories Of America, Inc. | One mask PT/PCMO/PT stack etching process for RRAM applications |
| CN1977337A (zh) | 2004-05-03 | 2007-06-06 | 统一半导体公司 | 非易失性可编程存储器 |
| US6972985B2 (en) * | 2004-05-03 | 2005-12-06 | Unity Semiconductor Corporation | Memory element having islands |
| US7169637B2 (en) | 2004-07-01 | 2007-01-30 | Sharp Laboratories Of America, Inc. | One mask Pt/PCMO/Pt stack etching process for RRAM applications |
| KR100682895B1 (ko) | 2004-11-06 | 2007-02-15 | 삼성전자주식회사 | 다양한 저항 상태를 지닌 저항체를 이용한 비휘발성메모리 소자 및 그 작동 방법 |
| JPWO2006080276A1 (ja) * | 2005-01-28 | 2008-06-19 | 株式会社アルバック | キャパシタンス素子製造方法、エッチング方法 |
| US20060190704A1 (en) * | 2005-02-24 | 2006-08-24 | International Business Machines Corporation | Apparatus for increasing addressability of registers within a processor |
-
2009
- 2009-05-07 US US12/669,812 patent/US7981760B2/en active Active
- 2009-05-07 WO PCT/JP2009/001994 patent/WO2009136493A1/ja active Application Filing
- 2009-05-07 CN CN200980000536.0A patent/CN101796640A/zh active Pending
- 2009-05-07 JP JP2010511019A patent/JP5074583B2/ja active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003318371A (ja) * | 2002-01-31 | 2003-11-07 | Texas Instruments Inc | 強誘電体メモリセルに関連するキャパシタスタックのエッチング方法 |
| JP2003273330A (ja) * | 2002-03-15 | 2003-09-26 | Matsushita Electric Ind Co Ltd | 容量素子の製造方法 |
| JP2008021750A (ja) * | 2006-07-11 | 2008-01-31 | Matsushita Electric Ind Co Ltd | 抵抗変化素子およびその製造方法、ならびにそれを用いた抵抗変化型メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100190313A1 (en) | 2010-07-29 |
| WO2009136493A1 (ja) | 2009-11-12 |
| CN101796640A (zh) | 2010-08-04 |
| US7981760B2 (en) | 2011-07-19 |
| JPWO2009136493A1 (ja) | 2011-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5074583B2 (ja) | 不揮発性記憶素子の製造方法、および不揮発性記憶装置の製造方法 | |
| JP5468087B2 (ja) | 不揮発性記憶素子及び不揮発性記憶装置 | |
| JP4948688B2 (ja) | 抵抗変化型不揮発性記憶素子、抵抗変化型不揮発性記憶装置及び抵抗変化型不揮発性記憶素子の製造方法 | |
| US9214628B2 (en) | Nonvolatile memory element, nonvolatile memory device, and manufacturing method for the same | |
| US8437173B2 (en) | Nonvolatile memory element, manufacturing method thereof, design support method therefor, and nonvolatile memory device | |
| JP5636081B2 (ja) | 不揮発性記憶装置およびその製造方法 | |
| CN101097988B (zh) | 包括n+界面层的可变电阻随机存取存储器 | |
| JP4228033B2 (ja) | 不揮発性記憶素子、不揮発記憶装置、及びそれらの製造方法 | |
| JP5154711B2 (ja) | 不揮発性記憶装置及びその製造方法 | |
| JP5036909B2 (ja) | 抵抗変化型素子及びその製造方法 | |
| JP5873981B2 (ja) | 抵抗変化型不揮発性記憶装置の製造方法及び抵抗変化型不揮発性記憶装置 | |
| JP4971522B2 (ja) | 不揮発性記憶装置及びその製造方法 | |
| JP2010251352A (ja) | 不揮発性記憶素子及びその製造方法 | |
| JP5571833B2 (ja) | 不揮発性記憶素子及び不揮発性記憶素子の製造方法 | |
| WO2013038641A1 (ja) | 不揮発性記憶素子の製造方法及び不揮発性記憶素子 | |
| JP2009071304A (ja) | 抵抗変化型メモリ素子及びその形成方法 | |
| JP5555821B1 (ja) | 不揮発性記憶素子及びその製造方法 | |
| JP5232935B2 (ja) | 抵抗変化素子の製造方法 | |
| US9142773B2 (en) | Variable resistance nonvolatile memory element and method of manufacturing the same | |
| US20210408119A1 (en) | Non-volatile storage device and method of manufacturing the same | |
| JP5374865B2 (ja) | 抵抗変化素子、これを用いた記憶装置、及びそれらの作製方法 | |
| JP5338236B2 (ja) | 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性記憶装置およびその製造方法 | |
| JP2015146343A (ja) | 不揮発性記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120731 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120823 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5074583 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150831 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |