KR102403733B1 - 메모리 소자 - Google Patents

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Abstract

메모리 소자는, 기판 상에서 제1 레벨에 위치하는 제1 셀 블록; 및 상기 기판 상에서 상기 제1 레벨과 다른 제2 레벨에 위치하는 제2 셀 블록을 포함하고, 상기 제1 및 제2 셀 블록 각각은, 상기 기판의 상면과 평행한 제1 방향으로 연장되는 워드 라인, 상기 워드 라인의 중앙 지점에 연결되는 워드 라인 콘택, 상기 기판의 상면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인, 상기 비트 라인의 중앙 지점에 연결되는 비트 라인 콘택, 및 상기 워드 라인과 상기 비트 라인 사이에 배치되며, 메모리 유닛과 스위칭 유닛을 포함하는 메모리 셀을 포함하고, 상기 제2 셀 블록은 상기 제1 셀 블록에 대하여 상기 제1 방향 및 상기 제2 방향 중 적어도 하나를 따라 시프트된다.

Description

메모리 소자{Memory devices}
본 발명의 기술적 사상은 메모리 소자에 관한 것으로, 더욱 상세하게는, 크로스 포인트 어레이(cross point array) 구조를 갖는 메모리 소자에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 메모리 소자의 고집적화에 대한 요구가 증가하고 있다. 또한, 서로 교차하는 2개의 전극 사이의 교차점에 메모리 셀을 배치하는 3차원 크로스 포인트 구조의 메모리 소자가 제안되었다. 상기 메모리 소자를 2층 이상 적층한 구조에서 상기 메모리 소자에 대한 배선 저항 또는 배선 연결 영역의 면적이 증가하는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 작은 배선 저항 및 콤팩트한 사이즈를 갖는 크로스 포인트 어레이 타입의 메모리 소자를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 메모리 소자는, 기판 상에서 제1 레벨에 위치하는 제1 셀 블록; 및 상기 기판 상에서 상기 제1 레벨과 다른 제2 레벨에 위치하는 제2 셀 블록을 포함하고, 상기 제1 및 제2 셀 블록 각각은, 상기 기판의 상면과 평행한 제1 방향으로 연장되는 워드 라인, 상기 워드 라인의 중앙 지점에 연결되는 워드 라인 콘택, 상기 기판의 상면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인, 상기 비트 라인의 중앙 지점에 연결되는 비트 라인 콘택, 및 상기 워드 라인과 상기 비트 라인 사이에 배치되며, 메모리 유닛과 스위칭 유닛을 포함하는 메모리 셀을 포함하고, 상기 제2 셀 블록은 상기 제1 셀 블록에 대하여 상기 제1 방향 및 상기 제2 방향 중 적어도 하나를 따라 시프트된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 메모리 소자는, 기판 상에 배치되는 제1 셀 블록; 상기 제1 셀 블록 상에 배치되는 제2 셀 블록; 상기 제2 셀 블록 상에 배치되는 제3 셀 블록; 및 상기 제3 셀 블록 상에 배치되는 제4 셀 블록을 포함하고, 상기 제1 내지 제4 셀 블록 각각은, 상기 기판의 상면과 평행한 제1 방향으로 연장되는 워드 라인, 상기 워드 라인의 중앙 지점에 연결되는 워드 라인 콘택, 상기 기판의 상면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인, 상기 비트 라인의 중앙 지점에 연결되는 비트 라인 콘택, 및 상기 워드 라인과 상기 비트 라인 사이에 배치되며, 메모리 유닛과 스위칭 유닛을 포함하는 메모리 셀을 포함하고, 상기 제1 내지 제4 셀 블록 중 적어도 하나는 상기 제1 내지 제4 셀 블록 중 다른 하나에 대하여 상기 제1 방향 및 상기 제2 방향 중 적어도 하나를 따라 시프트된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 메모리 소자는, 기판 상에서 제1 레벨에 위치하는 제1 셀 블록; 상기 기판 상에서 상기 제1 레벨과 다른 제2 레벨에 위치하는 제2 셀 블록; 상기 기판 상에서 상기 제1 및 제2 레벨과 다른 제3 레벨에 위치하는 제3 셀 블록; 상기 기판 상에서 상기 제1 내지 제3 레벨과 다른 제4 레벨에 위치하는 제4 블록을 포함하고, 상기 제1 내지 제4 셀 블록 각각은, 상기 기판의 상면과 평행한 제1 방향으로 이격되어 배치되는 제1 서브 셀 어레이 영역과 제2 서브 셀 어레이 영역; 및 상기 제1 방향과 수직한 제2 방향으로 상기 제1 서브 셀 어레이 영역과 제2 서브 셀 어레이 영역과 각각 이격되어 배치되는 제3 서브 셀 어레이 영역과 제4 서브 셀 어레이 영역을 포함하고, 상기 제1 내지 상기 제4 셀 블록은 서로에 대하여 상기 제1 방향 및 상기 제2 방향 중 적어도 하나를 따라 시프트된다.
본 발명의 기술적 사상에 의한 메모리 소자에 따르면, 서로 다른 레벨에 위치하는 제1 내지 제4 셀 블록에서, 비트라인 콘택 및 워드 라인 콘택이 메모리 셀 어레이 영역 내부에 배치되어 비트 라인 또는 워드 라인의 배선 저항이 감소될 수 있다. 또한 제1 내지 제4 셀 블록이 각각의 폭의 1/2만큼 시프트되어 제1 내지 제4 블록이 서로 부분적으로 오버랩될 수 있고, 제1 내지 제4 셀 블록의 구동 회로 영역이 메모리 셀 어레이 영역과 오버랩되도록 배치될 수 있다. 따라서 메모리 소자는 콤팩트한 사이즈를 갖는 한편 작은 배선 저항을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 메모리 소자의 등가 회로도이다.
도 2a는 예시적인 실시예들에 따른 메모리 소자를 개략적으로 나타내는 블록도이다.
도 2b는 예시적인 실시예들에 따른 메모리 소자를 개략적으로 나타내는 블록도이다.
도 2c는 예시적인 실시예들에 따른 메모리 소자를 개략적으로 나타내는 블록도이다.
도 3은 예시적인 실시예들에 따른 메모리 소자를 나타내는 사시도이다. 도 4 내지 도 7은 각각 도 3의 제1 셀 블록(BF1), 제2 셀 블록(BF2), 제3 셀 블록(BF3), 및 제4 셀 블록(BF4) 부분들에서의 상면 레이아웃도이다. 도 8은 도 4 내지 도 7의 A1-A1' 선을 따른 단면도이고, 도 9는 도 4 내지 도 7의 B1-B1' 선을 따른 단면도이다.
도 10 내지 도 14는 예시적인 실시예들에 따른 메모리 셀을 나타내는 단면도들이다.
도 15는 예시적인 실시예들에 따른 메모리 소자를 나타내는 레이아웃도이다.
도 16은 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도이다.
도 17 및 도 18은 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도들이다.
도 19 및 도 20은 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도들이다.
도 21 및 도 22는 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 메모리 소자(10)의 등가 회로도이다.
도 1을 참조하면, 메모리 소자(10)는 제1 방향(즉, 도 1의 X 방향)을 따라 연장되고 제1 방향에 수직한 제2 방향(즉, 도 1의 Y 방향)으로 이격된 하부 워드 라인(WL11, WL12)과, 하부 워드 라인(WL11, WL12) 상에서 제1 방향에 수직한 제3 방향(즉, 도 1의 Z 방향)으로 이격되어, 제1 방향을 따라 연장되는 상부 워드 라인(WL21, WL22)을 포함할 수 있다. 또한, 메모리 소자(10)는 하부 워드 라인(WL11, WL12)과 상부 워드 라인(WL21, WL22) 사이에서, 하부 워드 라인(WL11, WL12)과 상부 워드 라인(WL21, WL22) 각각과 제3 방향으로 이격되어 제2 방향을 따라 연장되는 비트 라인(BL1, BL2, BL3, BL4)을 포함할 수 있다.
제1 메모리 셀(MC1)은 하부 워드 라인(WL11, WL12)과 비트 라인(BL1, BL2, BL3, BL4) 사이에 배치될 수 있고, 제2 메모리 셀(MC2)은 비트 라인(BL1, BL2, BL3, BL4)과 상부 워드 라인(WL21, WL22) 사이에 배치될 수 있다. 구체적으로, 제1 및 제2 메모리 셀(MC1, MC2)은 정보 저장을 위한 가변 저항 물질층(RM)과 메모리 셀을 선택하기 위한 스위칭 소자(SW)를 포함할 수 있다. 한편, 스위칭 소자(SW)는 선택 소자 또는 액세서 소자로 지칭될 수도 있다.
예시적인 실시예들에서, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 제3 방향으로 서로 대칭인 구조를 갖도록 배치될 수 있다. 도 1에 예시적으로 도시된 것과 같이, 제1 메모리 셀(MC1)에서, 가변 저항 물질층(RM)은 비트 라인(BL1, BL2, BL3, BL4)에 연결되고, 스위칭 소자(SW)가 하부 워드 라인(WL11, WL12)에 연결되며, 가변 저항 물질층(RM)과 스위칭 소자(SW)는 직렬로 연결될 수 있다. 또한, 제2 메모리 셀(MC2)에서, 가변 저항 물질층(RM)은 비트 라인(BL1, BL2, BL3, BL4)에 연결되고, 스위칭 소자(SW)가 상부 워드 라인(WL21, WL22)에 연결되며, 가변 저항 물질층(RM)과 스위칭 소자(SW)는 직렬로 연결될 수 있다.
그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 1에 도시된 것과는 달리, 제1 및 제2 메모리 셀(MC1, MC2) 내에서 가변 저항 물질층(RM)과 스위칭 소자(SW)의 위치가 서로 바뀔 수 있다. 예를 들어, 제1 메모리 셀(MC1)에서, 가변 저항 물질층(RM)은 하부 워드 라인(WL11, WL12)에 연결되고, 스위칭 소자(SW)가 비트 라인(BL1, BL2, BL3, BL4)에 연결될 수 있다. 또한, 제2 메모리 셀(MC2)에서, 가변 저항 물질층(RM)은 상부 워드 라인(WL21, WL22)에 연결되고, 스위칭 소자(SW)가 비트 라인(BL1, BL2, BL3, BL4)에 연결될 수 있다.
다른 실시예들에서, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 서로 동일한 구조를 갖도록 배치될 수 있다. 도 1에 도시된 것과 달리, 제1 메모리 셀(MC1)에서, 가변 저항 물질층(RM)은 비트 라인(BL1, BL2, BL3, BL4)에 연결되고, 스위칭 소자(SW)가 하부 워드 라인(WL11, WL12)에 연결될 수 있다. 제2 메모리 셀(MC2)에서, 가변 저항 물질층(RM)은 상부 워드 라인(WL21, WL22)에 연결되고, 스위칭 소자(SW)가 비트 라인(BL1, BL2, BL3, BL4)에 연결될 수도 있다.
도 1에 도시된 것과 달리, 상부 워드 라인(WL21, WL22) 상에 추가적인 비트 라인(도시 생략) 및 추가적인 워드 라인(도시 생략)이 더 배치되고, 상부 워드 라인(WL21, WL22)과 상기 추가적인 비트 라인 사이 및 상기 추가적인 비트 라인과 상기 추가적인 워드 라인 사이에 추가적인 메모리 셀이 더 배치될 수도 있다.
이하에서는 메모리 소자(10)의 구동 방법에 대하여 설명하도록 한다.
예를 들어, 워드 라인(WL11, WL12, WL21, WL22)과 비트 라인(BL1, BL2, BL3, BL4)을 통해 메모리 셀(MC1, MC2)의 가변 저항 물질층(RM)에 전압이 인가되어, 가변 저항 물질층(RM)에 전류가 흐를 수 있다. 예를 들어, 가변 저항 물질층(RM)은 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다. 그러나, 가변 저항 물질층(RM)은 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다. 예를 들어, 선택된 메모리 셀(MC1, MC2)의 가변 저항 물질층(RM)에 인가되는 전압에 따라 가변 저항 물질층(RM)의 저항이 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있다.
가변 저항 물질층(RM)의 저항 변화에 따라, 메모리 셀(MC1, MC2)에서는 "0" 또는 "1"과 같은 디지털 정보를 기억할 수 있게 되며, 메모리 셀(MC1, MC2)로부터 디지털 정보를 소거할 수 있게 된다. 예를 들면, 메모리 셀(MC1, MC2)에서 고저항 상태 "0"과 저저항 상태 "1"로 데이터를 기입할 수 있다. 여기서, 고저항 상태 "0"에서 저저항 상태 "1"로의 기입을 "세트 동작"이라 칭할 수 있고, 저저항 상태 "1"에서 고저항 상태 "0"으로의 기입을 "리셋 동작"이라 칭할 수 있다. 그러나, 본 발명의 실시예들에 따른 메모리 셀(MC1, MC2)은 상기 예시된 고저항 상태 "0" 및 저저항 상태 "1"의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.
워드 라인(WL11, WL12, WL21, WL22) 및 비트 라인(BL1, BL2, BL3, BL4)의 선택에 의해 임의의 메모리 셀(MC1, MC2)이 어드레싱될 수 있으며, 워드 라인(WL11, WL12, WL21, WL22) 및 비트 라인(BL1, BL2, BL3, BL4) 사이에 소정의 신호를 인가하여, 메모리 셀(MC1, MC2)을 프로그래밍하고, 비트 라인(BL1, BL2, BL3, BL4)을 통하여 전류 값을 측정함으로써 해당 메모리 셀(MC1, MC2)을 구성하는 가변 저항체의 저항값에 따른 정보가 판독될 수 있다.
예시적인 실시예들에 따르면, 비트 라인(BL1, BL2, BL3, BL4)을 사이에 두고 하부 워드 라인(WL11, WL12)과 상부 워드 라인(WL21, WL22)이 수직 방향으로 이격되어 배치되고, 비트 라인(BL1, BL2, BL3, BL4)과 하부 워드 라인(WL11, WL12) 사이에 제1 메모리 셀(MC1)이 배치되며, 비트 라인(BL1, BL2, BL3, BL4)과 상부 워드 라인(WL21, WL22) 사이에 제2 메모리 셀(MC2)이 배치될 수 있다. 따라서, 메모리 소자(10)는 콤팩트한 사이즈를 갖는 한편 높은 집적도를 가질 수 있다.
도 2a는 예시적인 실시예들에 따른 메모리 소자(10A)를 개략적으로 나타내는 블록도이다.
도 2a를 참조하면, 메모리 소자(10A)는 기판(110) 상에서 서로 다른 레벨에 위치하는 제1 내지 제4 셀 블록(BF1, BF2, BF3, BF4)을 포함할 수 있다. 제1 내지 제4 셀 블록(BF1, BF2, BF3, BF4) 각각은 도 1에 도시된 것과 같이, 하부 워드 라인(WL11, WL12)(도 1 참조), 비트 라인(BL1, BL2, BL3, BL4)(도 1 참조), 및 하부 워드 라인(WL11, WL12)와 비트 라인(BL1, BL2, BL3, BL4)과의 사이에 배치된 제1 메모리 셀(MC1)(도 1 참조)을 포함할 수 있다.
도 2a에 예시적으로 도시된 것과 같이, 기판(110) 상의 제1 레벨(LV1)에는 제1 셀 블록(BF1)이 배치될 수 있고, 제2 레벨(LV2)에는 제2 셀 블록(BF2)이 배치될 수 있다. 제2 셀 블록(BF2)은 제1 셀 블록(BF1)과 부분적으로 오버랩되도록 위치할 수 있다. 예를 들어, 제2 셀 블록(BF2)은 제1 셀 블록(BF1)으로부터 제1 셀 블록(BF1)의 제1 방향(X 방향)을 따른 제1 폭(W1)의 1/2 배만큼 제1 방향으로 시프트된 위치에 배치될 수 있다.
기판(110) 상의 제3 레벨(LV3)에는 제3 셀 블록(BF3)이 배치될 수 있다. 제3 셀 블록(BF3)은 제1 셀 블록(BF1) 및 제2 셀 블록(BF2) 모두와 부분적으로 오버랩되도록 위치할 수 있다. 예를 들어, 제3 셀 블록(BF3)은 제1 셀 블록(BF1)으로부터 제1 셀 블록(BF1)의 제1 폭(W1)의 1/2 배만큼 제1 방향으로 시프트되고, 제1 셀 블록(BF1)의 제2 방향(Y 방향)을 따른 제2 폭(W2)의 1/2 배만큼 제2 방향으로 시프트된 위치에 배치될 수 있다. 또한 제3 셀 블록(BF3)은 제2 셀 블록(BF2)으로부터 제2 폭(W2)의 1/2 배만큼 제2 방향으로 시프트된 위치에 배치될 수 있다.
기판(110) 상의 제4 레벨(LV4)에는 제4 셀 블록(BF4)이 배치될 수 있다. 제4 셀 블록(BF4)은 제1 내지 제3 셀 블록(BF1, BF2, BF3) 모두와 부분적으로 오버랩되도록 위치할 수 있다. 예를 들어, 제4 셀 블록(BF4)은 제1 셀 블록(BF1)으로부터 제2 폭(W2)의 1/2 배만큼 제2 방향으로 시프트된 위치에 배치될 수 있다. 또한 제4 셀 블록(BF4)은 제3 셀 블록(BF3)으로부터 제1 폭(W1)의 1/2 배만큼 제1 방향으로 시프트된 위치에 배치될 수 있다.
기판(110) 상의 제5 레벨(LV5)에는 제1 내지 제4 셀 블록(BF1, BF2, BF3, BF4)을 각각 구동하기 위한 구동 회로들이 형성되는 구동 회로 영역(DR)이 배치될 수 있다. 예를 들어, 기판(110) 상에는 제1 워드 라인 구동 영역(DR_WL1), 제2 워드 라인 구동 영역(DR_WL2), 제1 비트 라인 구동 영역(DR_BL1), 제2 비트 라인 구동 영역(DR_BL2)이 배치될 수 있다. 상기 구동 회로들은 제1 및 제2 메모리 셀(MC1, MC2)(도 1 참조)에 입력/출력되는 데이터를 고속으로 처리할 수 있는 주변 회로들일 수 있고, 예를 들어 상기 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 데이터 인/아웃 회로(data in/out circuit) 또는 로우 디코더(row decoder) 등일 수 있다.
도 2a에 예시적으로 도시된 것과 같이, 제1 내지 제4 셀 블록(BF1, BF2, BF3, BF4) 중 어느 두 개도 완전히 오버랩되지 않을 수 있다. 이에 따라 기판(110) 상의 제5 레벨(LV5)에 배치되는 구동 회로 영역(DR)과 제1 내지 제4 레벨(LV1, LV2, LV3, LV4)에 각각 배치되는 제1 내지 제4 셀 블록(BF1, BF2, BF3, BF4)이 수직으로 오버랩될 수 있다. 또한, 제1 워드 라인 구동 영역(DR_WL1), 제2 워드 라인 구동 영역(DR_WL2), 제1 비트 라인 구동 영역(DR_BL1), 및 제2 비트 라인 구동 영역(DR_BL1) 중 어느 하나가 다른 하나와 오버랩되지 않을 수 있다. 따라서, 제1 내지 제4 셀 블록(BF1, BF2, BF3, BF4)으로부터 구동 회로 영역(DR)까지 콤팩트한 면적 상에 최소화된 길이를 갖는 배선 연결 구조(도시 생략)가 얻어질 수 있다.
일반적으로, 수직 방향으로 복수 층의 셀 블록들이 적층되는 경우, 상기 셀 블록에 전기적 연결을 제공하기 위하여 필요한 비트 라인 콘택 및 워드 라인 콘택을 포함하는 배선 연결 구조는 상기 셀 블록의 외곽에 배치될 수 있다(또는 평면도에서 상기 셀 블록을 둘러싸도록 배치될 수 있다). 특히 수직 방향으로 복수 층의 셀 블록들이 적층되는 경우, 각각의 층의 셀 블록에 대한 배선 연결 구조가 상기 셀 블록의 외곽에 배치되므로, 상기 배선 연결 구조를 형성하기 위한 배선 연결 영역의 면적이 증가되며 이에 따라 메모리 소자의 전체 칩 면적이 증가될 수 있다.
그러나, 예시적인 실시예들에 따르면, 제1 내지 제4 셀 블록(BF1, BF2, BF3, BF4)이 서로 부분적으로 오버랩되거나, 또는 서로에 대하여 각각 제1 폭(W1)의 1/2 배 또는 제2 폭(W2)의 1/2 배만큼 시프트되어 배치될 수 있다. 따라서, 제1 내지 제4 셀 블록(BF1, BF2, BF3, BF4) 각각까지 연결되는 비트 라인 콘택 및 워드 라인 콘택이 제1 내지 제4 셀 블록(BF1, BF2, BF3, BF4)과 오버랩되는 기판(110) 상의 영역에 형성될 수 있다. 이에 따라 배선 연결 영역의 면적이 감소될 수 있고 메모리 소자(10A)는 콤팩트한 사이즈를 가질 수 있다.
도 2b는 예시적인 실시예들에 따른 메모리 소자(10B)를 개략적으로 나타내는 블록도이다.
도 2b를 참조하면, 기판(110) 상의 제1 레벨(LV1)에는 제1 셀 블록(BF1)이 배치될 수 있고, 제2 레벨(LV2)에는 제2 셀 블록(BF2)이 배치될 수 있으며, 제2 셀 블록(BF2)은 제1 셀 블록(BF1)으로부터 제1 셀 블록(BF1)의 제1 방향(X 방향)을 따른 제1 폭(W1)의 1/2 배만큼 제1 방향으로 시프트된 위치에 배치될 수 있다.
기판(110) 상의 제5 레벨(LV5)에는 제1 및 제2 셀 블록(BF1, BF2)을 각각 구동하기 위한 구동 회로들이 형성되는 구동 회로 영역(DR)이 배치될 수 있고, 예를 들어, 기판(110) 상에는 제1 워드 라인 구동 영역(DR_WL1), 제2 워드 라인 구동 영역(DR_WL2), 및 제1 비트 라인 구동 영역(DR_BL1)이 배치될 수 있다. 제1 셀 블록(BF1) 내의 비트 라인과 제2 셀 블록(BF2) 내의 비트 라인은 모두 제1 비트 라인 구동 영역(DR_BL1)에 전기적으로 연결될 수 있다.
도 2c는 예시적인 실시예들에 따른 메모리 소자(10C)를 개략적으로 나타내는 블록도이다.
도 2c를 참조하면, 기판(110) 상의 제1 레벨(LV1)에는 제1 셀 블록(BF1)이 배치될 수 있고, 제2 레벨(LV2)에는 제2 셀 블록(BF2)이 배치될 수 있으며, 제2 셀 블록(BF2)은 제1 셀 블록(BF1)으로부터 제1 셀 블록(BF1)의 제2 방향(Y 방향)을 따른 제2 폭(W2)의 1/2 배만큼 제2 방향으로 시프트된 위치에 배치될 수 있다.
기판(110) 상의 제5 레벨(LV5)에는 제1 및 제2 셀 블록(BF1, BF2)을 각각 구동하기 위한 구동 회로들이 형성되는 구동 회로 영역(DR)이 배치될 수 있고, 예를 들어, 기판(110) 상에는 제1 워드 라인 구동 영역(DR_WL1), 제1 비트 라인 구동 영역(DR_BL1), 제2 비트 라인 구동 영역(DR_BL2)이 배치될 수 있다. 제1 셀 블록(BF1) 내의 워드 라인과 제2 셀 블록(BF2) 내의 워드 라인은 모두 제1 워드 라인 구동 영역(DR_WL1)에 전기적으로 연결될 수 있다.
도 3은 예시적인 실시예들에 따른 메모리 소자(100)를 나타내는 사시도이다. 도 4 내지 도 7은 각각 도 3의 제1 셀 블록(BF1), 제2 셀 블록(BF2), 제3 셀 블록(BF3), 및 제4 셀 블록(BF4) 부분들에서의 상면 레이아웃도이다. 도 8은 도 4 내지 도 7의 A1-A1' 선을 따른 단면도이고, 도 9는 도 4 내지 도 7의 B1-B1' 선을 따른 단면도이다.
도 3 내지 도 9를 참조하면, 메모리 소자(100)는 기판(110) 상에 배치된 복수의 제1 워드 라인(130-1), 복수의 제2 워드 라인(130-2), 복수의 제3 워드 라인(130-3), 복수의 제1 비트 라인(160-1), 복수의 제2 워드 라인(130-2), 및 복수의 메모리 셀(MC)을 포함할 수 있다.
복수의 제1 워드 라인(130-1)은 기판(110) 상에서 제1 방향(도 3의 X 방향)을 따라 연장될 수 있고, 복수의 제1 비트 라인(160-1)은 복수의 제1 워드 라인(130-1) 상에서 제2 방향(도 3의 Y 방향)을 따라 연장될 수 있다. 복수의 제2 워드 라인(130-2)은 복수의 제1 비트 라인(160-1) 상에서 제1 방향을 따라 연장될 수 있고, 복수의 제2 비트 라인(160-2)은 복수의 제2 워드 라인(130-2) 상에서 제2 방향을 따라 연장될 수 있으며, 복수의 제3 워드 라인(130-3)은 복수의 제2 비트 라인(160-2) 상에서 제1 방향을 따라 연장될 수 있다
복수의 제1 워드 라인(130-1)과 복수의 제1 비트 라인(160-1)과의 사이, 복수의 제1 비트 라인(160-1)과 복수의 제2 워드 라인(130-2)과의 사이, 복수의 제2 워드 라인(130-2)과 복수의 제2 비트 라인(160-2)과의 사이, 및 복수의 제2 비트 라인(160-2)과 복수의 제3 워드 라인(130-3)과의 사이에는 각각 메모리 셀(MC)이 배치될 수 있다.
메모리 소자(100)는 기판(110) 상에서 제3 방향(도 3의 Z 방향)을 따라 서로 다른 레벨에서 구성되는 제1 내지 제4 셀 블록(BF1, BF2, BF3, BF4)을 포함할 수 있다. 제1 셀 블록(BF1)은 복수의 제1 워드 라인(130-1)과 복수의 제1 비트 라인(160-1), 및 이들 사이의 메모리 셀(MC)을 포함할 수 있고, 제2 셀 블록(BF2)은 복수의 제1 비트 라인(160-1)과 복수의 제2 워드 라인(130-2), 및 이들 사이의 메모리 셀(MC)을 포함할 수 있다. 제3 셀 블록(BF3)은 복수의 제2 워드 라인(130-2)과 복수의 제2 비트 라인(160-2), 및 이들 사이의 메모리 셀(MC)을 포함할 수 있고, 제4 셀 블록(BF4)은 복수의 제2 비트 라인(160-2)과 복수의 제3 워드 라인(130-3), 및 이들 사이의 메모리 셀(MC)을 포함할 수 있다.
도 4에는 제1 셀 블록(BF1) 내에 배치되는 복수의 제1 워드 라인(130-1)과 복수의 제1 비트 라인(160-1), 제1 워드 라인 콘택(134-1) 및 제1 비트 라인 콘택(164-1)의 배열이 개략적으로 도시되었다.
제1 셀 블록(BF1)은 제1 방향(X 방향)으로 연장되는 복수의 제1 워드 라인(130-1)과 제2 방향(Y 방향)으로 연장되는 복수의 제1 비트 라인(160-1)을 포함할 수 있다. 하나의 제1 셀 블록(BF1) 내에 배치되는 복수의 제1 워드 라인(130-1)은, 이에 인접한 다른 제1 셀 블록(BF1) 내에 배치되는 복수의 제1 워드 라인(130-1)과 서로 연결되지 않는다. 또한 하나의 제1 셀 블록(BF1) 내에 배치되는 복수의 제1 비트 라인(160-1)은, 이에 인접한 다른 제1 셀 블록(BF1) 내에 배치되는 복수의 제1 비트 라인(160-1)과 서로 연결되지 않는다.
본 명세서에서, 하나의 셀 블록은 각각 제1 방향으로 연장되며 상호 이격되는 복수의 제1 워드 라인(130-1)을 포함하는 제1 워드 라인의 일 세트와, 각각 제2 방향으로 연장되며 상호 이격되는 복수의 제1 비트 라인(160-1)을 포함하는 제1 비트 라인의 일 세트에 의해 구성되는 복수의 메모리 셀(MC)을 포함하는 것으로 정의될 수 있다. 즉, 도 4에는 제1 방향을 따라 두 개의 제1 셀 블록(BF1)과, 제2 방향을 따라 두 개의 제1 셀 블록(BF1)이 매트릭스 형태로 배열되어 있다.
제1 셀 블록(BF1)은 제1 내지 제4 서브 셀 어레이 영역(SB1A, SB1B, SB1C, SB1D)을 포함할 수 있다. 제1 서브 셀 어레이 영역(SB1A)과 제2 서브 셀 어레이 영역(SB1B)은 제1 방향을 따라 서로 이격되어 배치될 수 있다. 제3 서브 셀 어레이 영역(SB1C)과 제4 서브 셀 어레이 영역(SB1D)은 제1 방향을 따라 이격되어 배치되며, 각각 제1 서브 셀 어레이 영역(SB1A)과 제2 서브 셀 어레이 영역(SB1B)으로부터 제2 방향을 따라 이격되어 배치될 수 있다. 제1 서브 셀 어레이 영역(SB1A)은 복수의 제1 워드 라인(130-1)에 의해 제2 서브 셀 어레이 영역(SB1B)과 연결될 수 있고, 제1 서브 셀 어레이 영역(SB1A)은 복수의 제1 비트 라인(160-1)에 의해 제3 서브 셀 어레이 영역(SB1C)과 연결될 수 있다.
도 4에 예시적으로 도시된 바와 같이, 제1 서브 셀 어레이 영역(SB1A)과 제2 서브 셀 어레이 영역(SB1B) 사이에는 복수의 제1 워드 라인(130-1) 각각에 연결되는 제1 워드 라인 콘택(134-1)이 배치될 수 있다. 또한, 제1 서브 셀 어레이 영역(SB1A)과 제3 서브 셀 어레이 영역(SB1C) 사이에는 복수의 제1 비트 라인(160-1) 각각에 연결되는 제1 비트 라인 콘택(164-1)이 배치될 수 있다.
도 4 또는 도 8에 예시적으로 도시된 바와 같이, 제1 워드 라인 콘택(134-1)이 제1 서브 셀 어레이 영역(SB1A)과 제2 서브 셀 어레이 영역(SB1B) 사이에 배치됨에 따라, 제1 워드 라인 콘택(134-1)은 복수의 제1 워드 라인(130-1) 각각의 제1 방향을 따른 중앙 지점과 오버랩되도록 배치될 수 있다. 즉, 복수의 제1 워드 라인(130-1) 각각이 제1 방향을 따라 제1 길이(L1)를 가질 때, 제1 워드 라인 콘택(134-1)과 복수의 제1 워드 라인(130-1) 각각 사이의 거리는 제1 길이(L1)의 1/2 배에 대응될 수 있다. 따라서, 제1 워드 라인 콘택(134-1)로부터 가장 멀리 배치된 메모리 셀(MC) 사이의 거리가 제1 길이(L1)의 1/2 배에 대응될 수 있다.
제1 워드 라인 콘택(134-1)이 제1 서브 셀 어레이 영역(SB1A)과 제2 서브 셀 어레이 영역(SB1B) 사이에 배치됨에 따라, 제1 워드 라인 콘택(134-1)과 메모리 셀(MC) 사이의 거리가 감소될 수 있고 제1 셀 블록(BF1)은 더 작은 배선 저항을 가질 수 있다. 또한 배선 라인의 저항(예를 들어 복수의 제1 워드 라인(130-1)의 저항)에 의한 전압 강하(또는 iR drop)가 감소될 수 있고, 따라서 제1 셀 블록(BF1) 내에 배치되는 복수의 메모리 셀(MC) 각각의 위치에 따른 전기적 특성의 차이 또는 편차가 감소될 수 있다.
도 5에 예시적으로 도시된 바와 같이, 제2 셀 블록(BF2)은 제1 내지 제4 서브 셀 어레이 영역(SB2A, SB2B, SB2C, SB2D)을 포함할 수 있다. 평면도에서, 제2 셀 블록(BF2)은 제1 셀 블록(BF1)으로부터 제1 셀 블록(BF1)의 제1 방향을 따른 제1 폭(W1)(도 2a 참조)의 1/2 배만큼 시프트되어 배치될 수 있다. 즉, 제2 셀 블록(BF2) 내에 배치되는 복수의 제2 워드 라인(130-2)은 제1 셀 블록(BF1) 내에 배치되는 복수의 제1 워드 라인(130-1)으로부터 제1 방향을 따라 제1 폭(W1)의 1/2 배만큼 시프트되어 배치될 수 있다. 또한, 제2 셀 블록(BF2) 내에 배치되며, 복수의 제2 워드 라인(130-2)과 연결되는 제2 워드 라인 콘택(134-2)은 제1 셀 블록(BF1) 내에 배치되는 제1 워드 라인 콘택(134-1)으로부터 제1 방향을 따라 제1 폭(W1)의 1/2 배만큼 이격되어 배치될 수 있다. 또는 복수의 제1 워드 라인(130-1) 각각이 제1 방향을 따라 제1 길이(L1)를 가질 때, 복수의 제2 워드 라인(130-2)은 복수의 제1 워드 라인(130-1)으로부터 제1 방향을 따라 제1 길이(L1)의 1/2 배만큼 시프트되어 배치될 수 있고, 제2 워드 라인 콘택(134-2)은 제1 워드 라인 콘택(134-1)으로부터 제1 방향을 따라 제1 길이(L1)의 1/2 배만큼 이격되어 배치될 수 있다. 즉, 평면도에서, 제2 워드 라인 콘택(134-2)은 제1 워드 라인 콘택(134-1)과 오버랩되지 않을 수 있다.
도 6 및 도 7에 예시적으로 도시된 바와 같이, 제3 셀 블록(BF3)은 제1 내지 제4 서브 셀 어레이 영역(SB3A, SB3B, SB3C, SB3D)을 포함할 수 있고, 평면도에서, 제3 셀 블록(BF3)은 제1 셀 블록(BF1)으로부터 제1 셀 블록(BF1)의 제1 방향을 따른 제1 폭(W1)의 1/2 배만큼 시프트되고, 제1 셀 블록(BF1)의 제2 방향을 따른 제2 폭(W2)의 1/2 배만큼 시프트되어 배치될 수 있다. 제4 셀 블록(BF4)은 제1 내지 제4 서브 셀 어레이 영역(SB4A, SB4B, SB4C, SB4D)을 포함할 수 있고, 평면도에서, 제4 셀 블록(BF4)은 제1 셀 블록(BF1)으로부터 제1 셀 블록(BF1)의 제2 방향을 따른 제2 폭(W2)의 1/2 배만큼 시프트되어 배치될 수 있다.
제4 셀 블록(BF4) 내에 배치되는 복수의 제2 비트 라인(160-2)은 제1 셀 블록(BF1) 내에 배치되는 복수의 제1 비트 라인(160-1)으로부터 제2 방향을 따라 제2 폭(W2)의 1/2 배만큼 시프트되어 배치될 수 있다. 또한, 제4 셀 블록(BF4) 내에 배치되며, 복수의 제2 비트 라인(160-2)과 연결되는 제2 비트 라인 콘택(164-2)은 제1 셀 블록(BF1) 내에 배치되는 제1 비트 라인 콘택(164-1)으로부터 제2 방향을 따라 제2 폭(W2)의 1/2 배만큼 이격되어 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 셀 블록(BF1)의 제4 서브 셀 어레이 영역(SB1D) 상에 제2 셀 블록(BF2)의 제3 서브 셀 어레이 영역(SB2C), 제3 셀 블록(BF3)의 제1 서브 셀 어레이 영역(SB3A), 및 제4 셀 블록(BF4)의 제2 서브 셀 어레이 영역(SB4B)이 제3 방향을 따라 순차적으로 배치될 수 있다.
도 4, 도 7, 및 도 8에 예시적으로 도시된 바와 같이, 제4 셀 블록(BF4) 내에 배치되는 복수의 제3 워드 라인(130-3)은 제1 셀 블록(BF1) 내에 배치되는 복수의 제1 워드 라인(130-1)과 수직으로 오버랩되도록 배치될 수 있다. 또한, 복수의 제3 워드 라인(130-3) 각각과 연결되는 제3 워드 라인 콘택(134-3)은, 복수의 제1 워드 라인(130-1) 각각과 연결되는 제1 워드 라인 콘택(134-1)과 오버랩되도록 배치될 수 있다. 복수의 제3 워드 라인(130-3) 각각은 제3 워드 라인 콘택(134-3)에 의해 복수의 제1 워드 라인(130-1) 각각에 전기적으로 연결될 수 있다. 이에 따라, 복수의 제3 워드 라인(130-3)은 제3 워드 라인 콘택(134-3) 및 제1 워드 라인 콘택(134-1)을 통해 복수의 제1 워드 라인(130-1)을 구동하기 위한 제1 워드 라인 구동 영역(DR_WL1)에 전기적으로 연결될 수 있다.
도 8에 예시적으로 도시된 바와 같이, 제1 워드 라인 구동 영역(DR_WL1)은 제1 셀 블록(BF1) 내의 제1 워드 라인 콘택(134-1) 및 제4 셀 블록(BF4) 내의 제3 워드 라인 콘택(134-3)과 수직 오버랩되도록 배치될 수 있으나, 이에 한정되는 것은 아니다. 또한 제2 워드 라인 구동 영역(DR_WL2)은 제2 셀 블록(BL2) 및 제3 셀 블록(BL3) 내의 제2 워드 라인 콘택(134-2)과 수직 오버랩될 수 있다. 제1 비트 라인 구동 영역(DR_BL1)은 제1 셀 블록(BF1) 및 제2 셀 블록(BF2)의 제1 비트 라인 콘택(164-1)과 수직 오버랩되고, 제2 비트 라인 구동 영역(DR_BL2)은 제3 셀 블록(BF3) 및 제4 셀 블록(BF4)의 제2 비트 라인 콘택(164-2)과 수직 오버랩될 수 있다.
도 8 및 도 9에 도시된 바와 같이, 기판(110) 상에는 구동 회로를 구성하는 복수의 트랜지스터(TR)가 형성될 수 있다. 기판(110)에는 소자 분리막(112)에 의해 구동 회로용 활성 영역(도시 생략)이 정의될 수 있고, 상기 활성 영역 상에는 복수의 트랜지스터(TR)가 형성될 수 있다. 복수의 트랜지스터(TR)는 각각 게이트(GL), 게이트 절연막(GI), 및 소스/드레인 영역(SD)을 포함할 수 있다. 게이트(GL)의 양 측벽은 게이트 스페이서(GS)로 덮일 수 있고, 기판(110)의 상면(110T) 상에는 게이트(GL) 및 게이트 스페이서(GS)를 커버하는 식각 정지막(114)이 형성될 수 있다. 식각 정지막(114)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
식각 정지막(114) 상에 제1 하부 절연층(120-1), 제2 하부 절연층(120-2), 제3 하부 절연층(120-3), 및 제4 하부 절연층(120-4)을 포함하는 층간 절연막(120)이 형성될 수 있다. 다층 배선 구조(124)는 복수의 트랜지스터(TR)에 전기적으로 연결될 수 있다. 다층 배선 구조(124)는 기판(110) 상에 차례로 순차적으로 적층되고 상호 전기적으로 연결되는 제1 비아(126-1), 제1 배선층(128-1), 제2 비아(126-2), 및 제2 배선층(128-2)을 포함할 수 있고, 다층 배선 구조(124)는 층간 절연막(120)에 의해 둘러싸일 수 있다. 층간 절연막(120)은 실리콘 산화물과 같은 산화물 또는 실리콘 질화물과 같은 질화물로 형성될 수 있다.
복수의 제1 워드 라인(130-1), 복수의 제1 비트 라인(160-1), 복수의 제2 워드 라인(130-2), 및 복수의 제2 비트 라인(160-2), 및 복수의 제3 워드 라인(130-3)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 복수의 제1 워드 라인(130-1), 복수의 제1 비트 라인(160-1), 복수의 제2 워드 라인(130-2), 및 복수의 제2 비트 라인(160-2), 및 복수의 제3 워드 라인(130-3)은 각각 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있거나, 각각 금속막과, 상기 금속막의 적어도 일부를 덮는 도전성 장벽층을 포함할 수 있다. 상기 도전성 장벽층은 예컨대, Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
메모리 셀(MC)은 복수의 제1 워드 라인(130-1), 복수의 제1 비트 라인(160-1), 복수의 제2 워드 라인(130-2), 복수의 제2 비트 라인(160-2), 및 복수의 제3 워드 라인(130-3) 사이에 배치될 수 있다. 메모리 셀(MC)은 스위칭 유닛(140)과, 스위칭 유닛(140) 상에 배치된 메모리 유닛(150)을 포함할 수 있다. 예시적인 실시예들에서, 메모리 셀(MC)은 사각기둥 형태의 필라(pillar) 구조로 형성될 수 있다. 이와는 달리 메모리 셀(MC)은 원기둥, 타원 기둥, 다각 기둥 등의 다양한 기둥 형태를 가질 수 있다.
층간 절연막(120) 상에서 복수의 제1 워드 라인(130-1) 사이에는 제1 절연층(132-1)이 배치되고, 제1 절연층(132-1) 및 복수의 제1 워드 라인(130-1) 상에는 메모리 셀(MC) 사이의 공간을 채우는 제2 절연층(148-1)이 배치될 수 있다. 제2 절연층(148-1) 상에서 복수의 제1 비트 라인(160-1) 사이에는 제3 절연층(162-1)이 배치되고, 제3 절연층(162-1) 및 복수의 제1 비트 라인(160-1) 상에는 메모리 셀(MC) 사이의 공간을 채우는 제4 절연층(148-2)이 배치될 수 있다. 제4 절연층(148-2) 상에서 복수의 제2 워드 라인(130-2) 사이에는 제5 절연층(132-2)이 배치되고, 제5 절연층(132-2) 및 복수의 제2 워드 라인(130-2) 상에는 메모리 셀(MC) 사이의 공간을 채우는 제6 절연층(148-3)이 배치될 수 있다. 제6 절연층(148-3) 상에서 복수의 제2 비트 라인(160-2) 사이에는 제7 절연층(162-2)이 배치되고, 제7 절연층(162-2) 및 복수의 제2 비트 라인(160-2) 상에는 메모리 셀(MC) 사이의 공간을 채우는 제8 절연층(148-4)이 배치될 수 있다. 제8 절연층(148-4) 상에서 복수의 제3 워드 라인(130-3) 사이에는 제9 절연층(132-3)이 배치될 수 있다. 한편, 제1 내지 제9 절연층(132-1, 148-1, 162-1, 148-2, 132-2, 148-3, 162-2, 148-4, 132-3)은 동일 물질의 절연층으로 형성되거나 적어도 하나는 다른 물질의 절연층으로 형성될 수 있다. 예를 들어, 제1 내지 제9 절연층(132-1, 148-1, 162-1, 148-2, 132-2, 148-3, 162-2, 148-4, 132-3)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물을 포함할 수 있다. 제1 내지 제9 절연층(132-1, 148-1, 162-1, 148-2, 132-2, 148-3, 162-2, 148-4, 132-3) 중 적어도 하나를 대신하여 에어 스페이스들(도시 생략)이 형성될 수도 있고, 이러한 경우에, 상기 에어 스페이스들과 메모리 셀(MC) 사이에 소정의 두께를 갖는 절연 라이너(도시 생략)가 형성될 수도 있다.
도 8 및 도 9에 예시적으로 도시된 바와 같이, 제1 워드 라인 콘택(134-1)은 층간 절연막(120)을 관통하여 기판(110) 상에 배치되는 제1 워드 라인 구동 영역(DR_WL1)에 전기적으로 연결될 수 있다. 제2 워드 라인 콘택(134-2)은 층간 절연막(120) 및 제1 내지 제4 절연층(132-1, 148-1, 162-1, 148-2)을 관통하여 제2 워드 라인 구동 영역(DR_WL2)에 전기적으로 연결될 수 있다. 제1 비트 라인 콘택(164-1)은 층간 절연막(120) 및 제1 및 제2 절연층(132-1, 148-1)을 관통하여 제1 비트 라인 구동 영역(DR_BL1)에 전기적으로 연결될 수 있고, 제2 비트 라인 콘택(164-2)은 층간 절연막(120) 및 제1 내지 제6 절연층(132-1, 148-1, 162-1, 148-2, 132-2, 148-3)을 관통하여 제2 비트 라인 구동 영역(DR_BL2)에 전기적으로 연결될 수 있다. 또한, 제3 워드 라인 콘택(134-3)은 제1 워드 라인 콘택(134-1)을 통해 제1 워드 라인 구동 영역(DR_WL1)에 전기적으로 연결될 수 있다.
일반적으로, 수직 방향으로 복수 층의 셀 블록들이 적층되는 경우, 상기 셀 블록에 전기적 연결을 제공하기 위하여 필요한 비트 라인 콘택 및 워드 라인 콘택을 포함하는 배선 연결 구조는 상기 셀 블록의 외곽에 배치될 수 있다. 특히 수직 방향으로 복수 층의 셀 블록들이 적층되는 경우, 각각의 층의 셀 블록에 대한 배선 연결 구조가 상기 셀 블록의 외곽에 배치되므로, 상기 배선 연결 구조를 형성하기 위한 배선 연결 영역의 면적이 증가되며 이에 따라 메모리 소자의 전체 칩 면적이 증가되는 문제가 있다.
그러나, 전술한 예시적인 실시예들에 따르면, 워드 라인 콘택(134-1, 134-2, 134-3) 및 비트 라인 콘택(164-1, 164-2)이 제1 내지 제4 셀 블록(BF1, BF2, BF3, BF4)과 오버랩되는 위치에 배치될 수 있다. 따라서, 워드 라인 콘택(134-1, 134-2, 134-3) 및 비트 라인 콘택(164-1, 164-2)에 의해 제1 내지 제4 셀 블록(BF1, BF2, BF3, BF4)으로부터 구동 회로 영역(DR)(도 2a 참조)까지 최소화된 길이를 갖는 배선 연결 구조가 얻어질 수 있다. 따라서 메모리 소자(100)는 콤팩트한 사이즈를 가질 수 있다.
또한, 전술한 예시적인 실시예들에 따르면, 제1 워드 라인 콘택(134-1)이 제1 서브 셀 어레이 영역(SB1A)과 제2 서브 셀 어레이 영역(SB1B) 사이에 배치됨에 따라, 제1 워드 라인 콘택(134-1)과 메모리 셀(MC) 사이의 거리가 감소될 수 있고, 이에 따라 배선 라인의 저항에 의한 전압 강하(또는 iR drop)가 감소될 수 있다. 결과적으로, 제1 내지 제4 셀 블록(BF1, BF2, BF3, BF4) 내에 배치되는 메모리 셀(MC) 각각의 위치에 따른 전기적 특성의 차이 또는 편차가 감소될 수 있다.
아래에서는 도 10 내지 도 14를 참조로 예시적인 실시예들에 따른 메모리 셀(MC, MC-1, MC-2, MC-3, MC-4)의 세부 구성을 설명하도록 한다.
도 10을 참조하면, 메모리 셀(MC)은 스위칭 유닛(140)과, 스위칭 유닛(140) 상에 배치된 메모리 유닛(150)을 포함할 수 있다. 스위칭 유닛(140)은 복수의 제1 워드 라인(130-1) 각각 상에 순차적으로 적층된 제1 전극층(142), 스위칭 물질층(144), 및 제2 전극층(146)을 포함할 수 있다.
스위칭 물질층(144)은 전류의 흐름을 제어할 수 있는 전류 조정 층일 수 있다. 스위칭 물질층(144)은 스위칭 물질층(144) 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질층을 포함할 수 있다. 예컨대, 스위칭 물질층(144)은 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 특성을 갖는 물질층을 포함할 수 있다. OTS 물질층을 기반으로 하는 스위칭 물질층(144)의 기능을 간단히 설명하면, 스위칭 물질층(144)에 문턱 전압보다 작은 전압이 인가될 때 스위칭 물질층(144)은 전류가 거의 흐르지 않은 고저항 상태를 유지하고, 스위칭 물질층(144)에 문턱 전압보다 큰 전압이 인가될 때, 저저항 상태가 되어 전류가 흐르기 시작한다. 또한, 스위칭 물질층(144)을 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 스위칭 물질층(144)은 고저항 상태로 변화될 수 있다.
스위칭 물질층(144)은 OTS 물질층으로서 칼코게나이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 스위칭 물질층(144)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 인듐(In), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 스위칭 물질층(144)은 약 14% 농도의 실리콘(Si), 약 39% 농도의 텔레륨(Te), 약 37% 농도의 비소(As), 약 9% 농도의 저머늄(Ge), 및 약 1% 농도의 인듐(In)을 포함할 수 있다. 여기서, 백분율 비는 원자 구성 요소가 총 100%인 원자 백분율 비이고, 이하에서도 마찬가지이다. 다른 실시예들에서, 스위칭 물질층(144)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 황(S), 셀레늄(Se), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 스위칭 물질층(144)은 약 5% 농도의 실리콘(Si), 약 34% 농도의 텔레륨(Te), 약 28% 농도의 비소(As), 약 11% 농도의 저머늄(Ge), 약 21% 농도의 황(S), 및 약 1% 농도의 셀레늄(Se)을 포함할 수 있다. 또 다른 실시예들에서, 스위칭 물질층(144)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 황(S), 셀레늄(Se), 안티몬(Sb), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 스위칭 물질층(144)은 약 21% 농도의 텔레륨(Te), 약 10% 농도의 비소(As), 약 15% 농도의 저머늄(Ge), 약 2% 농도의 황(S), 약 50% 농도의 셀레늄(Se), 및 약 2% 농도의 안티몬(Sb)을 포함할 수 있다.
한편, 스위칭 물질층(144)은 OTS 물질층에 한정되는 것은 아니고, 소자를 선택할 수 있는 기능을 할 수 있는 다양한 물질층을 포함할 수 있다. 예컨대, 스위칭 물질층(144)은 다이오드, 터널 정션(tunnel junction), PNP 다이오드 또는 BJT, MIEC(Mixed Ionic-Electronic Conduction) 등을 포함할 수 있다.
제1 전극층(142) 및 제2 전극층(146)은 전류 통로의 기능을 하는 층으로서 도전성 물질로 형성될 수 있다. 예를 들어, 제1 전극층(142) 및 제2 전극층(146)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 제1 전극층(142) 및 제2 전극층(146)은 각각 TiN 막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
메모리 유닛(150)은 스위칭 유닛(140) 상에 순차적으로 적층된 제3 전극층(152), 가변 저항층(154), 및 제4 전극층(156)을 포함할 수 있다.
예시적인 실시예들에 있어서, 가변 저항층(154)은 가열 시간에 따라 비정질 상태와 결정질 상태 사이에서 가역적으로 변화하는 상변화 물질을 포함할 수 있다. 예컨대, 가변 저항층(154)은 가변 저항층(154)의 양단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 상(phase)이 가역적으로 변화될 수 있고, 이러한 상변화에 의해 저항이 변화될 수 있는 물질을 포함할 수 있다. 구체적으로, 상기 상변화 물질은 비정질(amorphous) 상에서 고저항 상태가 되고, 결정질(crystalline) 상에서 저저항 상태가 될 수 있다. 고저항 상태를 "0"으로, 저저항 상태 "1"로 정의함으로써, 가변 저항층(154)에 데이터가 저장될 수 있다.
일부 실시예들에서, 가변 저항층(154)은 주기율표의 족로부터의 하나 이상의 원소(칼코겐 원소) 및 선택적으로 , Ⅳ 또는 족로부터의 하나 이상의 화학적 개질제(chemical modifier)를 포함할 수 있다. 예를 들어, 가변 저항층(154)은 Ge-Sb-Te를 포함할 수 있다. 여기서 사용되는 하이픈(-)표시된 화학적 조성 표기는 특정 혼합물 또는 화합물에 포함된 원소를 표시하고, 표시된 원소를 포함하는 모든 화학식 구조를 나타낼 수 있다. 예를 들어, Ge-Sb-Te는 Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등의 물질일 수 있다.
가변 저항층(154)은 전술한 Ge-Sb-Te 외에도 다양한 상변화 물질을 포함할 수 있다. 예를 들어, 가변 저항층(154)은 Ge-Te, Sb-Te, In-Se, Ga-Sb, In-Sb, As-Te, Al-Te, Bi-Sb-Te(BST), In-Sb-Te(IST), Ge-Sb-Te, Te-Ge-As, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, In-Ge-Te, Ge-Sn-Te, Ge-Bi-Te, Ge-Te-Se, As-Sb-Te, Sn-Sb-Bi, Ge-Te-O, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, and Ge-Te-Sn-Pt, In-Sn-Sb-Te, As-Ge-Sb-Te 중 적어도 하나 또는 그 조합을 포함할 수 있다.
가변 저항층(154)을 이루는 각 원소는 다양한 화학적 조성비 (stoichiometry)를 가질 수 있다. 각 원소의 화학적 조성비에 따라 가변 저항층(154)의 결정화 온도, 용융 온도, 결정화 에너지에 따른 상변화 속도, 및 데이터 리텐션(retention) 특성이 조절될 수 있다.
가변 저항층(154)은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 중 적어도 어느 하나의 불순물을 더 포함할 수 있다. 상기 불순물에 의해 메모리 소자(100)의 구동 전류가 변화될 수 있다. 또한, 가변 저항층(154)은 금속을 더 포함할 수 있다. 예를 들어, 가변 저항층(154)은 알루미늄(Al), 갈륨(Ga), 아연(Zn), 티타늄(Ti), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 이리듐(Ir), 백금(Pt), 지르코늄(Zr), 탈륨(Tl), 납(Pd), 및 폴로늄(Po) 중 적어도 어느 하나를 포함할 수 있다. 이러한 금속 물질들은 가변 저항층(154)의 전기 전도성 및 열전도성을 증가시킬 수 있고, 이에 따라 결정화 속도를 증가시켜 셋 속도를 증가시킬 수 있다. 또한, 상기 금속 물질들은 가변 저항층(154)의 데이터 리텐션 특성을 향상시킬 수 있다.
가변 저항층(154)은 서로 다른 물성을 가지는 두 개 이상의 층들이 적층된 다층 구조를 가질 수 있다. 복수의 층들의 수 또는 두께는 자유롭게 선택될 수 있다. 복수의 층들 사이에는 복수의 층들간에 물질 확산을 방지하는 역할을 하는 배리어층이 더 형성될 수 있다. 또한, 가변 저항층(154)은 서로 다른 물질을 포함하는 복수의 층들이 교대로 적층되는 초격자(Super-Lattice) 구조를 가질 수 있다. 예를 들어, 가변 저항층(154)은 Ge-Te으로 이루어지는 제1 층과 Sb-Te으로 이루어지는 제2 층이 교대로 적층되는 구조를 포함할 수 있다. 다만, 상기 제1 층 및 제2 층의 물질이 상기 Ge-Te 및 Sb-Te에 한정되는 것은 아니며, 전술한 다양한 물질들을 각각 포함할 수 있다.
이상 가변 저항층(154)으로서 상변화 물질을 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며 가변 저항층(154)은 저항 변화 특성을 가지는 다양한 물질을 포함할 수 있다.
일부 실시예들에서, 가변 저항층(154)이 전이 금속 산화물을 포함하는 경우, 메모리 소자(100)는 ReRAM (Resistive RAM)이 될 수 있다. 전이 금속 산화물을 포함하는 가변 저항층(154)은 프로그램 동작에 의하여 적어도 하나의 전기적 통로가 가변 저항층(154) 내에 생성되거나 소멸될 수 있다. 상기 전기적 통로가 생성된 경우에 가변 저항층(154)은 낮은 저항값을 가질 수 있으며, 상기 전기적 통로가 소멸된 경우에 가변 저항층(154)은 높은 저항 값을 가질 수 있다. 이러한 가변 저항층(154)의 저항 값 차이를 이용하여 메모리 소자(100)는 데이터를 저장할 수 있다.
가변 저항층(154)이 전이 금속 산화물로 이루어지는 경우, 상기 전이 금속 산화물은 Ta, Zr, Ti, Hf, Mn, Y, Ni, Co, Zn, Nb, Cu, Fe, 또는 Cr 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예를 들면, 상기 전이 금속 산화물은 Ta2O5-x, ZrO2 -x, TiO2 -x, HfO2 -x, MnO2 -x, Y2O3 -x, NiO1 -y, Nb2O5 -x, CuO1 -y, 또는 Fe2O3 -x 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있다. 상기 예시된 물질들에서, x 및 y는 각각 0≤x≤1.5 및 0≤y≤0.5의 범위 내에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
다른 실시예들에서, 가변 저항층(154)이 자성체로 이루어지는 2개의 전극과, 이들 2개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ(Magnetic Tunnel Junction) 구조를 가지는 경우, 메모리 소자(100)는 MRAM (Magnetic RAM)이 될 수 있다.
상기 2개의 전극은 각각 자화 고정층 및 자화 자유층일 수 있으며, 이들 사이에 개재된 상기 유전체는 터널 배리어층일 수 있다. 상기 자화 고정층은 일 방향으로 고정된 자화 방향을 갖고, 상기 자화 자유층은 상기 자화 고정층의 자화 방향에 평행 또는 반 평행하도록 변경 가능한 자화 방향을 가질 수 있다. 상기 자화 고정층 및 상기 자화 자유층의 자화 방향들은 상기 터널 배리어층의 일면에 평행할 수 있으나, 이에 한정되는 것은 아니다. 상기 자화 고정층 및 상기 자화 자유층의 자화 방향들은 상기 터널 배리어층의 일면에 수직할 수 있다.
상기 자화 자유층의 자화 방향이 상기 자화 고정층의 자화 방향과 평행한 경우, 가변 저항층(154)은 제1 저항값을 가질 수 있다. 한편, 상기 자화 자유층의 자화 방향이 상기 자화 고정층의 자화 방향에 반 평행한 경우, 가변 저항층(154)은 제2 저항값을 가질 수 있다. 이러한 저항값의 차이를 이용하여 메모리 소자(100)는 데이터를 저장할 수 있다. 상기 자화 자유층의 자화 방향은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
상기 자화 고정층 및 상기 자화 자유층은 자성 물질을 포함할 수 있다. 이때, 상기 자화 고정층은 상기 자화 고정층 내 강자성 물질의 자화 방향을 고정시키는 반강자성 물질을 더 포함할 수 있다. 상기 터널 배리어는 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
제3 전극층(152) 및 제4 전극층(156)은 전류 통로의 기능을 하는 층으로서 도전성 물질로 형성될 수 있다. 예를 들어, 제3 전극층(152) 및 제4 전극층(156)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 있어서, 제3 전극층(152) 및 제4 전극층(156) 중 적어도 하나는 가변 저항층(154)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 예를 들어, 제3 전극층(152) 및 제4 전극층(156)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 혹은 이들의 조합과 같은 고융점 금속 또는 이들의 질화물, 또는 카본계 도전 물질로 이루어질 수 있다. 그러나 제3 전극층(152) 및 제4 전극층(156)의 재질이 상기 물질들에 한정되는 것은 아니다. 다른 실시예들에서, 제3 전극층(152) 및 제4 전극층(156)은 각각 금속, 도전성 금속 질화물, 또는 도전성 금속 산화물로 이루어지는 도전막과, 상기 도전막의 적어도 일부를 덮는 적어도 하나의 도전성 장벽층을 포함할 수 있다. 상기 도전성 장벽층은 금속 산화물, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 10에 예시적으로 도시된 것과 달리, 제1 내지 제4 전극층(142, 146, 152, 156) 중 적어도 하나는 생략될 수 있다. 스위칭 물질층(144)과 가변 저항층(154)의 사이의 직접적인 접촉에 의한 오염 또는 접촉 불량 등을 방지하기 위하여 제2 및 제3 전극층(146, 152) 중 어느 하나는 생략되지 않을 수 있다. 또한 도 10에 예시적으로 도시된 것과 달리, 제2 및 제3 전극층(146, 152) 중 어느 하나의 두께가 상대적으로 두껍게 형성될 수도 있다. 이에 따라, 제3 전극층(152) 또는 제4 전극층(156)이 발열하여 가변 저항층(154)이 상변화될 때, 이에 인접하게 배치되는 스위칭 물질층(144)에 상기 발열에 의한 영향이 가해지는 것이 방지될 수 있다(예를 들어, 제3 전극층(152) 또는 제4 전극층(156)으로부터의 열에 의해 스위칭 물질층(144)이 부분적으로 결정화되는 등 스위칭 물질층(144)의 열화 또는 손상이 발생하는 것이 방지될 수 있다).
도 11을 참조하면, 메모리 셀(MC-1)은 복수의 제1 워드 라인(130-1) 상에 배치되는 메모리 유닛(150)과, 메모리 유닛(150) 상에 배치되는 스위칭 유닛(140)을 포함할 수 있다.
예시적인 실시예들에 따르면, 메모리 셀(MC-1)은 도 10을 참조로 설명한 메모리 셀(MC)과 함께 메모리 소자(100) 내에 채용될 수도 있다. 예를 들어, 메모리 셀(MC, MC-1) 내에 흐르는 전류의 방향을 동일하게 하기 위하여, 복수의 제1 워드 라인(130-1)과 복수의 제1 비트 라인(160-1) 사이에 메모리 셀(MC-1)이 배치되고, 복수의 제1 비트 라인(160-1)과 복수의 제2 워드 라인(130-2) 사이에 메모리 셀(MC)이 배치될 수도 있다.
도 12를 참조하면, 메모리 셀(MC-2)은 경사 측벽(150SW)을 가질 수 있고, 가변 저항층(154)의 상면의 제2 방향(Y 방향)을 따른 폭은 스위칭 물질층(144)의 상면의 제2 방향을 따른 폭보다 작을 수 있다.
예시적인 실시예들에서, 복수의 제1 워드 라인(130-1) 및 제1 절연층(132-1) 상에 메모리 스택(도시 생략)을 형성하고, 상기 메모리 스택 상에 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 메모리 스택에 이방성 식각 공정을 수행함으로써 메모리 셀(MC-2)이 형성될 수 있다. 상기 이방성 식각 공정에서 메모리 셀(MC-2)의 상부 폭이 식각 분위기에 더 오래 노출됨에 따라 메모리 셀(MC-2)은 경사 측벽(150SW)을 가질 수 있다.
도 13을 참조하면, 메모리 셀(MC-3)은 가변 저항층(154)의 양 측벽 상에 배치된 스페이서(158)를 더 포함할 수 있다.
예시적인 실시예들에서, 제3 전극층(152) 상에 절연층(도시 생략)을 형성하고, 상기 절연층에 트렌치를 형성한 후, 상기 트렌치의 측벽 상에 스페이서(158)를 형성할 수 있다. 이후, 스페이서(158) 상에 상기 트렌치를 채우는 가변 저항층(154)을 형성할 수 있다. 스페이서(158)는 그 상부 폭보다 그 하부 폭이 더 큰 형상으로 형성될 수 있다. 전술한 제조 공정은 다마신(Damascene) 공정으로 지칭될 수도 있다.
도 14를 참조하면, 메모리 셀(MC-4)은 'L' 형상을 갖는 제3 전극층(152A)을 포함할 수 있고, 제3 전극층(152A)의 양 측벽 상에는 스페이서(152B)가 형성될 수 있다.
제3 전극층(152A)은 가변 저항층(154)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 여기서, 제3 전극층(152A)은 가열 전극(heating electrode)으로 지칭될 수 있다. 제3 전극층(152A)과 가변 저항층(154)과의 사이의 상대적으로 작은 접촉 면적에 의해 메모리 유닛(150)의 신뢰성이 향상될 수 있다.
도 15는 예시적인 실시예들에 따른 메모리 소자(100A)를 나타내는 레이아웃도이다. 도 15는 도 3의 제4 셀 블록(BF4) 부분에서의 레이아웃을 도시하였다. 도 15에서, 도 1 내지 도 14에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 15를 참조하면, 제3 워드 라인 콘택(134-3A, 134-3B)은 지그재그 형상으로 배열될 수 있다. 즉, 복수의 제3 워드 라인(130-3) 중 홀수 번째의 제3 워드 라인(130-3)에 연결되는 제3 워드 라인 콘택(134-3A)과, 복수의 제3 워드 라인(130-3) 중 짝수 번째의 제3 워드 라인(130-3)에 연결되는 제3 워드 라인 콘택(134-3B)이 제1 방향(X 방향)으로 소정의 간격만큼 이격되어 배치될 수 있다.
도 15에 도시되지는 않았지만, 제1 워드 라인 콘택(134-1), 제2 워드 라인 콘택(134-2), 제1 비트 라인 콘택(164-1), 및 제2 비트 라인 콘택(164-2) 모두 제3 워드 라인 콘택(134-3A, 134-3B)과 유사하게 지그재그 형상으로 배열될 수 있다.
도 16은 예시적인 실시예들에 따른 메모리 소자(100B)를 나타내는 단면도이다. 도 16은 도 4 내지 도 7의 B1-B1' 선을 따른 단면에 대응되는 단면을 나타낸다. 도 16에서, 도 1 내지 도 15에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 16을 참조하면, 제1 비트 라인 콘택(164-1) 및 제2 비트 라인 콘택(164-2)은 복수의 스터드(CO_U)를 포함할 수 있다. 예를 들어, 제1 비트 라인 콘택(164-1)은 층간 절연막(120)에 의해 둘러싸이는 스터드(CO_U)와, 제1 및 제2 절연층(132-1, 148-1)에 의해 둘러싸이는 스터드(CO_U)의 적층 구조를 가질 수 있다. 제2 비트 라인 콘택(164-2)은 층간 절연막(120)에 의해 둘러싸이는 스터드(CO_U), 제1 및 제2 절연층(132-1, 148-1)에 의해 둘러싸이는 스터드(CO_U), 제3 및 제4 절연층(162-1, 148-2)에 의해 둘러싸이는 스터드(CO_U), 및 제5 및 제6 절연층(132-2, 148-3)에 의해 둘러싸이는 스터드(CO_U)의 적층 구조를 가질 수 있다.
도시되지는 않았지만, 제1 워드 라인 콘택(134-1)(도 8 참조), 제2 워드 라인 콘택(134-2)(도 8 참조), 및 제3 워드 라인 콘택(134-3)(도 8 참조) 또한 복수의 스터드(CO_U)의 적층 구조로 형성될 수 있다.
도 17 및 도 18은 예시적인 실시예들에 따른 메모리 소자(100C)를 나타내는 단면도들이다. 도 17은 도 4 내지 도 7의 A1-A1' 선을 따른 단면에 대응되는 단면을 나타내고, 도 18은 도 4 내지 도 7의 B1-B1' 선을 따른 단면에 대응되는 단면을 나타낸다. 도 17 및 도 18에서, 도 1 내지 도 16에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 17 및 도 18을 참조하면, 제1 방향(X 방향)으로 연장되는 복수의 제1 워드 라인(130-1), 복수의 제2 워드 라인(130-2), 복수의 제3 워드 라인(130-3), 및 복수의 제4 워드 라인(130-4)과, 제2 방향(Y 방향)으로 연장되는 복수의 제1 비트 라인(160-1), 복수의 제2 비트 라인(160-2), 복수의 제3 비트 라인(160-3), 및 복수의 제4 비트 라인(160-4)이 기판(110) 상에서 서로 다른 레벨 상에 배치될 수 있다.
메모리 셀(MC)은 복수의 제1 워드 라인(130-1)과 복수의 제1 비트 라인(160-1)과의 사이, 복수의 제2 워드 라인(130-2)과 복수의 제2 비트 라인(160-2)과의 사이, 복수의 제3 워드 라인(130-3)과 복수의 제3 비트 라인(160-3)과의 사이, 및 복수의 제4 워드 라인(130-4)과 복수의 제4 비트 라인(160-4)과의 사이에 각각 배치될 수 있다.
복수의 제1 워드 라인(130-1)은 복수의 제4 워드 라인(130-4)과 수직으로 오버랩될 수 있고, 복수의 제1 워드 라인(130-1) 각각에 연결되는 제1 워드 라인 콘택(134-1)이 복수의 제4 워드 라인(130-4) 각각에 연결되는 제4 워드 라인 콘택(134-4)과 전기적으로 연결될 수 있다. 복수의 제2 워드 라인(130-2)은 복수의 제3 워드 라인(130-3)과 수직으로 오버랩될 수 있고, 복수의 제2 워드 라인(130-2) 각각에 연결되는 제2 워드 라인 콘택(134-2)이 복수의 제3 워드 라인(130-3) 각각에 연결되는 제3 워드 라인 콘택(134-3)과 전기적으로 연결될 수 있다.
복수의 제1 비트 라인(160-1)은 복수의 제2 비트 라인(160-2)과 수직으로 오버랩될 수 있고, 복수의 제1 비트 라인(160-1) 각각에 연결되는 제1 비트 라인 콘택(164-1)이 복수의 제2 비트 라인(160-2) 각각에 연결되는 제2 비트 라인 콘택(164-2)과 전기적으로 연결될 수 있다. 복수의 제3 비트 라인(160-3)은 복수의 제4 비트 라인(160-4)과 수직으로 오버랩될 수 있고, 복수의 제3 비트 라인(160-3) 각각에 연결되는 제3 비트 라인 콘택(164-3)이 복수의 제4 비트 라인(160-4) 각각에 연결되는 제4 비트 라인 콘택(164-4)과 전기적으로 연결될 수 있다.
복수의 제1 비트 라인(160-1)과 복수의 제2 워드 라인(130-2)과의 사이, 복수의 제2 비트 라인(160-2)과 복수의 제3 워드 라인(130-3)과의 사이, 및 복수의 제3 비트 라인(160-3)과 복수의 제4 워드 라인(130-4)과의 사이에는 중간 절연층(182-1, 182-2, 182-3)이 더 형성될 수 있다.
도 19 및 도 20은 예시적인 실시예들에 따른 메모리 소자(100D)를 나타내는 단면도들이다. 도 19는 도 4 및 도 5의 A1-A1' 선을 따른 단면에 대응되는 단면을 나타내고, 도 20은 도 4 및 도 5의 B1-B1' 선을 따른 단면에 대응되는 단면을 나타낸다.
도 19 및 도 20을 참조하면, 복수의 제1 워드 라인(130-1)은 기판(110) 상에서 제1 방향(도 19의 X 방향)을 따라 연장될 수 있고, 복수의 제1 비트 라인(160-1)은 복수의 제1 워드 라인(130-1) 상에서 제2 방향(도 20의 Y 방향)을 따라 연장될 수 있다. 복수의 제2 워드 라인(130-2)은 복수의 제1 비트 라인(160-1) 상에서 제1 방향을 따라 연장될 수 있고, 복수의 제2 워드 라인(130-2)은 복수의 제1 워드 라인(130-1)으로부터 제1 방향을 따라 제1 폭(W1)(도 2b 참조)의 1/2 배만큼 시프트되어 배치될 수 있다. 복수의 제2 비트 라인(160-2)은 복수의 제2 워드 라인(130-2) 상에서 제2 방향을 따라 연장될 수 있으며, 복수의 제1 비트 라인(160-1)과 수직 오버랩되도록 배치될 수 있다.
복수의 제2 비트 라인(160-2) 각각은 제2 비트 라인 콘택(164-2)을 통해 복수의 제1 비트 라인(160-1)과 전기적으로 연결될 수 있고, 복수의 제1 비트 라인(160-1) 각각은 제1 비트 라인 콘택(164-1)을 통해 제1 비트 라인 구동 영역(DR_BL1)과 전기적으로 연결될 수 있다.
전술한 예시적인 실시예들에 따르면, 워드 라인 콘택(134-1, 134-2) 및 비트 라인 콘택(164-1, 164-2)이 워드 라인(130-1, 130-2) 및 비트 라인(160-1, 160-2) 각각의 중앙 지점과 연결됨에 따라 워드 라인(130-1, 130-2) 및 비트 라인(160-1, 160-2)으로부터 구동 회로 영역(DR)(도 2b 참조)까지 최소화된 길이를 갖는 배선 연결 구조가 얻어질 수 있다. 따라서 메모리 소자(100D)는 콤팩트한 사이즈를 가질 수 있다. 또한 워드 라인 콘택(134-1, 134-2) 및 비트 라인 콘택(164-1, 164-2)이 워드 라인(130-1, 130-2) 및 비트 라인(160-1, 160-2) 각각의 중앙 지점과 연결됨에 따라 메모리 셀(MC) 각각의 위치에 따른 전기적 특성의 차이 또는 편차가 감소될 수 있다.
도 21 및 도 22는 예시적인 실시예들에 따른 메모리 소자(100E)를 나타내는 단면도들이다. 도 21은 도 4 및 도 5의 A1-A1' 선을 따른 단면에 대응되는 단면을 나타내고, 도 22는 도 4 및 도 5의 B1-B1' 선을 따른 단면에 대응되는 단면을 나타낸다.
도 21 및 도 22를 참조하면, 복수의 제1 워드 라인(130-1)은 기판(110) 상에서 제1 방향(도 21의 X 방향)을 따라 연장될 수 있고, 복수의 제1 비트 라인(160-1)은 복수의 제1 워드 라인(130-1) 상에서 제2 방향(도 22의 Y 방향)을 따라 연장될 수 있다. 복수의 제2 워드 라인(130-2)은 복수의 제1 비트 라인(160-1) 상에서 제1 방향을 따라 연장될 수 있고, 복수의 제2 워드 라인(130-2)은 복수의 제1 워드 라인(130-1)과 수직 오버랩되도록 배치될 수 있다. 복수의 제2 비트 라인(160-2)은 복수의 제2 워드 라인(130-2) 상에서 제2 방향을 따라 연장될 수 있으며, 복수의 제1 비트 라인(160-1)으로부터 제2 방향을 따라 제2 폭(W2)(도 2c 참조)의 1/2 배만큼 시프트되어 배치될 수 있다.
복수의 제2 워드 라인(130-2) 각각은 제2 워드 라인 콘택(134-2)을 통해 복수의 제1 워드 라인(130-1)과 전기적으로 연결될 수 있고, 복수의 제1 워드 라인(130-1) 각각은 제1 워드 라인 콘택(134-1)을 통해 제1 워드 라인 구동 영역(DR_WL1)과 전기적으로 연결될 수 있다.
전술한 예시적인 실시예들에 따르면, 워드 라인 콘택(134-1, 134-2) 및 비트 라인 콘택(164-1, 164-2)이 워드 라인(130-1, 130-2) 및 비트 라인(160-1, 160-2) 각각의 중앙 지점과 연결됨에 따라 워드 라인(130-1, 130-2) 및 비트 라인(160-1, 160-2)으로부터 구동 회로 영역(DR)(도 2c 참조)까지 최소화된 길이를 갖는 배선 연결 구조가 얻어질 수 있다. 따라서 메모리 소자(100E)는 콤팩트한 사이즈를 가질 수 있다. 또한 워드 라인 콘택(134-1, 134-2) 및 비트 라인 콘택(164-1, 164-2)이 워드 라인(130-1, 130-2) 및 비트 라인(160-1, 160-2) 각각의 중앙 지점과 연결됨에 따라 메모리 셀(MC) 각각의 위치에 따른 전기적 특성의 차이 또는 편차가 감소될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
BF1, BF2, BF3, BF4: 제1 내지 제4 셀 블록
SB1A, SB1B, SB1C, SB1D: 서브 셀 어레이 영역
130-1, 130-2, 130-3, 130-4: 제1 내지 제4 워드 라인
160-1, 160-2, 160-3, 160-4: 제1 내지 제4 비트 라인
134-1, 134-2, 134-3, 134-4: 워드 라인 콘택
164-1, 164-2, 164-3, 164-4: 비트 라인 콘택
140: 스위칭 유닛 150: 메모리 유닛

Claims (20)

  1. 기판 상에서 제1 레벨에 위치하는 제1 셀 블록; 및
    상기 기판 상에서 상기 제1 레벨과 다른 제2 레벨에 위치하는 제2 셀 블록을 포함하고,
    상기 제1 및 제2 셀 블록 각각은,
    상기 기판의 상면과 평행한 제1 방향으로 연장되는 워드 라인,
    상기 워드 라인의 중앙 지점에 연결되는 워드 라인 콘택,
    상기 기판의 상면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인,
    상기 비트 라인의 중앙 지점에 연결되는 비트 라인 콘택, 및
    상기 워드 라인과 상기 비트 라인 사이에 배치되며, 메모리 유닛과 스위칭 유닛을 포함하는 메모리 셀을 포함하고,
    상기 제1 및 제2 셀 블록 각각은,
    상기 제1 방향으로 이격되어 배치되는 제1 서브 셀 어레이 영역과 제2 서브 셀 어레이 영역, 및
    상기 제2 방향으로 상기 제1 서브 셀 어레이 영역과 제2 서브 셀 어레이 영역으로부터 각각 이격되어 배치되는 제3 서브 셀 어레이 영역과 제4 서브 셀 어레이 영역을 포함하고,
    상기 제2 셀 블록의 상기 제1 서브 셀 어레이 영역이 상기 제1 셀 블록의 상기 제2 서브 셀 어레이 영역과 수직 오버랩되거나, 상기 제2 셀 블록의 상기 제1 서브 셀 어레이 영역이 상기 제1 셀 블록의 상기 제3 서브 셀 어레이 영역과 수직 오버랩되는 것을 특징으로 하는 메모리 소자.
  2. 제1항에 있어서, 상기 제1 셀 블록과 상기 제2 셀 블록은 부분적으로 수직 오버랩되고,
    상기 제2 셀 블록의 상기 제3 서브 셀 어레이 영역이 상기 제1 셀 블록의 상기 제4 서브 셀 어레이 영역과 수직 오버랩되는 것을 특징으로 하는 메모리 소자.
  3. 제1항에 있어서, 상기 제1 셀 블록은 상기 제1 방향을 따라 제1 폭과 상기 제2 방향을 따라 제2 폭을 가지며,
    평면도에서, 상기 제2 셀 블록은 상기 제1 셀 블록으로부터 상기 제1 방향으로 상기 제1 폭의 1/2 배만큼 시프트되는 것을 특징으로 하는 메모리 소자.
  4. 제3항에 있어서, 평면도에서, 상기 제2 셀 블록 내의 상기 워드 라인은, 상기 제1 셀 블록 내의 상기 워드 라인으로부터 상기 제1 폭의 1/2 배만큼 상기 제1 방향을 따라 시프트되는 것을 특징으로 하는 메모리 소자.
  5. 제3항에 있어서, 상기 제2 셀 블록 내의 상기 비트 라인은 상기 비트 라인 콘택에 의해 상기 제1 셀 블록 내의 상기 비트 라인과 전기적으로 연결되는 것을 특징으로 하는 메모리 소자.
  6. 제1항에 있어서, 상기 제1 셀 블록은 상기 제1 방향을 따라 제1 폭과 상기 제2 방향을 따라 제2 폭을 가지며,
    평면도에서, 상기 제2 셀 블록은 상기 제1 셀 블록으로부터 상기 제2 방향으로 상기 제2 폭의 1/2 배만큼 시프트되는 것을 특징으로 하는 메모리 소자.
  7. 제6항에 있어서, 평면도에서, 상기 제2 셀 블록 내의 상기 비트 라인은, 상기 제1 셀 블록 내의 상기 비트 라인으로부터 상기 제2 폭의 1/2배만큼 상기 제2 방향을 따라 시프트되는 것을 특징으로 하는 메모리 소자.
  8. 제6항에 있어서, 상기 제2 셀 블록 내의 상기 워드 라인은 상기 워드 라인 콘택에 의해 상기 제1 셀 블록 내의 상기 워드 라인과 전기적으로 연결되는 것을 특징으로 하는 메모리 소자.
  9. 기판 상에 배치되는 제1 셀 블록;
    상기 제1 셀 블록 상에 배치되는 제2 셀 블록;
    상기 제2 셀 블록 상에 배치되는 제3 셀 블록;
    상기 제3 셀 블록 상에 배치되는 제4 셀 블록; 및
    상기 기판과 상기 제1 셀 블록 사이에 배치되는 제1 워드 라인 구동 영역, 제2 워드 라인 구동 영역, 제1 비트 라인 구동 영역, 및 제2 비트 라인 구동 영역을 포함하고,
    상기 제1 내지 제4 셀 블록 각각은,
    상기 기판의 상면과 평행한 제1 방향으로 연장되는 워드 라인,
    상기 워드 라인의 중앙 지점에 연결되는 워드 라인 콘택,
    상기 기판의 상면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트 라인,
    상기 비트 라인의 중앙 지점에 연결되는 비트 라인 콘택, 및
    상기 워드 라인과 상기 비트 라인 사이에 배치되며, 메모리 유닛과 스위칭 유닛을 포함하는 메모리 셀을 포함하고,
    상기 제1 내지 제4 셀 블록 중 적어도 하나는 상기 제1 내지 제4 셀 블록 중 다른 하나에 대하여 상기 제1 방향 및 상기 제2 방향 중 적어도 하나를 따라 시프트되고,
    상기 제1 및 제2 워드 라인 구동 영역과 상기 제1 및 제2 비트 라인 구동 영역 중 하나는 다른 하나와 수직 오버랩되지 않는 것을 특징으로 하는 메모리 소자.
  10. 제9항에 있어서, 상기 제1 셀 블록은 상기 제1 방향을 따라 제1 폭과 상기 제2 방향을 따라 제2 폭을 가지며,
    상기 제2 셀 블록은 상기 제1 셀 블록에 대하여 상기 제1 폭의 1/2배만큼 상기 제1 방향을 따라 시프트되고, 상기 제3 셀 블록은 상기 제1 셀 블록에 대하여 상기 제1 폭의 1/2배만큼 상기 제1 방향을 따라 및 상기 제2 폭의 1/2배만큼 상기 제2 방향을 따라 시프트되고, 상기 제4 셀 블록은 상기 제1 셀 블록에 대하여 상기 제2 폭의 1/2배만큼 상기 제2 방향을 따라 시프트되는 것을 특징으로 하는 메모리 소자.
  11. 삭제
  12. 제9항에 있어서, 상기 제1 워드 라인 구동 영역은 상기 제1 셀 블록 및 상기 제4 셀 블록의 상기 워드 라인 콘택과 수직 오버랩되고, 상기 제2 워드 라인 구동 영역은 상기 제2 셀 블록 및 상기 제3 셀 블록의 상기 워드 라인 콘택과 수직 오버랩되는 것을 특징으로 하는 메모리 소자.
  13. 제9항에 있어서,
    상기 제1 비트 라인 구동 영역은 상기 제1 셀 블록 및 상기 제2 셀 블록의 상기 비트 라인 콘택과 수직 오버랩되고, 상기 제2 비트 라인 구동 영역은 상기 제3 셀 블록 및 상기 제4 셀 블록의 상기 비트 라인 콘택과 수직 오버랩되는 것을 특징으로 하는 메모리 소자.
  14. 기판 상에서 제1 레벨에 위치하는 제1 셀 블록;
    상기 기판 상에서 상기 제1 레벨과 다른 제2 레벨에 위치하는 제2 셀 블록;
    상기 기판 상에서 상기 제1 및 제2 레벨과 다른 제3 레벨에 위치하는 제3 셀 블록;
    상기 기판 상에서 상기 제1 내지 제3 레벨과 다른 제4 레벨에 위치하는 제4 블록을 포함하고,
    상기 제1 내지 제4 셀 블록 각각은,
    상기 기판의 상면과 평행한 제1 방향으로 이격되어 배치되는 제1 서브 셀 어레이 영역과 제2 서브 셀 어레이 영역; 및
    상기 제1 방향과 수직한 제2 방향으로 상기 제1 서브 셀 어레이 영역과 제2 서브 셀 어레이 영역으로부터 각각 이격되어 배치되는 제3 서브 셀 어레이 영역과 제4 서브 셀 어레이 영역을 포함하고,
    상기 제1 내지 상기 제4 셀 블록은 서로에 대하여 상기 제1 방향 및 상기 제2 방향 중 적어도 하나를 따라 시프트되는 것을 특징으로 하는 메모리 소자.
  15. 제14항에 있어서, 상기 제1 셀 블록의 상기 제4 서브 셀 어레이 영역 상에 상기 제2 셀 블록의 상기 제3 서브 셀 어레이 영역이 배치되고,
    상기 제2 셀 블록의 상기 제3 서브 셀 어레이 영역 상에 상기 제3 셀 블록의 상기 제1 서브 셀 어레이 영역이 배치되고,
    상기 제3 셀 블록의 상기 제1 서브 셀 어레이 영역 상에 상기 제4 셀 블록의 상기 제2 서브 셀 어레이 영역이 배치되는 것을 특징으로 하는 메모리 소자.
  16. 제14항에 있어서, 상기 제1 셀 블록은,
    상기 제1 방향으로 연장되는 복수의 제1 워드 라인;
    상기 제2 방향으로 연장되는 복수의 제1 비트 라인;
    상기 복수의 제1 워드 라인에 연결되고, 상기 제1 서브 셀 어레이 영역과 상기 제2 서브셀 어레이 영역 사이에 배치되는 제1 워드 라인 콘택; 및
    상기 복수의 제1 비트 라인에 연결되고, 상기 제1 서브 셀 어레이 영역과 상기 제3 서브셀 어레이 영역 사이에 배치되는 제1 비트 라인 콘택을 더 포함하는 메모리 소자.
  17. 제16항에 있어서, 상기 제1 서브 셀 어레이 영역 내에 배치되는 상기 복수의 제1 워드 라인 각각은 상기 제2 서브 셀 어레이 영역 내에 배치되는 상기 복수의 제1 워드 라인 각각과 연결되는 것을 특징으로 하는 메모리 소자.
  18. 제16항에 있어서, 상기 제2 셀 블록은,
    상기 제2 방향으로 연장되는 상기 복수의 제1 비트 라인;
    상기 제1 방향으로 연장되는 복수의 제2 워드 라인; 및
    상기 복수의 제2 워드 라인에 연결되고, 상기 제1 서브 셀 어레이 영역과 상기 제2 서브셀 어레이 영역 사이에 배치되는 제2 워드 라인 콘택;을 포함하는 것을 특징으로 하는 메모리 소자.
  19. 제18항에 있어서, 상기 제1 셀 블록의 상기 제1 워드 라인 콘택은 상기 제2 셀 블록의 상기 제2 워드 라인 콘택과 오버랩되지 않는 것을 특징으로 하는 메모리 소자.
  20. 제18항에 있어서, 상기 제1 셀 블록은 상기 제1 방향을 따라 제1 폭을 가지며,
    평면도에서, 상기 제1 셀 블록의 상기 제1 워드 라인 콘택은 상기 제2 셀 블록의 상기 제2 워드 라인 콘택으로부터 상기 제1 폭의 1/2 배만큼 이격되는 것을 특징으로 하는 메모리 소자.
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