JP4516102B2 - Esd保護回路 - Google Patents
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Description
図1は、本発明の第1実施形態に係るESD保護回路を概略的に示している。図1に示すように、電源電位(電位VDD)線VDDと共通電位(接地電位(電位VSS))線VSSとの間には、様々な素子からなり、所定の動作を行なう回路(内部回路)1が接続されている。電源電位線VDDには、図示せぬ電源回路等から一定の電源電位VDDが印加されている。
第2実施形態では、検出回路21の構成が第1実施形態と異なる。
第3実施形態は、出力部に適用されるESD保護回路に関する。
Claims (1)
- 第1電源電位を供給され、内部回路と接続された第1電源電位端と、
前記内部回路と接続された基準電位端と、
前記第1電源電位端との間に第1ダイオードを介して接続され、前記基準電位端との間に第2ダイオードを介して接続された入力端子と、
前記第1電源電位端および前記基準電位端に印加された過電圧を放電することによって前記第1電源電位端と前記基準電位端との間の電位差を所定値に保つ放電回路と、
ゲート端子が前記入力端子と接続された第1p型MOSFETと、
前記第1p型MOSFETと前記第1電源電位端との間に接続され、ゲートに第1制御信号が供給される第2p型MOSFETと、
ゲート端子が前記入力端子と接続された第1n型MOSFETと、
前記第1n型MOSFETと前記基準電位端との間に接続され、ゲートに第2制御信号が供給される第2n型MOSFETと、
前記第1電源電位端と前記基準電位端との間に接続され、前記第2p型MOSFETをオンさせる前記第1制御信号と前記第2n型MOSFETをオンさせる前記第2制御信号とを出力し続け、前記第1電源電位端と前記基準電位端との間の電位差が所定値からずれている間、前記第2p型MOSFETをオフさせる前記第1制御信号と前記第2n型MOSFETをオフさせる前記第2制御信号を出力する、検出回路とを具備し、
前記検出回路は、
制御信号入力端と、
前記制御信号入力端と前記基準電位端との間に設けられた容量素子と、
第2電源電位を有する第2電源電位端から供給された電位を用いて動作し、入力端が前記制御信号入力端と接続され、前記第2電源電位と前記基準電位とを用いて信号を出力するバッファと、
前記バッファの出力端の信号を前記第1電源電位と前記基準電位とを用いた信号に変換して出力端から前記第1制御信号として出力するレベルシフタと、
前記レベルシフタの前記出力端の反転信号を前記第2制御信号として出力するインバータと、
を含むことを特徴とするESD保護回路。
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