JP5546265B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5546265B2 JP5546265B2 JP2010014394A JP2010014394A JP5546265B2 JP 5546265 B2 JP5546265 B2 JP 5546265B2 JP 2010014394 A JP2010014394 A JP 2010014394A JP 2010014394 A JP2010014394 A JP 2010014394A JP 5546265 B2 JP5546265 B2 JP 5546265B2
- Authority
- JP
- Japan
- Prior art keywords
- potential power
- power line
- pad
- gate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 69
- 238000010586 diagram Methods 0.000 description 24
- 230000003071 parasitic effect Effects 0.000 description 12
- 230000006378 damage Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 230000002040 relaxant effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000011835 investigation Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/08104—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12036—PN diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1301—Thyristor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
図4は、本発明の第1の実施形態の半導体装置の構成、特に、当該半導体装置に集積化された静電保護回路の構成を示す回路図である。本実施形態では、半導体装置が、VDDパッド1と、信号出力パッド2と、GNDパッド3と、高電位電源線4と、信号線5と、低電位電源線(接地線)6と、出力回路7とを備えている。VDDパッド1、信号出力パッド2、及びGNDパッド3は、それぞれ、高電位電源線4、信号線5、及び低電位電源線6に接続されている。
図8は、本発明の第2の実施形態の半導体装置の構成を示す回路図である。第1の実施形態の回路構成では、10GHzなど更なる高速化を考えた場合、メインESD保護素子の寄生容量を大幅に縮小する必要があり、メインESD保護素子のサイズもそれに伴い縮小する必要が生じる。この場合、メインESD保護素子の放電能力が低下し、PMOSトランジスタP5に過剰な放電電流が流れ込む可能性がある。PMOSトランジスタP5に過剰な放電電流が流れ込むと、サブESD保護素子として機能するPMOSトランジスタP5自身が破壊される可能性がある。これに対応するために、第2の実施形態では、PMOSトランジスタP5に過剰な放電電流が流れることを防止する手法がとられる。
図9Aは、本発明の第3の実施形態の半導体装置の構成を示す回路図である。第3の実施形態では、信号線5のノードAとNMOSトランジスタN1のゲート(ノードB)の間にPMOSトランジスタP5と直列にダイオードD2が挿入されている。ダイオードD2は、その順方向がノードAからノードBに向かう方向であるように挿入される。
図10は、本発明の第4の実施形態の半導体装置の構成を示す回路図である。第4の実施形態では、信号線5のノードAとNMOSトランジスタN1のゲート(ノードB)の間に、PMOSトランジスタP5の代わりにNMOSトランジスタN5が接続されている。NMOSトランジスタN5は、そのドレインがノードAに接続され、ソースがノードBに接続され、ゲートとバックゲートが低電位電源線6に接続されている。NMOSトランジスタN5は、NMOSトランジスタN1に印加されるストレス電圧を緩和する目的で追加的に挿入されるサブESD保護素子である。NMOSトランジスタN5は、メインESD保護素子11、12と比較して相対的に小さい電流が流れるように構成される。
図13は、本発明の第5の実施形態の半導体装置の構成を示す回路図である。第5の実施形態では、高電位電源線4と信号線5のノードAの間に接続されたPMOSトランジスタP1を保護するための構成が提供される。より具体的には、PMOSトランジスタP1のゲートには、PMOSトランジスタP3とNMOSトランジスタN3とで構成されたプリドライバー9bが接続される。PMOSトランジスタP3のソースは高電位電源線に接続され、ドレインはPMOSトランジスタP1のゲートに接続されたノードCに接続されている。PMOSトランジスタP3は、PMOSトランジスタP1のゲートをVDD電位にプルアップする役割を有している。一方、NMOSトランジスタN3のソースは低電位電源線(接地線)に接続され、ドレインはノードCに接続されている。NMOSトランジスタN3は、PMOSトランジスタP1のゲートをGND電位にプルダウンする役割を有している。
図15は、本発明の第6の実施形態の半導体装置の構成を示す回路図である。第6の実施形態においても、高電位電源線4と信号線5のノードAの間に接続されたPMOSトランジスタP1を保護するための構成が提供される。第6の実施形態では、サブESD保護素子として機能するPMOSトランジスタP5が、信号線5のノードAとPMOSトランジスタP1のゲート(ノードC)の間に接続される。PMOSトランジスタP5は、そのドレインがノードAに接続され、ソースがノードCに接続され、ゲートとバックゲートが高電位電源線4に接続されている。
2:信号出力パッド
3:GNDパッド
4:高電位電源線
5:信号線
6:低電位電源線
7:出力回路
8:最終段出力ドライバー
8a:最終段縦積み出力ドライバー
9a、9b:プリドライバー
11、12:メインESD保護素子
A、B、C:ノード
P1、P2、P3、P5、P5b:PMOSトランジスタ
N1、N2、N3、N4、N5、N5b:NMOSトランジスタ
R1、R2、R3:抵抗素子
Cx:電源容量
D2:ダイオード
101:VDDパッド
102:信号出力パッド
103:GNDパッド
104:高電位電源線
105:信号線
106:低電位電源線
107:出力回路
108:最終段出力ドライバー
109:プリドライバー
111、112:ESD保護素子
201:VDDパッド
202:信号パッド
203:GNDパッド
204:高電位電源線
205:信号線
206:低電位電源線
207:サイリスタ
D1:ダイオード
Claims (18)
- 高電位電源線と、
前記高電位電源線に接続された第1電源線パッドと、
低電位電源線と、
前記低電位電源線に接続された第2電源線パッドと、
信号線と、
前記信号線に接続された信号パッドと、
前記第1電源線パッド、第2電源線パッド、及び信号パッドのうちの第1パッドに印加されたESDサージを前記第1パッドと異なる第2パッドに放電するように構成されたメイン保護回路部と、
サブ保護回路部と、
保護対象回路
とを備え、
前記保護対象回路が、
ドレインが前記信号線に接続され、ソースが前記低電位電源線に接続された出力MOSトランジスタと、
前記出力MOSトランジスタのゲートと前記低電位電源線の間に接続された、抵抗素子として機能し得る回路素子
とを備え、
前記サブ保護回路部が、前記信号線と前記出力MOSトランジスタのゲートの間に接続され、ゲートとバックゲートが前記高電位電源線に接続された第1PMOSトランジスタを備える
半導体装置。 - 高電位電源線と、
前記高電位電源線に接続された第1電源線パッドと、
低電位電源線と、
前記低電位電源線に接続された第2電源線パッドと、
信号線と、
前記信号線に接続された信号パッドと、
前記第1電源線パッド、第2電源線パッド、及び信号パッドのうちの第1パッドに印加されたESDサージを前記第1パッドと異なる第2パッドに放電するように構成されたメイン保護回路部と、
サブ保護回路部と、
保護対象回路
とを備え、
前記保護対象回路が、
ドレインが前記信号線に接続され、ソースが前記高電位電源線又は前記低電位電源線の一方の電源線に接続された出力MOSトランジスタと、
前記出力MOSトランジスタのゲートと前記一方の電源線の間に接続された、抵抗素子として機能し得る回路素子
とを備え、
前記サブ保護回路部が、前記信号線と前記出力MOSトランジスタのゲートの間に接続され、ゲートとバックゲートが前記高電位電源線に接続された第1PMOSトランジスタを備えており、
前記サブ保護回路部が、更に、前記第1PMOSトランジスタのバックゲートと前記高電位電源線の間に接続された第2抵抗素子と、前記信号線と前記出力MOSトランジスタのゲートの間に前記第1PMOSトランジスタと直列に接続された第3抵抗素子とのうちの少なくとも一方を備える
半導体装置。 - 請求項1又は2に記載の半導体装置であって、
前記サブ保護回路部が、更に、前記信号線と前記出力MOSトランジスタのゲートの間に、前記第1PMOSトランジスタと直列に、前記信号線から前記出力MOSトランジスタのゲートへの方向が順方向であるように接続されたダイオード素子を備える
半導体装置。 - 請求項1又は2に記載の半導体装置であって、
前記サブ保護回路部が、更に、前記信号線と前記出力MOSトランジスタのゲートの間に前記第1PMOSトランジスタと直列に接続された、ゲートとバックゲートとが前記高電位電源線に接続された第2PMOSトランジスタ
を備える
半導体装置。 - 請求項1乃至4のいずれかに記載の半導体装置であって、
前記出力MOSトランジスタが第1NMOSトランジスタであり、
前記回路素子が、前記ドレインが前記第1NMOSトランジスタのゲートに接続され、
ソースが前記低電位電源線に接続された第2NMOSトランジスタを備える
半導体装置。 - 請求項5に記載の半導体装置であって、
前記保護対象回路が、更に、
前記信号線と前記高電位電源線との間に接続された抵抗素子と、
前記信号線と前記低電位電源線との間に前記第1NMOSトランジスタに直列に接続された、電流源として機能する第3NMOSトランジスタとを備える
半導体装置。 - 請求項1乃至4のいずれかに記載の半導体装置であって、
前記出力MOSトランジスタが第3PMOSトランジスタであり、
前記回路素子が、前記ドレインが前記第3PMOSトランジスタのゲートに接続され、
ソースが前記高電位電源線に接続された第4PMOSトランジスタを備える
半導体装置。 - 請求項7に記載の半導体装置であって、
前記保護対象回路が、更に、
前記信号線と前記低電位電源線との間に接続された抵抗素子と、
前記信号線と前記高電位電源線との間に第3PMOSトランジスタに直列に接続された、電流源として機能する第5PMOSトランジスタとを備える
半導体装置。 - 請求項1乃至8のいずれかに記載の半導体装置であって、
前記メイン保護回路部に設けられたメイン保護素子は、前記第1PMOSトランジスタよりも大きな電流を流すことができるように構成された
半導体装置。 - 高電位電源線と、
前記高電位電源線に接続された第1電源線パッドと、
低電位電源線と、
前記低電位電源線に接続された第2電源線パッドと、
信号線と、
前記信号線に接続された信号パッドと、
前記第1電源線パッド、第2電源線パッド、及び信号パッドのうちの第1パッドに印加されたESDサージを前記第1パッドと異なる第2パッドに放電するように構成されたメイン保護回路部と、
サブ保護回路部と、
保護対象回路
とを備え、
前記保護対象回路が、
ドレインが前記信号線に接続され、ソースが前記高電位電源線に接続された出力MOSトランジスタと、
前記出力MOSトランジスタのゲートと前記高電位電源線の間に接続された、抵抗素子として機能し得る回路素子
とを備え、
前記サブ保護回路部が、前記信号線と前記出力MOSトランジスタのゲートの間に接続され、ゲートとバックゲートが前記低電位電源線に接続された第1NMOSトランジスタを備える
半導体装置。 - 高電位電源線と、
前記高電位電源線に接続された第1電源線パッドと、
低電位電源線と、
前記低電位電源線に接続された第2電源線パッドと、
信号線と、
前記信号線に接続された信号パッドと、
前記第1電源線パッド、第2電源線パッド、及び信号パッドのうちの第1パッドに印加されたESDサージを前記第1パッドと異なる第2パッドに放電するように構成されたメイン保護回路部と、
サブ保護回路部と、
保護対象回路
とを備え、
前記保護対象回路が、
ドレインが前記信号線に接続され、ソースが前記高電位電源線又は前記低電位電源線の一方の電源線に接続された出力MOSトランジスタと、
前記出力MOSトランジスタのゲートと前記一方の電源線の間に接続された、抵抗素子として機能し得る回路素子
とを備え、
前記サブ保護回路部が、前記信号線と前記出力MOSトランジスタのゲートの間に接続され、ゲートとバックゲートが前記低電位電源線に接続された第1NMOSトランジスタを備え、
前記サブ保護回路部が、更に、前記第1NMOSトランジスタのバックゲートと前記低電位電源線の間に接続された第2抵抗素子と、前記信号線と前記出力MOSトランジスタのゲートの間に前記第1NMOSトランジスタと直列に接続された第3抵抗素子とのうちの少なくとも一方を備える
半導体装置。 - 請求項10又は11に記載の半導体装置であって、
前記サブ保護回路部が、更に、前記信号線と前記出力MOSトランジスタのゲートの間に、前記第1NMOSトランジスタと直列に、前記出力MOSトランジスタのゲートから前記信号線への方向が順方向であるように接続されたダイオード素子を備える
半導体装置。 - 請求項10又は11に記載の半導体装置であって、
前記サブ保護回路部が、更に、前記信号線と前記出力MOSトランジスタのゲートの間に前記第1NMOSトランジスタと直列に接続された、ゲートとバックゲートとが前記低電位電源線に接続された第2NMOSトランジスタ
とを備える
半導体装置。 - 請求項10乃至13のいずれかに記載の半導体装置であって、
前記出力MOSトランジスタが第1PMOSトランジスタであり、
前記回路素子が、前記ドレインが前記第1PMOSトランジスタのゲートに接続され、
ソースが前記高電位電源線に接続された第2PMOSトランジスタを備える
半導体装置。 - 請求項14に記載の半導体装置であって、
前記保護対象回路が、更に、
前記信号線と前記低電位電源線との間に接続された抵抗素子と、
前記信号線と前記高電位電源線との間に第1PMOSトランジスタに直列に接続された、電流源として機能する第3PMOSトランジスタとを備える
半導体装置。 - 請求項8乃至11のいずれかに記載の半導体装置であって、
前記出力MOSトランジスタが第3NMOSトランジスタであり、
前記回路素子が、前記ドレインが前記第3NMOSトランジスタのゲートに接続され、
ソースが前記低電位電源線に接続された第4NMOSトランジスタを備える
半導体装置。 - 請求項16に記載の半導体装置であって、
前記保護対象回路が、更に、
前記信号線と前記高電位電源線との間に接続された抵抗素子と、
前記信号線と前記低電位電源線との間に前記第3NMOSトランジスタに直列に接続された、電流源として機能する第5NMOSトランジスタとを備える
半導体装置。 - 請求項10乃至17のいずれかに記載の半導体装置であって、
前記メイン保護回路部に設けられたメイン保護素子は、前記第1NMOSトランジスタよりも大きな電流を流すことができるように構成された
半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010014394A JP5546265B2 (ja) | 2010-01-26 | 2010-01-26 | 半導体装置 |
US13/011,622 US8625239B2 (en) | 2010-01-26 | 2011-01-21 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010014394A JP5546265B2 (ja) | 2010-01-26 | 2010-01-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011155062A JP2011155062A (ja) | 2011-08-11 |
JP5546265B2 true JP5546265B2 (ja) | 2014-07-09 |
Family
ID=44308324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010014394A Active JP5546265B2 (ja) | 2010-01-26 | 2010-01-26 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8625239B2 (ja) |
JP (1) | JP5546265B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5546265B2 (ja) * | 2010-01-26 | 2014-07-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP5576674B2 (ja) | 2010-02-23 | 2014-08-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP5926143B2 (ja) * | 2012-07-18 | 2016-05-25 | ラピスセミコンダクタ株式会社 | 電池監視システム及び半導体装置 |
US11575259B2 (en) * | 2021-07-08 | 2023-02-07 | Qualcomm Incorporated | Interface circuit with robust electrostatic discharge |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59116759A (ja) * | 1982-12-24 | 1984-07-05 | Toppan Printing Co Ltd | 平版印刷版 |
JP2753191B2 (ja) * | 1992-10-05 | 1998-05-18 | 松下電器産業株式会社 | 半導体装置 |
JP2878587B2 (ja) * | 1993-10-20 | 1999-04-05 | 株式会社日立製作所 | 半導体装置 |
US6437407B1 (en) * | 2000-11-07 | 2002-08-20 | Industrial Technology Research Institute | Charged device model electrostatic discharge protection for integrated circuits |
JP2007067095A (ja) * | 2005-08-30 | 2007-03-15 | Toshiba Corp | 静電保護回路 |
JP4303761B2 (ja) | 2007-03-07 | 2009-07-29 | Necエレクトロニクス株式会社 | 半導体回路及びその動作方法 |
JP2008263068A (ja) * | 2007-04-12 | 2008-10-30 | Nec Electronics Corp | 静電気保護回路 |
JP5352062B2 (ja) * | 2007-05-15 | 2013-11-27 | ルネサスエレクトロニクス株式会社 | 静電気保護回路 |
JP5577082B2 (ja) * | 2009-12-08 | 2014-08-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP5546265B2 (ja) * | 2010-01-26 | 2014-07-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2010
- 2010-01-26 JP JP2010014394A patent/JP5546265B2/ja active Active
-
2011
- 2011-01-21 US US13/011,622 patent/US8625239B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20110180874A1 (en) | 2011-07-28 |
JP2011155062A (ja) | 2011-08-11 |
US8625239B2 (en) | 2014-01-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5577082B2 (ja) | 半導体装置 | |
JP5232444B2 (ja) | 半導体集積回路 | |
JP5576674B2 (ja) | 半導体装置 | |
US7795637B2 (en) | ESD protection circuit | |
US8072720B2 (en) | Electrostatic protection circuit | |
JP2007531284A (ja) | ソース/バルク・ポンピングを使用してゲート酸化膜を保護するための方法および装置 | |
US8228651B2 (en) | ESD protection circuit | |
JP2007234718A (ja) | 半導体集積回路装置 | |
US9545041B2 (en) | I/O device, method for providing ESD protection for an I/O device and ESD protection device for an I/O device | |
JP2006080160A (ja) | 静電保護回路 | |
JP2005093497A (ja) | 保護回路を有する半導体装置 | |
JP5546265B2 (ja) | 半導体装置 | |
KR100855265B1 (ko) | 정전기 방전 보호 회로 | |
JP2009054851A (ja) | 半導体集積回路 | |
JP2007214420A (ja) | 半導体集積回路 | |
JP5548284B2 (ja) | 半導体集積回路 | |
JP6384223B2 (ja) | 静電気保護回路および集積回路 | |
JP5819489B2 (ja) | 半導体装置 | |
KR101239102B1 (ko) | Esd보호 회로 | |
KR100907894B1 (ko) | 정전기 방전 보호회로 | |
JP2009021332A (ja) | 静電気放電保護回路 | |
JP7455016B2 (ja) | 半導体装置 | |
JP2009283630A (ja) | ノイズ低減回路 | |
JP2005260039A (ja) | 半導体集積回路装置 | |
JP2007214226A (ja) | 静電気放電保護回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120731 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131017 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131021 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131219 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140425 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140513 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5546265 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |