JP2007327804A - 電圧降下測定回路 - Google Patents

Abstract

【課題】従来の電圧降下測定回路では、電源電位の降下量をクロック信号の１サイクルごとに測定することは困難であった。
【解決手段】本発明にかかる電圧降下測定回路は、電源電位を予め設定された所定量だけ降下させた出力電圧ＶＯＵＴを生成し、出力電圧ＶＯＵＴを電源電位の変動に応じて変動させる電圧降下回路１１と、出力電圧ＶＯＵＴに基づいて、電源電位が降下していることを示すフラグを保持するフリップフロップＦＦ２とを有するものである。
【選択図】図２

Description

本発明は電圧降下量測定回路に関し、特に電源電圧の降下量が所定値以上になったことを測定する電圧降下量測定回路に関する。

近年、半導体装置の電源電圧の低電圧化が進んでいる。また、半導体装置は、動作時に消費される電流量に応じて半導体装置内の電源電圧が降下することが知られている。電源電圧が低い半導体装置では、回路の電源電圧に対する余裕度が少ない。このような半導体装置において、電源電圧の降下が生じると、回路動作が不安定になる問題がある。

そこで、半導体装置内の動作電源電圧の降下量を測定することが行われている。電源電圧の降下量の測定に関する技術の一例が特許文献１に開示されている。特許文献１に開示される従来例の電圧降下量測定回路１００を図９に示す。図９に示すように、電圧降下量測定回路１００は、発振回路１０１Ａ〜１０１Ｅ、デコーダ１０２、セレクタ１０３を有している。

発振回路１０１Ａ〜１０１Ｅは、それぞれ電源電圧に応じて発振周波数が変化するリングオシレータである。デコーダ１０２は、入力信号ＳＩに応じて、発振回路１０１Ａ〜１０１Ｅのうちいずれか１つに動作命令を出力する。セレクタ１０３は、デコーダ１０２の動作命令に基づき動作している発振回路を選択し、選択された発振回路の出力を出力信号ＳＯとして出力する。ここで、テーブル等に発振周波数と電源電圧の降下量との関係を記録しておき、出力信号ＳＯの発振周波数をこのテーブルを用いて比較することで、動作している発振回路周辺の電源電圧降下量を測定することができる。

出力信号ＳＯの発振回路１０１Ａ〜１０１Ｅは、半導体装置の異なる場所に配置されている。そのため、動作させる発振回路を変更することで、半導体装置内における電源電圧の降下量の分布を知ることが可能である。
特開２００４−１４６６１２号公報

しかしながら、従来例においては、電源電圧降下量をリングオシレータの発振周波数を用いて測定している。リングオシレータは、複数のインバータを環状に接続したものであるため、回路規模が比較的大きくなる。そのため、従来の電圧降下量測定回路１００のように、発振回路を半導体装置内に多数配置すると、チップサイズが大きくなる問題がある。

さらに、リングオシレータは、発振周波数が安定するまでに所定の時間を要する。そのため、例えばクロックの１サイクル程度の期間中で発生する電源電圧変動を測定することは困難であった。半導体装置は、一般的にクロックに基づき動作するため、クロックの１サイクル期間であっても、その期間中の電圧降下が問題になることがある。しかしながら、従来例の電圧降下測定回路ではこのような短い期間における電源電圧降下を測定するのは困難である。

本発明にかかる電圧降下測定回路は、電源電位を所定量だけ降下させた出力電圧を生成し、前記出力電圧を前記電源電位の変動に応じて変動させる電圧降下回路と、前記出力電圧に基づいて、前記電源電位が降下していることを示すフラグを保持するフリップフロップとを有するものである。

本発明にかかる電圧降下測定回路によれば、電圧降下回路の出力電圧に基づき、フリップフロップが電源電圧の降下量を測定することが可能である。つまり、フリップフロップがクロック信号に同期して電圧降下量を示すフラグを保持することで、クロック信号の１サイクル期間の間で発生する電圧降下を測定することが可能である。また、１サイクル期間に発生する電圧降下を測定することが可能であることから、フリップフロップを動作させるクロック信号の周波数を高くすることで、より精度の高い電源電位の降下量の測定が可能である。

本発明にかかる半導体装置は、電圧降下測定回路を複数有する半導体装置であって、前記電圧降下回路は、電源電位を所定量だけ降下させた出力電圧を生成し、前記出力電圧を前記電源電位の変動に応じて変動させる電圧降下回路と、前記出力電圧に基づいて、前記電源電位が降下していることを示すフラグを保持するフリップフロップとを有することを特徴とする。
本発明にかかる半導体装置によれば、半導体装置の電圧降下測定回路の出力電圧に基づいて、局所的な電圧降下を測定することが可能となる。

本発明にかかる電圧降下測定回路によれば、クロック信号の１サイクルごとの電源電位の降下量を測定することが可能である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、実施の形態１にかかる半導体装置１の概略図を図１に示す。図１に示すように半導体装置１は、外周辺に沿ってパッド２が配置され、その内部に素子領域３が配置される。パッド２は、半導体装置１の入出力端子である。素子領域３は、半導体装置１の機能回路が形成される領域である。本実施の形態の半導体装置１は、素子領域３に複数の電圧降下測定回路（例えば、電圧降下測定回路１０ａ〜１０ｅ）を有している。

電圧降下測定回路１０ａ〜１０ｅは、テストイネーブル信号ＴＥとクロック信号ＣＬＫとに基づき動作し、電源電圧の降下を測定した結果を出力する。電圧降下測定回路１０ａ、１０ｂ、１０ｄ、１０ｅは、素子領域３の外周近くにそれぞれ分散して配置され、電圧降下測定回路１０ｃは、素子領域３の中心付近に配置される。電圧降下測定回路１０ａ〜１０ｅは、それぞれパッド２のうちテストイネーブル信号ＴＥを供給するパッドとクロック信号ＣＬＫを供給するパッドに接続される。また、電圧降下測定回路１０ａ〜１０ｅのそれぞれの出力は、パッド２のうち対応するパッド（例えば、パッドＤＯＵＴａ〜ＤＯＵＴｅ）に接続されている。

ここで、電圧降下測定回路１０ａ〜１０ｅについて詳細に説明する。電圧降下測定回路１０ａ〜１０ｅは、それぞれ同じ回路であるため、以下では単に電圧降下測定回路１０として説明する。電圧降下測定回路１０の回路図を図２に示す。図２に示すように電圧降下測定回路１０は、セレクタＳＥＬ、フリップフロップＦＦ１、ＦＦ２、電圧降下回路１１を有している。

セレクタＳＥＬは、テストイネーブル信号ＴＥに基づき２つの入力のうちいずれか一方を選択し、出力する。本実施の形態では、セレクタＳＥＬは、入力端子"１"と入力端子"０"とを有している。入力端子"１"は、電源電位ＶＤＤに接続されており、入力端子"０"は、接地電位ＧＮＤに接続されている。セレクタＳＥＬは、テストイネーブル信号ＴＥがテスト状態（例えば、信号レベルが"１"）を示すとき電源電位ＶＤＤを出力し、通常動作状態（例えば、信号レベルが"０"）を示すとき接地電位ＧＮＤを出力する。

フリップフロップＦＦ１は、例えばＤ型フリップフロップである。Ｄ型フリップフロップは、入力端子Ｄ、出力端子Ｑ、クロック入力端子を有している。Ｄ型フリップフロップは、クロック信号ＣＬＫの立ち上がりに応じて、その時点で入力端子Ｄに入力される信号の論理レベルを保持し、保持した信号の論理レベルを出力する。ここで、論理レベルとは、所定の閾値よりも信号レベルが上回っている状態がハイレベルであって、下回っている状態がロウレベルとなるものである。また、本実施の形態では、所定の閾値は、電源電位ＶＤＤの４０％の電圧とし、以下の説明ではこのレベルをフリップフロップＦＦ１、ＦＦ２の入力信号の閾値とする。

電圧降下回路１１は、接地電位ＧＮＤが入力された場合、接地電位ＧＮＤを出力し、電源電位ＶＤＤが入力された場合は、電源電位ＶＤＤを所定量だけ降下させた出力電圧ＶＯＵＴを出力する。また、電源電位ＶＤＤが変動した場合、その変動量に応じて出力電圧を変動させる。電圧降下回路１１の詳細については後述する。

電圧降下測定回路１０の接続について説明する。まず、フリップフロップＦＦ１の入力端子Ｄには、セレクタＳＥＬの出力が接続される。フリップフロップＦＦ１の出力端子Ｑは、電圧降下回路１１の入力に接続される。電圧降下回路１１の出力は、フリップフロップＦＦ２の入力端子Ｄに接続される。フリップフロップＦＦ２の出力端子Ｑは、電圧降下測定回路１０の出力端子ＤＯＵＴに接続される。なお、フリップフロップＦＦ１、ＦＦ２のクロック入力端子には、外部よりクロック信号ＣＬＫが入力される。

ここで、電圧降下回路１１について詳細に説明する。電圧降下回路１１は、インバータＩＮＶ１、ＩＮＶ２を有している。インバータＩＮＶ１は、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１を有している。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とは、電源電位ＶＤＤと接地電位ＧＮＤとの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ１のソースは、電源電位ＶＤＤに接続され、ドレインは、ＮＭＯＳトランジスタＭＮ１のドレインと接続されている。ＮＭＯＳトランジスタＭＮ１のソースは、接地電位ＧＮＤに接続されている。ＰＭＯＳトランジスタＭＰ１のゲートとＮＭＯＳトランジスタＭＮ１のゲートとは、互いに接続されており、このゲートが電圧降下回路１１の入力となっている。また、ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ１のドレインとの接続点は、インバータＩＮＶ１の出力となっている。

インバータＩＮＶ２は、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２、ダイオードＤｉ、抵抗Ｒ１〜Ｒ３、コンデンサＣを有している。ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２とは、ダイオードＤｉを介して電源電位ＶＤＤと接地電位ＧＮＤとの間に接続されている。ＰＭＯＳトランジスタＭＰ２のソースは、電源電位ＶＤＤに接続され、ドレインは、ダイオードＤｉのアノードと接続されている。ダイオードＤｉのカソードは、ＮＭＯＳトランジスタＭＮ２のドレインと接続されている。ＮＭＯＳトランジスタＭＮ２のソースは、接地電位ＧＮＤに接続されている。ＰＭＯＳトランジスタＭＰ２のゲートとＮＭＯＳトランジスタＭＮ２のゲートとは、互いに接続されており、このゲートは、インバータＩＮＶ１の出力と接続される。

抵抗Ｒ１は、一端がダイオードＤｉのアノードに接続され、他端が抵抗Ｒ２の一端と接続されている。抵抗Ｒ２の他端は、ダイオードＤｉのカソードに接続されている。抵抗Ｒ１と抵抗Ｒ２との間の接点が電圧降下回路１１の出力端子となっている。また、抵抗Ｒ１と抵抗Ｒ２との間の接続点と接地電位ＧＮＤとの間には、コンデンサＣが接続されている。抵抗Ｒ３は、一端がＮＭＯＳトランジスタＭＮ２のドレインと接続され、他端が接地電位ＧＮＤに接続されている。

なお、ダイオードＤｉは、例えばアノードからカソードに向かって（順方向）に電流が流れたときに、カソードとアノードとの間にダイオード電圧ＶＦ（例えば、０．７Ｖ）を発生させる。抵抗Ｒ１と抵抗Ｒ２とは、例えば２つの抵抗の比がＲ１：Ｒ２＝１１：３となる抵抗である。また、抵抗Ｒ３は、ＰＭＯＳトランジスタＭＰ２が導通状態のときに、ダイオードＤｉに流れる電流の電流量を設定する。コンデンサＣは、電圧降下回路１１の出力電圧ＶＯＵＴの電位変動の感度を抑制する。

この、電圧降下回路１１の出力電圧について説明する。まず、電圧降下回路１１に入力される電圧がロウレベル（例えば、接地電位ＧＮＤ）であるときについて説明する。このとき、インバータＩＮＶ１の出力は、ハイレベル（例えば、電源電位ＶＤＤ）になる。インバータＩＮＶ１の出力に応じて、インバータＩＮＶ２の出力はロウレベルとなる。これによって、電圧降下回路１１の出力電圧ＶＯＵＴは、ロウレベルとなる。

次に、電圧降下回路に入力される電圧がハイレベルであるときについて説明する。このときインバータＩＮＶ１の出力はロウレベルとなる。インバータＩＮＶ１の出力に応じて、インバータＩＮＶ２はハイレベルとなる。インバータＩＮＶ２のハイレベルの電圧は、電源電位ＶＤＤから所定量だけ降下した電圧となる。

この所定量について説明する。インバータＩＮＶ２の入力がロウレベルになると、ＰＭＯトランジスタＭＰ２は、導通状態となり、ＮＭＯＳトランジスタＭＮ２は、非導通状態となる。これによって、ダイオードＤｉのアノード側の電圧は電源電位ＶＤＤとなる。また、ダイオードＤｉから抵抗Ｒ３を介して電流が流れる。ダイオードＤｉの両端にダイオード電圧ＶＦが発生する。電圧降下回路１１の出力電圧ＶＯＵＴは、ダイオードＤｉに対して並列に接続された抵抗Ｒ１と抵抗Ｒ２との接続点から出力される。つまり、出力電圧ＶＯＵＴは、電源電位ＶＤＤからダイオード電圧ＶＦを抵抗Ｒ１、Ｒ２の抵抗比で分割した値を引いたものとなる。例えば、ＶＯＵＴ＝ＶＤＤ−（ＶＦ×Ｒ１／（Ｒ１＋Ｒ２））となる。実施の形態１では、所定量は、（ＶＦ×Ｒ１／（Ｒ１＋Ｒ２））で表される電圧であり、ダイオード電圧と抵抗Ｒ１、Ｒ２とによって予め設定され、電源電圧によらずほぼ一定である。また、実施の形態１にかかる出力電圧ＶＯＵＴは、電源電位ＶＤＤが変動した場合、電源電位ＶＤＤとの電位差を所定量に保ったまま電源電位ＶＤＤの変動に追従する。

ここで、電圧降下測定回路１０の動作について説明する。図３に電圧降下測定回路１０の動作のタイミングチャートを示す。なお、図３は、テストイネーブル信号ＴＥがテスト状態の場合のものである。従って、セレクタＳＥＬ、フリップフロップＦＦ１、電圧降下回路１１は、ハイレベルを出力している。テストイネーブル信号ＴＥが通常動作状態である場合、セレクタＳＥＬからはロウレベルが出力されるため、フリップフロップＦＦ１、電圧降下回路１１、フリップフロップＦＦ２の出力は、それぞれロウレベルであって、変動しない。また、図３は、電源電位変動がない場合の電源電位ＶＤＤが１．０Ｖ、フリップフロップＦＦ２の入力閾値電圧Ｖｔｈ（ＦＦ２）が電源電位ＶＤＤの４０％の場合を示す。

図３を参照して、電圧降下測定回路１０の動作を説明する。図３に示すように、タイミングＴ１では、電源電位ＶＤＤは変動していない。従って、電圧降下回路１１の出力電圧ＶＯＵＴは、０．４５Ｖであり、フリップフロップＦＦ２の入力閾値電圧Ｖｔｈ（ＦＦ２）は、０．４Ｖである。つまり、電圧降下回路１１の出力電圧ＶＯＵＴがフリップフロップＦＦ２の入力閾値電圧Ｖｔｈ（ＦＦ２）よりも高い。このとき、クロック信号ＣＬＫの立ち上がりエッジが入力されるとフリップフロップＦＦ２は、入力信号がハイレベルと認識するため、電圧降下が所定値以下であることを示すフラグを保持し、ハイレベルを出力する。

タイミングＴ２では、電源電位ＶＤＤに０．１Ｖの電圧降下が発生する。これによって、クロック信号ＣＬＫの次の立ち上がりエッジが入力されるタイミングＴ３では、電圧降下回路１１の出力電圧ＶＯＵＴは、０．３５Ｖに降下する。また、フリップフロップＦＦ２の入力閾値電圧Ｖｔｈ（ＦＦ２）は、０．３６Ｖに降下する。つまり、電圧降下回路１１の出力電圧ＶＯＵＴは、フリップフロップＦＦ２の入力閾値電圧Ｖｔｈ（ＦＦ２）よりも小さな値となる。つまり、タイミングＴ３では、フリップフロップＦＦ２は、入力される電圧をロウレベルと認識するため、電圧降下が生じていることを示すフラグを保持し、ロウレベルを出力する。

ここで、電圧降下回路１１の出力電圧ＶＯＵＴ、フリップフロップＦＦ２の入力閾値電圧Ｖｔｈ（ＦＦ２）と電源電位ＶＤＤとの関係について説明する。図４に電源電位ＶＤＤの変動に対する出力電圧ＶＯＵＴ及び入力閾値電圧Ｖｔｈ（ＦＦ２）の電圧変動のグラフを示す。図４では、横軸が電源電位ＶＤＤの電圧を示し、縦軸が出力電圧ＶＯＵＴ及び入力閾値電圧Ｖｔｈ（ＦＦ２）の電圧を示している。

図４に示すように、入力閾値電圧Ｖｔｈ（ＦＦ２）は、電源電位ＶＤＤの４０％を保って電源電位ＶＤＤが降下するのに応じて変化する。また、出力電圧ＶＯＵＴは、電源電位ＶＤＤが、ダイオード電圧ＶＦより大きな場合、つまり０．７Ｖより大きな場合は、電源電位ＶＤＤの変動とほぼ同じ量だけ変動する。一方、電源電圧がダイオード電圧ＶＦ以下の場合、つまり０．７Ｖ以下では、電源電位ＶＤＤを抵抗Ｒ１と抵抗Ｒ２、Ｒ３の和とによって求まる抵抗比で分割した電圧となり、電源電位ＶＤＤの変動に応じて変動する。

また、電源電位ＶＤＤが高い領域においては、出力電圧ＶＯＵＴは入力閾値電圧Ｖｔｈ（ＦＦ２）よりも高い電圧である。出力電圧ＶＯＵＴと入力閾値電圧Ｖｔｈ（ＦＦ２）との電圧差は、電源電位ＶＤＤの低下に従って小さくなる。この電圧差は、電源電位ＶＤＤがさらに低下すると逆転する。電圧差が逆転し、さらに電源電位ＶＤＤが低くなると、この電圧差は再び大きくなる。出力電圧ＶＯＵＴと入力閾値電圧Ｖｔｈ（ＦＦ２）との関係が逆転する点が測定電圧となる。つまり、この測定電圧を電源電位ＶＤＤが下回るとフリップフロップＦＦ２は、ロウレベルを出力する。

上記説明より、本実施の形態の電圧降下測定回路１０によれば、電源電位ＶＤＤに所定値以上の電圧降下が生じたときに、電圧降下回路１１の出力電圧ＶＯＵＴとフリップフロップＦＦ２の入力閾値電圧Ｖｔｈ（ＦＦ２）との関係が反転するようにすることで、電源電位ＶＤＤの電圧降下を測定することが可能である。また、電源電位ＶＤＤの変動の測定は、クロック信号ＣＬＫの立ち上がりエッジごとにフリップフロップによって行われる。これによって、クロック信号の１サイクルごとの電位変動を測定することが可能である。

また、本実施の形態１の電圧降下回路１１の出力電圧ＶＯＵＴは、電源電位ＶＤＤがダイオード電圧ＶＦよりも高い場合には、電源電位ＶＤＤから所定量だけ降下させた電圧として設定される。この所定量は、ダイオード電圧ＶＦと抵抗Ｒ１、Ｒ２の抵抗比によって設定される。つまり、抵抗Ｒ１、Ｒ２との抵抗比を変更することで、電源電位ＶＤＤに変動がない場合の出力電圧ＶＯＵＴの値（例えば、出力電圧ＶＯＵＴの初期値）を変更することが可能である。
なお、電源電位ＶＤＤが、ダイオード電圧ＶＦ以下の場合には、電源電位ＶＤＤを抵抗Ｒ１と抵抗Ｒ２、Ｒ３の和とによって求まる抵抗比で分割した値となる。したがってこの場合も、抵抗Ｒ１、Ｒ２の値により出力電圧ＶＯＵＴの値が変わってくる。
測定可能な電源電位ＶＤＤの降下量は、出力電圧の初期値と、フリップフロップＦＦ２の入力閾値電圧Ｖｔｈ（ＦＦ２）の値との関係によって決まる。

ここで、電源電位ＶＤＤが１Ｖで、フリップフロップＦＦ２の入力閾値電圧Ｖｔｈ（ＦＦ２）が０．４Ｖの場合の、出力電圧ＶＯＵＴの初期値と測定可能な電源電位ＶＤＤの降下量との関係を図５に示し、この関係について説明する。図５に示すように、出力電圧ＶＯＵＴの初期値が０．６Ｖである場合、測定可能な電源電位ＶＤＤの降下量は、０．４Ｖである。これに対し、出力電圧ＶＯＵＴの初期値が０．４５Ｖである場合、測定可能な電源電位ＶＤＤの降下量は、０．１Ｖである。つまり、出力電圧ＶＯＵＴの初期値の設定を変更することで、電圧降下測定回路１０が測定できる電源電位ＶＤＤの降下量を変更することが可能である。

本実施の形態の半導体装置１は、半導体装置内に分散して電圧降下測定回路１０を配置し、それぞれの測定結果を参照することで、半導体装置内の電圧降下の分布を知ることが可能である。また、隣接する領域に異なる設定を有する電圧降下測定回路１０を配置し、異なる設定を有する電圧降下測定回路１０のそれぞれの測定結果を参照することで、その領域における電源電位ＶＤＤの降下量をより詳細に検証することが可能である。

また、本実施の形態の電圧降下測定回路１０は、フリップフロップ、インバータ等の回路を組み合わせることで形成することができ、従来例のリングオシレータのような大規模な回路を用いることはない。つまり、半導体装置において電圧降下測定回路１０が占める面積は非常に小さいため、電圧降下測定回路１０を配置することによるチップ面積の増大を抑制することが可能である。

実施の形態２
実施の形態２にかかる半導体装置は、実施の形態１にかかる電圧降下測定回路１０に換えて、電圧降下測定回路２０を使用するものである。電圧降下測定回路２０は、電圧降下測定回路１０の電圧降下回路１１の出力電圧ＶＯＵＴの初期値を外部から入力する制御信号によって変更する機能を追加したものである。

電圧降下測定回路２０の回路図を図６に示す。ここで、電圧降下測定回路１０と電圧降下測定回路２０とで同じものについては同一の符号を付して説明を省略する。電圧降下測定回路２０は、電圧降下測定回路１０の電圧降下回路１１に換えて、電圧降下回路２１を有している。電圧降下回路２１は、インバータＩＮＶ１、ＩＮＶ３を有している。インバータＩＮＶ１は、実施の形態１のインバータＩＮＶ１と実質的に同じものである。

インバータＩＮＶ３は、実施の形態１のインバータＩＮＶ２に加えて、抵抗Ｒ１'、Ｒ２'、スイッチトランジスタＳＷＴｒ１、ＳＷＴｒ２を有している。抵抗Ｒ１'は、抵抗Ｒ１と直列に接続されている。この抵抗Ｒ１'に対して、並列にスイッチトランジスタＳＷＴｒ１が接続されている。抵抗Ｒ２'は、抵抗Ｒ２に直列に接続されている。この抵抗Ｒ２'に対して並列にスイッチトランジスタＳＷＴｒ２が接続されている。

スイッチトランジスタＳＷＴｒ１、ＳＷＴｒ２は、外部から入力される制御信号ＣＯＮＴ１、ＣＯＮＴ２に基づき、導通状態が設定される。例えば、制御信号ＣＯＮＴ１、ＣＯＮＴ２がハイレベルである場合、スイッチトランジスタＳＷＴｒ１、ＳＷＴｒ２は非導通状態となる。また、制御信号ＣＯＮＴ１、ＣＯＮＴ２がロウレベルである場合、スイッチトランジスタＳＷＴｒ１、ＳＷＴｒ２は導通状態となる。

スイッチトランジスタＳＷＴｒ１が導通状態である場合、抵抗Ｒ１'は無効になり、非導通状態である場合、抵抗Ｒ１'は有効になる。抵抗Ｒ１'が有効である場合、抵抗Ｒ１が接続される側の抵抗値は、抵抗Ｒ１と抵抗Ｒ１'とを足し合わせた値になる。一方、スイッチトランジスタＳＷＴｒ２が導通状態である場合、抵抗Ｒ２'は無効になり、非導通状態である場合、抵抗Ｒ２'は有効になる。抵抗Ｒ２'が有効である場合、抵抗Ｒ２が接続される側の抵抗値は、抵抗Ｒ２と抵抗Ｒ２'とを足し合わせた値になる。

つまり、スイッチトランジスタＳＷＴｒ１、ＳＷＴｒ２によって、抵抗Ｒ１'、Ｒ２'を有効にするか否かによって抵抗Ｒ１側と抵抗Ｒ２側との抵抗比を変更することが可能である。この抵抗比が変更されることによって、電圧降下回路２１の出力電圧ＶＯＵＴの初期値を変更することか可能である。また、電圧降下回路２１の出力電圧ＶＯＵＴの初期値を変更することによって、測定可能な電源電位ＶＤＤの降下量を変更することが可能である。

上記説明より、実施の形態２にかかる電圧降下測定回路２０によれば、半導体装置を製造した後に電圧降下測定回路２０が測定できる電源電位ＶＤＤの値を変更することが可能である。また、この変更は、外部から入力される制御信号ＣＯＮＴ１、ＣＯＮＴ２によって行うことが可能であるため、半導体装置の製造後に行われる試験において詳細な電源電位ＶＤＤの降下量の確認を行うことが可能である。

実施の形態３
実施の形態３にかかる半導体装置は、実施の形態１にかかる電圧降下測定回路１０に換えて、電圧降下測定回路３０を使用するものである。電圧降下測定回路３０は、電圧降下測定回路１０の電圧降下回路１１の出力電圧ＶＯＵＴの初期値及び電源電位ＶＤＤの変動に対する出力電圧ＶＯＵＴの感度を外部から入力する制御信号によって変更する機能を追加したものである。

電圧降下測定回路３０の回路図を図７に示す。ここで、電圧降下測定回路１０と電圧降下測定回路３０とで同じものについては同一の符号を付して説明を省略する。電圧降下測定回路３０は、電圧降下測定回路１０の電圧降下回路１１に換えて、電圧降下回路３１を有している。電圧降下回路３１は、インバータＩＮＶ１、ＩＮＶ４を有している。インバータＩＮＶ１は、実施の形態１のインバータＩＮＶ１と実質的に同じものである。

インバータＩＮＶ４は、ＰＭＯＳトランジスタＭＰ２、ＭＰ２'、ＮＭＯＳトランジスタＭＮ２、ダイオードＤｉ、抵抗Ｒ３、コンデンサＣを有している。ＰＭＯＳトランジスタＭＰ２、ＭＰ２'、ＮＭＯＳトランジスタＭＮ２、ダイオードＤｉは、電源電位ＶＤＤと接地電位ＧＮＤとの間に直列に接続されている。なお、実施の形態３で使用されるダイオードＤｉのダイオード電圧は、製造プロセスにおいて標準的に製造されるダイオードよりもダイオード電圧ＶＦが小さい。例えば、このダイオードＤｉのダイオード電圧ＶＦは０．２Ｖ程度である。

ダイオードＤｉは、アノードが電源電位ＶＤＤに接続され、カソードがＰＭＯＳトランジスタＭＰ２'のソースに接続されている。ＰＭＯＳトランジスタＭＰ２'のゲートには、外部から制御電圧ＶＣＯＮＴが入力されている。ＰＭＯＳトランジスタＭＰ２'のドレインは、ＰＭＯＳトランジスタＭＰ２のソースに接続されている。ＰＭＯＳトランジスタＭＰ２のドレインは、ＮＭＯＳトランジスタＭＮ２のドレインと接続されている。ＮＭＯＳトランジスタＭＮ２のソースは接地電位ＧＮＤに接続されている。ＰＭＯＳトランジスタＭＰ２のゲートとＮＭＯＳトランジスタＭＮ２のゲートとは、互いに接続されており、このゲートは、インバータＩＮＶ１の出力に接続されている。また、ＰＭＯＳトランジスタＭＰ２のドレインとＮＭＯＳトランジスタＭＮ２のドレインとの接続点は、電圧降下回路３１の出力端子になっている。さらに、この出力端子と接地電位ＧＮＤとの間には抵抗Ｒ３とコンデンサＣとがそれぞれ接続されている。

このインバータＩＮＶ４において、ＰＭＯＳトランジスタＭＰ２'は、制御電圧ＶＣＯＮＴの電圧値に応じて導通状態における抵抗値Ｒｏｎが変動する。インバータＩＮＶ４は、ハイレベルを出力する場合、この抵抗値Ｒｏｎと抵抗Ｒ３の抵抗比に基づき電源電位ＶＤＤを分割した電圧値を出力電圧とする。つまり、電圧降下回路３１の出力電圧ＶＯＵＴは、ＰＭＯＳトランジスタＭＰ２'の抵抗値Ｒｏｎと抵抗Ｒ３との抵抗比に基づき設定される。また、電圧降下回路３１の出力電圧ＶＯＵＴは、電源電位ＶＤＤが変動した場合であっても、変動した電源電位ＶＤＤを抵抗値Ｒｏｎと抵抗Ｒ３との抵抗比に基づいて抵抗分割した値を出力する。

ここで、電圧降下回路３１の出力電圧ＶＯＵＴと電源電位ＶＤＤとの関係に関して一例を示す。図８に電源電位ＶＤＤの変動に対する電圧降下回路３１の出力電圧ＶＯＵＴ及びフリップフロップＦＦ２の入力閾値電圧Ｖｔｈ（ＦＦ２）の変動の関係を示す。図８は、抵抗値Ｒｏｎと抵抗Ｒ３との比がＲｏｎ：Ｒ３＝７：９の場合である。図８に示すように、電圧降下回路３１によっても、電源電位ＶＤＤが小さくなるに従って、電圧降下回路３１の出力電圧ＶＯＵＴとフリップフロップＦＦ２の入力閾値電圧Ｖｔｈ（ＦＦ２）との電位差が小さくなる。電源電位ＶＤＤがさらに小さくなると、電圧降下回路３１の出力電圧ＶＯＵＴとフリップフロップＦＦ２の入力閾値電圧Ｖｔｈ（ＦＦ２）との関係が逆転する。電圧降下回路３１の出力電圧ＶＯＵＴとフリップフロップＦＦ２の入力閾値電圧Ｖｔｈ（ＦＦ２）との関係が逆転する電源電位ＶＤＤよりも、電源電位ＶＤＤがさらに小さくなると、電位差は再び大きくなる。実施の形態３においても、電圧降下回路３１の出力電圧ＶＯＵＴとフリップフロップＦＦ２の入力閾値電圧Ｖｔｈ（ＦＦ２）とが交差する点が測定する電源電位ＶＤＤの降下量となる。

上記説明より、実施の形態３にかかる電圧降下測定回路３０によれば、外部から入力する制御電圧ＶＣＯＮＴによって、半導体装置を製造した後であっても、出力電圧ＶＯＵＴの初期値を変更することが可能である。これによって、半導体装置の製造後であっても測定可能な電源電位ＶＤＤの降下量を変更することが可能である。

また、ＰＭＯＳトランジスタＭＰ２'の抵抗値Ｒｏｎは、制御電圧ＶＣＯＮＴの電圧値に応じて変化する。このことより、制御電圧ＶＣＯＮＴをアナログ値とすることで、抵抗値Ｒｏｎを連続的に変化させることができる。したがって、実施の形態３にかかる電圧降下測定回路３０は、出力電圧ＶＯＵＴの初期値を連続的に変化させるとこが可能になり、上記実施の形態１、２よりも詳細に電源電位ＶＤＤの降下量を測定することが可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、電圧降下回路の出力電圧の初期値及びフリップフロップの入力閾値電圧は、適宜変更可能である。また、半導体装置内にセレクタ等を配置し、このセレクタによって、複数の電圧降下測定回路の出力を選択的に出力することも可能である。

実施の形態１にかかる半導体装置の概略図である。 実施の形態１にかかる電圧降下測定回路の回路図である。 実施の形態１にかかる電圧降下測定回路の動作を示すタイミングチャートである。 実施の形態１にかかる電圧降下回路の出力電圧及びフリップフロップの入力閾値電圧の電源電位依存性を示すグラフである。 実施の形態１にかかる電圧降下回路の出力電圧の初期値と検出可能な電源電位の降下量との関係を示す表である。 実施の形態２にかかる電圧降下測定回路の回路図である。 実施の形態３にかかる電圧降下測定回路の回路図である。 実施の形態３にかかる電圧降下回路の出力電圧及びフリップフロップの入力閾値電圧の電源電位依存性を示すグラフである。 従来の電圧降下測定回路の概略図である。

符号の説明

１ 半導体装置
２ パッド
３ 素子領域
１０、１０ａ〜１０ｅ、２０、３０ 電圧降下測定回路
１１、２１、３１ 電圧降下回路
Ｄｉ ダイオード
ＤＯＵＴ、ＤＯＵＴａ〜ＤＯＵＴｅ 出力端子
ＦＦ１、ＦＦ２ フリッププロップ
ＩＮＶ１〜ＩＮＶ４ インバータ
ＭＮ１、ＭＮ２ ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ２' ＰＭＯＳトランジスタ
Ｒ１〜Ｒ３ 抵抗
Ｃ コンデンサ
ＳＥＬ セレクタ
ＳＷＴｒ１、ＳＷＴｒ２ スイッチトランジスタ
ＴＥ テストイネーブル信号
ＣＬＫ クロック信号
ＣＯＮＴ１、ＣＯＮＴ２ 制御信号
ＶＣＯＮＴ 制御電圧

Claims (7)

1. 電源電位を所定量だけ降下させた出力電圧を生成し、前記出力電圧を前記電源電位の変動に応じて変動させる電圧降下回路と、
   前記出力電圧に基づいて、前記電源電位が降下していることを示すフラグを保持するフリップフロップとを有する電圧降下測定回路。
2. 前記電圧降下回路は、外部から入力される信号に応じて、前記出力電圧の値を変更することを特徴とする請求項１に記載の電圧降下測定回路。
3. 前記電圧降下回路は、前記電源電位を所定の分割比で分割した前記出力電圧を生成することを特徴とする請求項１に記載の電圧降下測定回路。
4. 前記電圧降下回路は、外部から入力される信号に応じて、前記分割比を変更することを特徴とする請求項３に記載の電圧降下測定回路。
5. 前記フリップフロップは、入力信号のレベルを判定する入力電圧閾値を有し、前記入力電圧閾値は、前記電源電位の変動に応じて変動することを特徴とする請求項１乃至４のいずれか１項に記載の電圧降下測定回路。
6. 前記入力電圧閾値と前記出力電圧とは、前記電源電位の変動に対し、異なる感度で変動することを特徴とする請求項６に記載の電圧降下測定回路。
7. 電圧降下測定回路を複数有する半導体装置であって、
   前記電圧降下回路は、
   電源電位を所定量だけ降下させた出力電圧を生成し、前記出力電圧を前記電源電位の変動に応じて変動させる電圧降下回路と、
   前記出力電圧に基づいて、前記電源電位が降下していることを示すフラグを保持するフリップフロップとを有することを特徴とする半導体装置。
   
   

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