JP2007311963A - 画像表示装置、信号処理装置、および画像処理方法、並びにコンピュータ・プログラム - Google Patents

Abstract

【課題】ＩＰ変換による補間画素の出力レベル制御を可能とした装置および方法を実現する。
【解決手段】インタレース信号をプログレッシブ信号に変換するＩＰ変換において生成した補間画素の表示レベルを調整するレベル変換部を設け、補間画素のレベル制御を例えば０〜１倍のレベルで行って表示する。本構成により、例えば、補間によって生成した画素ラインをレベル低下させずに表示することでフリッカの発生や輝度の低下の無いプログレッシブ表示が実現される。さらに、補間による生成画素ラインを選択的にレベル低下させて表示することで、インタレース信号のみからなる忠実なオリジナルコンテンツの再生表示が実現される。
【選択図】図３

Description

本発明は、画像表示装置、信号処理装置、および画像処理方法、並びにコンピュータ・プログラムに関する。さらに、インタレース信号をプログレッシブ信号に変換するＩＰ変換を行って表示装置に出力する信号を生成する画像表示装置、信号処理装置、および画像処理方法、並びにコンピュータ・プログラムに関する。

液晶ディスプレイ（ＬＣＤ）や有機ＥＬ等を利用したフラットパネルディスプレイ（ＦＰＤ）を利用した表示処理では、点順次インパルス駆動であるＣＲＴと異なり面ホールド表示による表示を行う。すなわち、例えば一般的なフレーム周波数６０Ｈｚで動作する場合、１つのフレームの表示期間（１／６０ｓｅｃ＝１６．７ｍｓｅｃ）毎にディスプレイ面全体で同一の画像をホールドする面ホールド型の表示を行なう。

しかし、画像表示に適用するコンテンツや放送信号の多くは、ＣＲＴ対応のインタレース方式に従った画像データとして生成されている。すなわち、ＣＲＴの水平走査線に表示する１つの画像を２フィールドで構成し、まず、最初のフィールドで画面の上から１本おきに水平走査線を走査して下端に至った後、再度、上から、走査されていない１本おきの走査線を次フィールドで走査する処理によって１フレーム対応の画像表示を行なうインタレース方式の画像コンテンツである。

ＬＣＤ等、面ホールド型の表示を行なう表示装置において、このようなインタレース方式の画像コンテンツの表示を行なうと、各表示フレームにおいて、表示画像信号が存在するラインと存在しないラインが交互に発生しフリッカが目立ち、かつ輝度が半減するという問題を発生させる。この問題を解決するため、インタレース信号をプログレッシブ信号に変換して表示する処理が行われる。インタレース信号をプログレッシブ信号に変換する処理はＩＰ変換と呼ばれる。

画面の上から１本おきに水平走査線を走査する処理をインタレース方式と呼び、画面を構成する複数本の水平走査線（水平表示ライン）を１本ずつ順番に走査する方式をプログレッシブ方式（順次走査方式）と呼ぶ。プログレッシブ方式では、全てのラインに対応する画素信号が提供されることになる。

インタレース方式の信号をプログレッシブ信号に変換するＩＰ変換においては、インタレース信号に含まれる信号の無いラインの信号を補間処理によって生成する。この補間処理によって生成した擬似的な信号を適用してインタレース信号をプログレッシブ信号として全ての画素に信号を含むプログレッシブ信号として表示が実行される。なお、ＩＰ変換処理については、例えば特許文献１に記載されている。

しかしながら、インタレース信号をプログレッシブ信号に変換するＩＰ変換では、本来、存在しないデータである画素の画素値を空間あるいは時間方向における周囲画素の画素値に基づいて類推して決定して表示する処理を実行するため、本来のインタレース信号を忠実に再現していることにはならない。従って、視聴者は、擬似的な画素値によって改変されたコンテンツを見ることになり、忠実なオリジナルコンテンツの再生を望むユーザにとっては迷惑となってしまうことがある。

このような場合、オリジナルコンテンツはインタレース信号の画像であり、このオリジナルコンテンツを確認するためには、プログレッシブ変換前のインタレース信号を取得して、ＣＲＴに表示させるといった煩わしい処理を行なうことが必要となる。
特開平８−２２１０３９号公報

本発明は、このような状況に鑑みてなされたものであり、ＩＰ変換における補間処理によって生成される補間画素の表示制御により、プログレッシブ画像の表示や、忠実なオリジナルコンテンツの再生表示を可能とした画像表示装置、信号処理装置、および画像処理方法、並びにコンピュータ・プログラムを提供することを目的とする。

本発明の第１の側面は、
面ホールド型の表示処理を行なう表示部に対する画像表示処理を実行する画像表示装置であり、
インタレース信号を入力し、補間処理による補間画素を含むプログレッシブ信号を生成する信号変換処理を実行するＩＰ変換部と、
前記ＩＰ変換部の生成したプログレッシブ信号に含まれる補間画素の出力レベル調整を行なうレベル変換部と、
前記レベル変換部のレベル変換後の画像を出力する表示部と、
を有することを特徴とする画像表示装置にある。

さらに、本発明の画像表示装置の一実施態様において、前記ＩＰ変換部は、入力画像信号のｎ倍速化処理（ｎは２以上の整数）を実行して、ｎ倍速化プログレッシブ信号を生成する処理を実行する構成であることを特徴とする。

さらに、本発明の画像表示装置の一実施態様において、前記画像表示装置は、さらに、前記レベル調整部の実行する出力レベル調整処理の実行レベルを設定する設定値を入力するユーザ入力部を有し、前記レベル調整部は、前記ユーザ入力部において入力された設定値に従った補間画素の出力レベル調整処理を実行する構成であることを特徴とする。

さらに、本発明の画像表示装置の一実施態様において、前記レベル調整部は、前記ＩＰ変換部の生成したプログレッシブ画像に含まれる補間画素の出力レベルを入力レベルの０〜１００％の範囲で調整する処理を実行する構成であることを特徴とする。

さらに、本発明の画像表示装置の一実施態様において、前記レベル調整部は、表示部における各出力ライン表示期間に対応する制御信号に応じて、入力インタレース信号対応のオリジナルラインと、補間画素信号からなる補間ラインの出力期間に応じたゲインを出力する信号選択部と、前記信号選択部から出力されるゲイン情報に応じて、前記ＩＰ変換部からの出力信号のレベル変換を実行する乗算器とを有する構成であることを特徴とする。

さらに、本発明の画像表示装置の一実施態様において、前記表示部は、液晶ディスプレイ（ＬＣＤ）または有機ＥＬによって構成される面ホールド型表示を行なう表示部であることを特徴とする。

さらに、本発明の第２の側面は、
画像信号の生成処理を実行する信号処理装置であり、
インタレース信号を入力し、補間処理による補間画素を含むプログレッシブ信号を生成する信号変換処理を実行するＩＰ変換部と、
前記ＩＰ変換部の生成したプログレッシブ信号に含まれる補間画素の出力レベル調整を行なうレベル変換部と、
を有することを特徴とする信号処理装置にある。

さらに、本発明の信号処理装置の一実施態様において、前記ＩＰ変換部は、入力画像信号のｎ倍速化処理（ｎは２以上の整数）を実行して、ｎ倍速化プログレッシブ信号を生成する処理を実行する構成であることを特徴とする。

さらに、本発明の信号処理装置の一実施態様において、前記レベル調整部は、ユーザ入力部において入力された設定値に従った補間画素の出力レベル調整処理を実行する構成であることを特徴とする。

さらに、本発明の信号処理装置の一実施態様において、前記レベル調整部は、前記ＩＰ変換部の生成したプログレッシブ画像に含まれる補間画素の出力レベルを入力レベルの０〜１００％の範囲で調整する処理を実行する構成であることを特徴とする。

さらに、本発明の信号処理装置の一実施態様において、前記レベル調整部は、表示部における各出力ライン表示期間に対応する制御信号に応じて、入力インタレース信号対応のオリジナルラインと、補間画素信号からなる補間ラインの出力期間に応じたゲインを出力する信号選択部と、前記信号選択部から出力されるゲイン情報に応じて、前記ＩＰ変換部からの出力信号のレベル変換を実行する乗算器と、を有する構成であることを特徴とする。

さらに、本発明の第３の側面は、
画像表示装置において画像処理を実行する画像処理方法であり、
ＩＰ変換部において、インタレース信号を入力し、補間処理による補間画素を含むプログレッシブ信号を生成する信号変換処理を実行するＩＰ変換ステップと、
レベル変換部において、前記プログレッシブ信号に含まれる補間画素の出力レベル調整を行ない表示部への出力信号を生成するレベル変換ステップと、
を有することを特徴とする画像処理方法にある。

さらに、本発明の第４の側面は、
画像表示装置における画像処理を実行させるコンピュータ・プログラムであり、
ＩＰ変換部において、インタレース信号を入力し、補間処理による補間画素を含むプログレッシブ信号を生成する信号変換処理を実行させるＩＰ変換ステップと、
レベル変換部において、前記プログレッシブ信号に含まれる補間画素の出力レベル調整を行ない表示部への出力信号を生成させるレベル変換ステップと、
を実行させることを特徴とするコンピュータ・プログラムにある。

なお、本発明のコンピュータ・プログラムは、例えば、様々なプログラム・コードを実行可能な汎用コンピュータ・システムに対して、コンピュータ可読な形式で提供する記憶媒体、通信媒体、例えば、ＣＤやＦＤ、ＭＯなどの記憶媒体、あるいは、ネットワークなどの通信媒体によって提供可能なコンピュータ・プログラムである。このようなプログラムをコンピュータ可読な形式で提供することにより、コンピュータ・システム上でプログラムに応じた処理が実現される。

本発明のさらに他の目的、特徴や利点は、後述する本発明の実施例や添付する図面に基づくより詳細な説明によって明らかになるであろう。なお、本明細書においてシステムとは、複数の装置の論理的集合構成であり、各構成の装置が同一筐体内にあるものには限らない。

本発明の一実施例の構成によれば、インタレース信号をプログレッシブ信号に変換するＩＰ変換において生成した補間画素の表示レベルを調整するレベル変換部を設け、補間画素のレベル制御を例えば０〜１倍のレベルで行って表示することを可能とした。本構成により、例えば、補間によって生成した画素ラインをレベル低下させずに表示することでフリッカの発生や輝度の低下の無いプログレッシブ表示が実現される。さらに、補間による生成画素ラインを選択的にレベル低下させて表示することで、インタレース信号のみからなる忠実なオリジナルコンテンツの再生表示が実現される。

以下、図面を参照しながら本発明の画像表示装置、信号処理装置、および画像処理方法、並びにコンピュータ・プログラムの詳細について説明する。説明は以下の項目
に従って行なう。
１．ＩＰ変換について
２．本発明の装置構成および処理の詳細

［１．ＩＰ変換について］
まず、最初に、一般的なＩＰ変換処理の概要について説明する。先に説明したように、１本おきに水平走査線を走査するインタレース方式の画像を、例えば液晶ディスプレイなどの面ホールド型の表示装置に表示する場合、画像信号のないラインの画素値を補間処理によって決定して全ライン表示としたプログレッシブ方式に変換するＩＰ変換が実行される。

図１は、一般的なＩＰ変換処理構成を示す図である。図１（Ａ）はＩＰ変換前のインタレース方式の出力例を示している。左から時間ｔ０〜ｔ４の出力画素ラインを示している。例えば、時間ｔ０において、表示部５１の１つのラインおきに画素値の出力が実行され、次の時間ｔ１において、時間ｔ０で画素値出力を行わなかったラインの画素値出力が実行される。

時間ｔ０に出力されるインタレース信号が第１フィールド信号に対応し、時間ｔ１に出力されるインタレース信号が第２フィールド信号に対応し、この２つのフィールド信号によって１フレームが形成されることになる。

このインタレース信号を、面ホールド型表示を行なう表示部に表示すると、前述したように、表示画像信号が存在するラインと存在しないラインが交互に発生しフリッカが目立ち、かつ輝度が半減するという問題を発生させる。この問題を解決するため、インタレース信号をプログレッシブ信号に変換するＩＰ変換が実行される。

ＩＰ変換後の画像が図１（Ｂ）に示す画像である。図１（Ｂ）に示すように、元々の表示画像信号が存在するオリジナルライン６１と、元々の表示画像信号が存在しない補間ライン６２が同一時間の表示画像においては、垂直に１つおきに交互に配置され、時間軸方向にも１つおきに配置された構成となる。

ＩＰ変換の方式について、図２を参照して説明する。ＩＰ変換の方式としては、図２に示す様に、時間方向における前後のフレームのラインから補間を行うフレーム間補間と、同一フレームの上下のラインから補間を行う面内補間があり、その切り替え、または配分を画像特徴に応じてリアルタイムに切り替える方法が一般的である。具体的には、動き情報を取得して、その配分比率を変更する処理などによって、補間画素の画素値を決定する。

補間画素の画素値は、このように時間方向または、面方向にある画素の画素値に基づいて、例えば周囲画素の画素値平均を算出して設定する方法がとられる。しかし、この補間処理によって決定される画素値は、インタレース画像の内容によっては、実際の画像に対応する画素値とは異なる画素値が設定されてしまう場合が発生し、画質を劣化させる要因ともなっている。

このような補間処理によって生成される画素の画素値はあくまでも面方向または時間方向の周囲画素に基づいて推定された画素値であり擬似的な画素である。従って、視聴者は、擬似的な画素値によって改変されたコンテンツを見ることになり、忠実なオリジナルコンテンツの再生を望むユーザにとっては迷惑となってしまうことがある。

［２．本発明の装置構成および処理の詳細］
次に、本発明の装置構成および処理の詳細について説明する。本発明の画像表示装置では、ＬＣＤや有機ＥＬ、その他の様々な面ホールド型表示処理を実行する構成において、ＩＰ変換に際して生成する補間画素の出力のレベル制御により、補間された画素の表示制御を行なう構成を有し、プログレッシブ信号表示のみならず、忠実なオリジナルコンテンツの再生表示をも可能とする。

具体的には、インタレース信号をプログレッシブ信号に変換するＩＰ変換を行って、液晶ディスプレイなどの面ホールド型ディスプレイに画像表示を行なう構成において、ＩＰ変換に際して生成する補間画素の出力レベル制御を行なう。

本発明の処理の詳細について、図３以下を参照して説明する。図３は、本発明の画像表示装置における信号処理回路を示すブロック図である。本発明の画像処理装置は図３に示すようにＩＰ変換部１０１、レベル変換部１０２、制御部１０３、ユーザ入力部１０４を有する。レベル変換部１０２の回路例を図４に示す。図４に示すように、レベル変換部１０２は、例えば、信号選択部１２１、乗算器１２２によって構成される。

図３に示す構成において、ＩＰ変換部１０１に入力する入力データ（ＩＰＣ＿ＩＮ）は、インタレース信号であり、入力データ（ＩＰＣ＿ＩＮ）が、まずＩＰ変換部１０１に入力され、インタレース信号からプログレッシブ信号への変換処理、すなわちＩＰ変換が実行されプログレッシブ信号が生成される。ＩＰ変換部１００におけるＩＰ変換処理は、先に図１、図２を参照して説明した処理である。

すなわち、図２を参照して説明した様に、時間方向における前後のフレームのラインから補間を行うフレーム間補間と、同一フレームの上下のラインから補間を行う面内補間があり、その切り替え、または配分を動きベクトル情報などの画像特徴に応じてリアルタイムに切り替えて補間処理が実行されて補間画素の画素値が決定されてプログレッシブ信号が生成される。

ＩＰ変換部１０１は、ＩＰ変換に際して、例えば、６０Ｈｚのインタレース画像を入力し、ライン単位で倍速変換し６０Ｈｚのプログレッシブ画像に変換して出力する。

図５、図６を参照して、ＩＰ変換部１０１の実行する処理について説明する。図５（Ａ）は、処理対象となるインタレース信号の構成を示している。この図は、先に説明した図１（Ａ）の信号に相当する。入力画像をディスプレイに表示した場合の垂直（縦）方向の表示画素を時系列にｔ０，ｔ２，ｔ４，ｔ６の４フレーム分、示している。図に示す表示部２０１に示される縦ラインに対応するｔ０，ｔ２，ｔ４，ｔ６の４フレームの画素データである。入力画像は６０Ｈｚ画像としており、ｔ０，ｔ２，ｔ４，ｔ６の各々の間隔は、１／６０ｓｅｃである。

ＩＰ変換部１０１は、インタレース信号からプログレッシブ信号への変換処理、すなわち図２を参照して説明した様に、フレーム間補間または面内補間を適宜適用して、補間画素の画素値を決定してプログレッシブ信号を生成する。この信号が、図５（Ｂ）に示す信号である。図５（Ｂ）に示すように、元々の表示画像信号の画素値が存在するオリジナル画素ラインと、元々の表示画像信号の画素値が存在しない補間画素ラインが同一時間の表示画像においては、垂直に１つおきに交互に配置され、時間軸方向にも１つおきに配置された構成となる。

ＩＰ変換部１０１は、さらに、入力画像信号の倍速化処理を実行する。例えば、６０Ｈｚ画像からなるインタレース入力画像の場合倍速化した６０Ｈｚのプログレッシブ画像を生成する。

この倍速化処理の具体例を図６に示す。図６は、１つのフレーム画像の表示処理信号を説明する図である。図６の表示部２５１に表示されるフレーム画像は、ＩＰ変換によってインタレース信号からプロッグレッシブ画像に変換して表示されるフレーム画像の各ラインを示している。ＩＰ変換によって生成されるプログレッシブ画像は、１ラインおきのオリジナルラインと、その間の補間ラインによって構成される。オリジナルラインはインタレース信号に含まれる実信号に対応するオリジナル画素ラインであり、補間ラインはＩＰ変換による補間処理によって補間画素値の設定された補間画素ラインである。

図６（Ａ）に示す信号は、インタレース信号の輝度レベルを示している。信号Ｓ１，Ｓ２，Ｓ３・・・は、オリジナルラインの各水平ラインの信号レベル（輝度）を示している。各水平ラインは、インタレース信号の水平同期間Ｈに相当する期間の信号を有している。

インタレース信号は、前述したようにフレーム画像中の１本おきのラインの信号のみによって構成され、このインタレース信号に含まれない補間ラインを加えてプログレッシブ信号が生成される。ＩＰ変換部は、オリジナルラインと補間ラインからなるＩＰ変換後のプログレッシブ画像を倍速化プログレッシブ画像として生成する。これが、図６（Ｂ）に示すデータである。

図６（Ｂ）に示す信号は、ＩＰ変換部１０１が入力インタレース信号に基づくＩＰ変換および倍速化処理を実行してレベル変換部１０２に出力する出力信号（ＩＰＣ＿ＯＵＴ）である。信号Ｓ１'，Ｓ２'，Ｓ３'・・・は、オリジナルラインの各水平ラインの信号レベル（輝度）を示している。Ｈ１，Ｈ２，Ｈ３・・は補間ラインの信号レベル（輝度）を示している。図において、Ｓｎ'の出力期間、Ｈｎの出力期間は、それぞれ出力信号の水平同期期間であり、図６（Ａ）に示す信号の水平同期期間Ｈの１／２、すなわちＨ／２とされる。すなわち、例えば入力画像が６０Ｈｚのインタレース画像である場合、出力画像は６０Ｈｚのプログレッシブ画像として出力されることになる。

このように、ＩＰ変換部１０１は、入力インタレース信号に基づいて、ＩＰ変換および倍速化処理を実行して図６（Ｂ）に示す出力信号（ＩＰＣ＿ＯＵＴ）をレベル変換部１０２に出力する。

図３に示すレベル変換部１０２には、ＩＰ変換部１０１から、図６（Ｂ）に示す出力信号（ＩＰＣ＿ＯＵＴ）、すなわち倍速化プログレッシブ信号が入力され、さらに、ＩＰ変換部１０１における倍速化処理に応じて決定される表示期間制御信号（ＣＵＲＲＥＮＴ）、すなわち各水平ラインの表示タイミングの制御信号が入力される。さらに、制御部１０３からゲイン信号（ＧＡＩＮ）が入力される。

レベル変換部１０２は、制御部１０３から、各ライン単位でレベル設定値を入力し、入力情報に基づいて、各ラインのレベル制御を実行する。具体的には、倍速化プログレッシブ信号に含まれるオリジナルラインについては、レベル変換を行わず、補間ラインの出力レベルを０〜１倍の範囲で変換する。

図７を参照してレベル変換部１０２の実行する処理について説明する。図７（Ａ），（Ｂ）は図６を参照して説明した信号（Ａ），（Ｂ）に対応する信号である。すなわち、図７（Ａ）に示す信号は、ＩＰ変換部１０１に入力するインタレース信号、図７（Ｂ）に示す信号は、ＩＰ変換部１０１から出力される倍速化プログレッシブ信号としてのＩＰ変換部出力信号（ＩＰＣ＿ＯＵＴ）である。

図７（Ｃ）は、ＩＰ変換部１０１における倍速化処理に応じて決定される表示期間制御信号（ＣＵＲＲＥＮＴ）、すなわち各水平ラインの表示タイミングの制御信号（ＣＵＲＲＥＮＴ）である。

図７（Ｄ）は、レベル変換部１０２におけるレベル変換処理によって生成され、レベル変換部１０２から出力される出力データ（ＬＶＣ＿ＯＵＴ）を示している。レベル変換部１０２は、制御部１０３から入力するゲイン信号（ＧＡＩＮ）に基づいて、倍速化プログレッシブ信号に含まれる補間ラインの出力レベルを制御する。具体的には補間ラインの出力レベルを０〜１００％（入力信号レベルの０〜１倍）の間で調整し、主にレベル低下処理としてのレベル制御を実行する。

図７に示す（Ｄ）出力データ（ＬＶＣ＿ＯＵＴ）は、レベル変換比＝０．２５とした場合の出力データの例を示している。この場合、レベル変換部１０２は、図７（Ｂ）に示す倍速化プログレッシブ信号に含まれる補間ラインの出力レベルを２５％に低下させる処理を行い、図７（Ｄ）に示す出力データ（ＬＶＣ＿ＯＵＴ）を生成して出力する。出力信号は、液晶ディスプレイ（ＬＣＤ）または有機ＥＬなどによって構成される面ホールド型表示を行なう表示部に出力され表示される。

レベル変換比、すなわちゲインの設定情報は、図３に示す装置のユーザ入力部１０４において入力可能である。ゲイン０〜１の間の任意の値が設定可能であり、制御部１０３は、設定情報をレベル変換部１０２に入力し、レベル変換部１０２は、入力するゲイン情報に応じて、倍速化プログレッシブ信号に含まれる補間ラインの出力レベルを制御する。

レベル制御部１０２の処理について図４を参照して説明する。レベル制御部１０４は、図４に示すように、信号選択部１２１、乗算器１２２を有する。信号選択部１２１は、図７（Ｃ）に示す表示期間制御信号（ＣＵＲＲＥＮＴ）、すなわち各水平ラインの表示タイミングの制御信号（ＣＵＲＲＥＮＴ）と、オリジナルラインに対応する固定されたゲイン情報＝１と、補間ラインに対応するゲイン情報であり、ユーザ入力部１０４から入力される可変ゲイン情報０〜１を入力し、オリジナルラインの出力タイミングにおいては［１］を乗算器１２２に出力し、補間ラインの出力タイミングにおいては、ユーザの設定したゲイン［０〜１］を乗算器１２２に出力する。

乗算器１２２は、ＩＰ変換部１０１からの出力、すなわち、図７（Ｂ）に示す倍速化プログレッシブ信号としてのＩＰ変換部出力信号（ＩＰＣ＿ＯＵＴ）に対して、信号選択部１２１から入力する信号に基づいて入力信号のレベル制御を実行して出力する。乗算器１２２では、オリジナルラインに対してはゲイン［１］を適用して、入力信号のまま出力し、一方、補間ラインに対しては、設定されたゲイン［０〜１］を適用して、補間ラインの出力レベルを、入力信号レベルの０〜１００％に調整して出力する。設定ゲインが０．２５の場合の出力信号は、図７（Ｄ）に示すように、倍速化プログレッシブ信号に含まれる補間ラインの出力レベルが２５％に低下した出力データ（ＬＶＣ＿ＯＵＴ）となる。

前述したように、図３に示す装置のユーザ入力部１０４においてゲイン０〜１の間の任意の値が設定可能であり、ゲイン１の設定がなされた場合は、図８（Ｄ１）に示すように、補間ライン信号はＩＰ変換部の生成した信号のままに維持され、ゲイン０の設定がなされた場合は、図８（Ｄ２）に示すように、補間ライン信号は全く表示されない（黒画素として設定される）ことになり、オリジナルのインタレース信号の表示を再現することが可能となる。

本発明は上述したように、インタレース信号をプログレッシブ信号に変換して出力する構成において、補間ラインの出力レベルの制御を可能としたものである。例えば、ゲイン設定を［１］とすることで、補間ラインのレベルを低下させることなくＩＰ変換処理によって生成したプログレッシブ画像そのままの出力がなされ、この場合は、フリッカおよび輝度の低減が抑えられ、画像視認性が向上するとともに信号認識時の疲労を排除したプログレッシブ画像の表示が可能となる。

一方、ゲイン設定を［０］とすることで、補間処理によって生成された補間ラインの画素値を全く出力させない画像、すなわち補間ラインを黒画素として出力した画像の表示がなされ、入力インタレース信号そのものの画像確認が可能となる。なお、ゲインは０〜１の任意の値に設定可能であり、ユーザは、好みの画像を選択して表示することができる。

このように、レベル変換部１０２における変換レベルの設定は、ユーザ入力部１０４を介してユーザが自由に設定することが可能である。０倍とした場合は、補間画素の出力は黒画素として出力され、インタレース画像としてのオリジナル画像を反映した画像を表示して見ることができる。一方、１倍とした場合は、ＩＰ変換によって生成された補間画素の画素値をそのまま出力することになりＩＰ変換によって生成したプログレッシブ画像を表示することができる。

最後に、図９に示すフローチャートを参照して本発明の画像表示装置において実行する処理シーケンスについて説明する。この図９に示すフローに従った処理は、図３に示す画像表示装置において実行される。なお、全体的な処理制御は、図３に示す制御部１０３によって実行される。例えば、制御部１０３はＣＰＵを有しメモリに記録されたコンピュータ・プログラムに従った処理制御を行なう。

図９に示すフローチャートの各ステップの処理について説明する。まず、ステップＳ１０１において、ＩＰ変換処理が実行される。インタレース信号からプログレッシブ信号への変換処理である。この処理は、図３を参照して説明したＩＰ変換部１０１において実行される。

次に、ステップＳ１０２において、プログレッシブ信号（例えば６０Ｈｚ画像信号）の倍速化処理が実行される。すなわち、図６を参照して説明したように、例えば６０ＨＺのインタレース入力画像とステップＳ１０１のＩＰ変換処理によって生成された補間画像信号を倍速化し６０Ｈｚのプログレッシブ画像を生成する。この処理も、図３を参照して説明したＩＰ変換部１０１において実行される。なお、ステップＳ１０１のＩＰ変換とステップＳ１０２の倍速化はシーケンシャルに行ってもよいが、ＩＰ変換処理に際して倍速化を併せて実行してもよい。

次に、ステップＳ１０３において、レベル変換処理を実行する。この処理はず３に示すレベル変換部１０２の処理である。レベル変換部１０２は、制御部１０３から入力するゲイン信号（ＧＡＩＮ）に基づいて、倍速化プログレッシブ信号に含まれる補間ラインの出力レベルを制御する。具体的には補間ラインの出力レベルを０〜１００％の間で調整し、主に低下させるレベル制御を実行する。この処理信号がステップＳ１０４において、出力データ［ＬＶＣ＿ＯＵＴ］として出力される。

この結果表示されるデータは、先に説明した図７（Ｄ）や、図８（Ｄ１）〜（Ｄ２）に対応するデータとなり、補間ラインのデータのレベルが設定に応じて０〜１００％の間で調整されたレベルを持つ信号となる。レベル変換部１０２におけるレベル低下量は、ユーザ入力部１０４を介して設定が可能であり、０倍とした場合は、補間画素の出力は黒画素として出力され、インタレース画像としてのオリジナル画像を反映した画像を見ることができ、１倍とした場合は、ＩＰ変換によって生成された補間画素の画素値をそのまま出力することになりＩＰ変換によって生成したプログレッシブ画像を見ることができる。

なお、上述した実施例では、入力インタレース画像を６０Ｈｚ、倍速化による出力画像を６０Ｈｚプログレッシブ画像とした例を説明したが、入出力画像の組み合わせはこの組み合わせに限られるものではない。例えば、倍速化により５０Ｈｚインタレース画像から５０Ｈｚプログレッシブ画像を生成して表示する構成としてもよい。どのような設定でも、オリジナルラインと補間ラインの交互に表示される組み合わせは不変であり、このような設定で補間ラインのレベル制御を行うことで、プログレッシブ画像からインタレース画像に至る様々な画像を表示させることができる。

以上、特定の実施例を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施例の修正や代用を成し得ることは自明である。すなわち、例示という形態で本発明を開示してきたのであり、限定的に解釈されるべきではない。本発明の要旨を判断するためには、特許請求の範囲の欄を参酌すべきである。

また、明細書中において説明した一連の処理はハードウェア、またはソフトウェア、あるいは両者の複合構成によって実行することが可能である。ソフトウェアによる処理を実行する場合は、処理シーケンスを記録したプログラムを、専用のハードウェアに組み込まれたコンピュータ内のメモリにインストールして実行させるか、あるいは、各種処理が実行可能な汎用コンピュータにプログラムをインストールして実行させることが可能である。

例えば、プログラムは記録媒体としてのハードディスクやＲＯＭ（Read Only Memory)に予め記録しておくことができる。あるいは、プログラムはフレキシブルディスク、ＣＤ−ＲＯＭ(Compact Disc Read Only Memory)，ＭＯ(Magneto optical)ディスク，ＤＶＤ(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体に、一時的あるいは永続的に格納（記録）しておくことができる。このようなリムーバブル記録媒体は、いわゆるパッケージソフトウエアとして提供することができる。

なお、プログラムは、上述したようなリムーバブル記録媒体からコンピュータにインストールする他、ダウンロードサイトから、コンピュータに無線転送したり、ＬＡＮ(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送し、コンピュータでは、そのようにして転送されてくるプログラムを受信し、内蔵するハードディスク等の記録媒体にインストールすることができる。

なお、明細書に記載された各種の処理は、記載に従って時系列に実行されるのみならず、処理を実行する装置の処理能力あるいは必要に応じて並列的にあるいは個別に実行されてもよい。また、本明細書においてシステムとは、複数の装置の論理的集合構成であり、各構成の装置が同一筐体内にあるものには限らない。

以上、説明したように、本発明の一実施例の構成によれば、インタレース信号をプログレッシブ信号に変換するＩＰ変換において生成した補間画素の表示レベルを調整するレベル変換部を設け、補間画素のレベル制御を例えば０〜１倍のレベルで行って表示することを可能とした。本構成により、例えば、補間によって生成した画素ラインをレベル低下させずに表示することでフリッカの発生や輝度の低下の無いプログレッシブ表示が実現される。さらに、補間による生成画素ラインを選択的にレベル低下させて表示することで、インタレース信号のみからなる忠実なオリジナルコンテンツの再生表示が実現され、ユーザのニーズに応じた画像表示を可能とした画像表示装置や信号処理装置を提供することが可能となる。

ＩＰ変換処理について説明する図である。 ＩＰ変換処理について説明する図である。 本発明の画像表示装置における信号処理回路を示すブロック図である。 本発明の装置におけるレベル変換部の構成例を示す図である。 ＩＰ変換処理について説明する図である。 倍速化処理について説明する図である。 本発明の装置における信号処理について説明する図である。 本発明の装置における信号処理および出力信号の例について説明する図である。 本発明の画像表示装置において実行する処理シーケンスについて説明するフローチャートを示す図である。

符号の説明

５１ 表示部
６１ オリジナルライン
６２ 補間ライン
１０１ ＩＰ変換部
１０２ レベル変換部
１０３ 制御部
１０４ ユーザ入力部
１２１ 信号選択部
１２２ 乗算器
２０１ 表示部
２５１ 表示部

Claims (13)

1. 面ホールド型の表示処理を行なう表示部に対する画像表示処理を実行する画像表示装置であり、
   インタレース信号を入力し、補間処理による補間画素を含むプログレッシブ信号を生成する信号変換処理を実行するＩＰ変換部と、
   前記ＩＰ変換部の生成したプログレッシブ信号に含まれる補間画素の出力レベル調整を行なうレベル変換部と、
   前記レベル変換部のレベル変換後の画像を出力する表示部と、
   を有することを特徴とする画像表示装置。
2. 前記ＩＰ変換部は、
   入力画像信号のｎ倍速化処理（ｎは２以上の整数）を実行して、ｎ倍速化プログレッシブ信号を生成する処理を実行する構成であることを特徴とする請求項１に記載の画像表示装置。
3. 前記画像表示装置は、さらに、
   前記レベル調整部の実行する出力レベル調整処理の実行レベルを設定する設定値を入力するユーザ入力部を有し、
   前記レベル調整部は、
   前記ユーザ入力部において入力された設定値に従った補間画素の出力レベル調整処理を実行する構成であることを特徴とする請求項１に記載の画像表示装置。
4. 前記レベル調整部は、
   前記ＩＰ変換部の生成したプログレッシブ画像に含まれる補間画素の出力レベルを入力レベルの０〜１００％の範囲で調整する処理を実行する構成であることを特徴とする請求項１に記載の画像表示装置。
5. 前記レベル調整部は、
   表示部における各出力ライン表示期間に対応する制御信号に応じて、入力インタレース信号対応のオリジナルラインと、補間画素信号からなる補間ラインの出力期間に応じたゲインを出力する信号選択部と、
   前記信号選択部から出力されるゲイン情報に応じて、前記ＩＰ変換部からの出力信号のレベル変換を実行する乗算器と、
   を有する構成であることを特徴とする請求項１に記載の画像表示装置。
6. 前記表示部は、
   液晶ディスプレイ（ＬＣＤ）または有機ＥＬによって構成される面ホールド型表示を行なう表示部であることを特徴とする請求項１から請求項５いずれかに記載の画像表示装置。
7. 画像信号の生成処理を実行する信号処理装置であり、
   インタレース信号を入力し、補間処理による補間画素を含むプログレッシブ信号を生成する信号変換処理を実行するＩＰ変換部と、
   前記ＩＰ変換部の生成したプログレッシブ信号に含まれる補間画素の出力レベル調整を行なうレベル変換部と、
   を有することを特徴とする信号処理装置。
8. 前記ＩＰ変換部は、
   入力画像信号のｎ倍速化処理（ｎは２以上の整数）を実行して、ｎ倍速化プログレッシブ信号を生成する処理を実行する構成であることを特徴とする請求項７に記載の信号処理装置。
9. 前記レベル調整部は、
   ユーザ入力部において入力された設定値に従った補間画素の出力レベル調整処理を実行する構成であることを特徴とする請求項７に記載の信号処理装置。
10. 前記レベル調整部は、
    前記ＩＰ変換部の生成したプログレッシブ画像に含まれる補間画素の出力レベルを入力レベルの０〜１００％の範囲で調整する処理を実行する構成であることを特徴とする請求項７に記載の信号処理装置。
11. 前記レベル調整部は、
    表示部における各出力ライン表示期間に対応する制御信号に応じて、入力インタレース信号対応のオリジナルラインと、補間画素信号からなる補間ラインの出力期間に応じたゲインを出力する信号選択部と、
    前記信号選択部から出力されるゲイン情報に応じて、前記ＩＰ変換部からの出力信号のレベル変換を実行する乗算器と、
    を有する構成であることを特徴とする請求項７に記載の信号処理装置。
12. 画像表示装置において画像処理を実行する画像処理方法であり、
    ＩＰ変換部において、インタレース信号を入力し、補間処理による補間画素を含むプログレッシブ信号を生成する信号変換処理を実行するＩＰ変換ステップと、
    レベル変換部において、前記プログレッシブ信号に含まれる補間画素の出力レベル調整を行ない表示部への出力信号を生成するレベル変換ステップと、
    を有することを特徴とする画像処理方法。
13. 画像表示装置における画像処理を実行させるコンピュータ・プログラムであり、
    ＩＰ変換部において、インタレース信号を入力し、補間処理による補間画素を含むプログレッシブ信号を生成する信号変換処理を実行させるＩＰ変換ステップと、
    レベル変換部において、前記プログレッシブ信号に含まれる補間画素の出力レベル調整を行ない表示部への出力信号を生成させるレベル変換ステップと、
    を実行させることを特徴とするコンピュータ・プログラム。

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