JP3555080B2 - 汎用ロジックモジュール及びこれを用いたセル - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は汎用ロジックモジュール及びこれを用いたセルに関し、特にその基本回路構成及びセル構造に関する。
【０００２】
【従来の技術】
従来、一般的なフィールドプログラマブルゲートアレイ（ＦＰＧＡ）及びマスクプログラマブルな機能ブロックベースのゲートアレイに使用される汎用ロジックモジュールが知られている。この汎用ロジックモジュールは、複数の論理関数の中の１つを設計者が選択できるように構成されている。
【０００３】
複数の組合せ論理関数を選択できるマルチプレクサから構成される汎用ロジックモジュールとして、例えば特開平７−１０６９４９号（米国特許第５０５５７１８号）公報は、「汎用組み合わせ論理モジュール」を開示している。この公報に開示されている汎用ロジックモジュールは、図１４に示すように、４入力のマルチプレクサ（ＭＵＸ）から構成されており、この４入力のマルチプレクサは３個の２入力マルチプレクサを組み合わせて構成されている。
【０００４】
この公報では、上記２入力マルチプレクサの構成は明らかにされていないが、一般的には、正転タイプの２入力マルチプレクサは、図１５に示すように、第１段目のインバータ、第２段目のトランスファゲート及び第３段目のインバータから構成されている。従って、入力された信号が出力されるまでに、３段の論理素子を通過する。このような構成の２入力マルチプレクサを用いて図１４に示す４入力マルチプレクサを構成した場合、入力された信号が出力されるまでに６段の論理素子を通過する。
【０００５】
なお、上記２入力マルチプレクサが反転出力タイプである場合は、第３段目のインバータは除去されるので、この反転出力タイプの２入力マルチプレクサを用いて図１４に示す４入力マルチプレクサを構成した場合、入力された信号が出力されるまでに４段の論理素子を通過する。
【０００６】
更に、４入力マルチプレクサは、図１５に示した２入力マルチプレクサを用いないで、インバータ及びトランスファゲートを用いて、例えば図１６に示すように構成することもできる。この図１６に示す４入力マルチプレクサの場合、入力された信号が出力されるまでに４段の論理素子を通過する。
【０００７】
また、他の汎用ロジックモジュールとして、米国特許５６８４４１２号は、「ＣＥＬＬ ＦＯＲＭＩＮＧ ＰＡＲＴ ＯＦ Ａ ＣＵＳＴＯＭＩＺＡＢＬＥ ＡＲＲＡＹ」を開示している。この汎用ロジックモジュールは、図１７（Ａ）に示すように、ＮＡＮＤゲート、２個の２入力マルチプレクサＡ、Ａ、並びに１個の２入力マルチプレクサＬＡＲＧＥから構成されている。２入力マルチプレクサＡは、図１７（Ｂ）に示すように、第１段目のインバータと第２段目のトランスファゲートで構成されている。また、２入力マルチプレクサＬＡＲＧＥは、図１７（Ｃ）に示すように、第１段目のトランスファゲートと第２段目のインバータとから構成されている。従って、図１７（Ａ）に示された汎用ロジックモジュールに入力された信号は、最大４段の論理素子を通って出力される。
【０００８】
上記の他に、複数の組合せ論理関数を選択できるマルチプレクサから構成された汎用ロジックモジュールは、米国特許第４９１０４１７号、米国特許第６０１４０３８号等に開示されている。
【０００９】
以上説明した各汎用ロジックモジュールは、複数の論理関数を実現することを目的として、２入力マルチプレクサをシリアルに複数段接続した複数入力・複数段マルチプレクサから構成されており、その入力端子を論理値「１」（例えば電源電位）又は論理値「０」（例えば接地電位）に設定することで所望の論理回路が構成される。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した従来の汎用ロジックモジュールは、２入力マルチプレクサをシリアルに複数段接続する構成であるため、信号が通過する論理素子の段数が多くなり、更に、トランスファゲートもシリアルに複数段挿入される。そのため、単純な論理回路から構成され得るゲートアレイ・セルベースＩＣ等の回路構成に比べ、スイッチングスピードが遅くなるという欠点を有する。
【００１１】
今、図１４に示した汎用ロジックモジュール又は図１７（Ａ）に示した汎用ロジックモジュールを用いて構成された２入力ＮＡＮＤ、２入力ＮＯＲ、２入力ＥＸＯＲ、２入力ＥＸＮＯＲ等の機能で比較した場合、その差は顕著である。特に、通常のＡＳＩＣで構成される際、一段論理で構成可能な２入力ＮＡＮＤ、２入力ＮＯＲ等で生じる内部ゲート遅延特性の差は明白である。
【００１２】
このような問題は、２入力マルチプレクサをシリアルに複数個接続する等の複数入力・複数段マルチプレクサによる回路構成が採用されているので論理素子段数が多く、また、トランスファゲートもシリアルに複数挿入された論理回路構成であることによって生じている。
【００１３】
本発明は、上述した問題を解消するためになされたものであり、その目的は、高速でスイッチが可能な汎用ロジックモジュール及びこれを用いたセルを提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の態様に係る汎用ロジックモジュールは、第１ノードに入力が接続された第１インバータと、該第１インバータの出力に接続された第２ノードと、第３ノードに入力が接続された第２インバータと、第４ノードに入力が接続された第３インバータと、前記第１インバータの出力に入力が接続され、前記第４ノードに第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、前記第２インバータの出力に入力が接続され、前記第３インバータの出力に第１制御入力が接続され、前記第４ノードに第２制御入力が接続された第２トランスファゲートと、前記第１トランスファゲートの出力及び前記第２トランスファの出力に接続された第５ノード、とを備えている。
【００１５】
この第１の態様に係る汎用ロジックモジュールは、前記第１ノードを論理「０」に接続し、前記第２ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＡＮＤ回路が形成されるように構成できる。また、前記第３ノードを論理「１」に接続し、前記第２ノードを無接続にすることにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＯＲ回路が形成されるように構成できる。また、前記第２ノードを前記第３ノードに接続することにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＮＯＲ回路が形成されるように構成できる。
【００１６】
また、上記第１の態様に係る汎用ロジックモジュールは、前記第２インバータの出力に接続された第６ノードを更に備えて構成できる。この場合、前記第１ノードを前記第６ノードに接続し、前記第２ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＯＲ回路が形成されるように構成できる。
【００１７】
本発明の第２の態様に係るセルは、上記と同様の目的で、（Ａ）第１の態様に係る汎用ロジックモジュールから成る第１汎用ロジックモジュールと、（Ｂ）第７ノードに入力が接続され、第８ノードに出力が接続された第４インバータを備えた第２汎用ロジックモジュールと、（Ｃ）第１１ノードに入力が接続された第５インバータと、第９ノードに入力が接続され、前記第１１ノードに第１制御入力が接続され、前記第５インバータの出力に第２制御入力が接続された第３トランスファゲートと、第１０ノードに入力が接続され、前記第５インバータの出力に第１制御入力が接続され、前記第１１ノードに第２制御入力が接続された第４トランスファゲートと、前記第３トランスファゲートの出力及び前記第４トランスファの出力に入力が接続された第６インバータと、該第６インバータの出力に接続された第１２ノード、とを備えた第３汎用ロジックモジュール、とを含んで構成されている。この場合、前記第１汎用ロジックモジュール、前記第２汎用ロジックモジュール及び前記第３汎用ロジックモジュールが２：２：１の比率で収容されるように構成できる。
【００１８】
この第２の態様に係るセルでは、前記第１汎用ロジックモジュールの前記第１ノードを論理「０」に接続し、前記第２ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＡＮＤ回路が形成されるように構成できる。また、前記第１汎用ロジックモジュールの前記第３ノードを論理「１」に接続し、前記第２ノードを無接続にすることにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＯＲ回路が形成されるように構成できる。更に、前記第１汎用ロジックモジュールの前記第２ノードを前記第３ノードに接続することにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＮＯＲ回路が形成されるように構成できる。
【００１９】
また、この第２の態様に係るセルにおける前記第１汎用ロジックモジュールは、前記第２インバータの出力に接続された第６ノードを更に備えて構成できる。この場合、前記第１汎用ロジックモジュールの前記第１ノードを前記第６ノードに接続し、前記第２ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＯＲ回路が形成されるように構成できる。
【００２０】
また、この第２の態様に係るセルは、前記第１汎用ロジックモジュールと、前記第２汎用ロジックモジュールの中の１つである第１モジュールと、前記第２汎用ロジックモジュールの中の他の１つである第２モジュール、とを備え、前記第１汎用ロジックモジュールの前記第２ノードを無接続にし、前記第１ノードを前記第１モジュールの前記第８ノードに接続し、前記第５ノードを前記第１モジュールの前記第７ノード及び前記第２モジュールの前記第７ノードに接続することにより、前記第１汎用ロジックモジュールの前記第３ノードをデータ入力とし、前記第４ノードをイネーブル入力とし、前記第２モジュールの前記第７ノードを出力とするラッチが形成されるように構成できる。
【００２１】
また、この第２の態様に係るセルは、前記第１汎用ロジックモジュールの中の１つである第１モジュールと、前記第１汎用ロジックモジュールの中の他の１つである第２モジュールと、前記第２汎用ロジックモジュールの中の１つである第３モジュールと、前記第２汎用ロジックモジュールの中の他の１つである第４モジュール、とを備え、前記第１モジュールの前記第２ノードを無接続にし、前記第１ノードを前記第２モジュールの前記第２ノードに接続し、第５ノードを前記第２モジュールの第１ノードに接続し、更に、前記第２モジュールの第３ノードを前記第３モジュールの第８ノードに接続し、第５ノードを前記第３モジュールの第７ノード及び前記第４モジュールの第７ノードに接続することにより、前記第１モジュールの第３ノードをデータ入力とし、前記第１モジュールの前記第４ノード及び前記第２モジュールの第４ノードをクロック入力とし、前記第４モジュールの第８ノードを出力とするフリップフロップが形成されるように構成できる。
【００２２】
本発明の第３の態様に係る汎用ロジックモジュールは、上記と同様の目的で、第１ノードに入力が接続された第１インバータと、第３ノードに入力が接続された第２インバータと、該第２インバータの出力に接続された第６ノードと、第４ノードに入力が接続された第３インバータと、前記第１インバータの出力に入力が接続され、前記第４ノードに第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、前記第２インバータの出力に入力が接続され、前記第３インバータの出力に第１制御入力が接続され、前記第４ノードに第２制御入力が接続された第２トランスファゲートと、前記第１トランスファゲートの出力及び前記第２トランスファの出力に接続された第５ノード、とを備えている。
【００２３】
この第３の態様に係る汎用ロジックモジュールは、前記第１ノードを論理「０」に接続し、前記第６ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＡＮＤ回路が形成されるように構成できる。また、前記第３ノードを論理「１」に接続し、前記第６ノードを無接続にすることにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＯＲ回路が形成されるように構成できる。また、前記第３ノードを論理「１」に接続し、前記第６ノードを無接続にすることにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＯＲ回路が形成されるように構成できる。また、前記第１ノードを前記第６ノードに接続することにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＮＯＲ回路が形成されるように構成できる。また、前記第１ノードを前記第６ノードに接続することにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＯＲ回路が形成されるように構成できる。
【００２４】
本発明の第４の態様に係るセルは、上記と同様の目的で、（Ａ）請求項１６に記載の汎用ロジックモジュールから成る第１汎用ロジックモジュールと、（Ｂ）第７ノードに入力が接続され、第８ノードに出力が接続された第４インバータを備えた第２汎用ロジックモジュールと、（Ｃ）第１１ノードに入力が接続された第５インバータと、第９ノードに入力が接続され、前記第１１ノードに第１制御入力が接続され、前記第５インバータの出力に第２制御入力が接続された第３トランスファゲートと、第１０ノードに入力が接続され、前記第５インバータの出力に第１制御入力が接続され、前記第１１ノードに第２制御入力が接続された第４トランスファゲートと、前記第３トランスファゲートの出力及び前記第４トランスファの出力に入力が接続された第６インバータと、該第６インバータの出力に接続された第１２ノード、とを備えた第３汎用ロジックモジュール、とを含んで構成されている。この場合、前記第１汎用ロジックモジュール、前記第２汎用ロジックモジュール及び前記第３汎用ロジックモジュールが２：２：１の比率で収容されるように構成できる。
【００２５】
この第４の態様に係るセルでは、前記第１汎用ロジックモジュールは、前記第１ノードを論理「０」に接続し、前記第６ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＡＮＤ回路が形成されるように構成できる。また、前記第１汎用ロジックモジュールは、前記第３ノードを論理「１」に接続し、前記第６ノードを無接続にすることにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＯＲ回路が形成されるように構成できる。また、前記第１汎用ロジックモジュールは、前記第１ノードを前記第６ノードに接続することにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＮＯＲ回路が形成されるように構成できる。また、前記第１汎用ロジックモジュールは、前記第１ノードを前記第６ノードに接続することにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＯＲ回路が形成されるように形成できる。
【００２６】
また、この第４の態様に係るセルでは、前記第１汎用ロジックモジュールと、前記第２汎用ロジックモジュールの中の１つである第１モジュールと、前記第２汎用ロジックモジュールの中の他の１つである第２モジュール、とを備え、前記第１汎用ロジックモジュールの前記第６ノードを無接続にし、前記第１ノードを前記第１モジュールの前記第８ノードに接続し、前記第５ノードを前記第１モジュールの前記第７ノード及び前記第２モジュールの前記第７ノードに接続することにより、前記第１汎用ロジックモジュールの前記第３ノードをデータ入力とし、前記第４ノードをイネーブル入力とし、前記第２モジュールの前記第８ノードを出力とするラッチが形成されるように構成できる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。
【００２８】
（実施の形態１）
本発明の実施の形態１は、汎用ロジックモジュールを、シリーズに接続されたインバータとトランスファゲートとによってマルチプレクサ機能を有するように構成し、且つインバータの出力をノードとして使用できるようにしたものである。
【００２９】
図１は本発明の実施の形態１に係る汎用ロジックモジュールの構成を示す回路図である。この汎用ロジックモジュールは、第１段目がインバータで、第２段目がトランスファゲートから成る反転出力タイプの２入力マルチプレクサから構成されている。この汎用ロジックモジュールは、第１ノードＴ１、第２ノードＴ２、第３ノードＴ３、第４ノードＴ４、第５ノードＴ５及び第６ノードＴ６といった６個のノードと、第１インバータ１０、第２インバータ１１、第３インバータ１２、第１トランスファゲート２０及び第２トランスファゲート２１といった５個の論理素子から構成されている。
【００３０】
第１〜第３インバータ１０〜１２の各々は、例えばＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとが電源とグランドとの間にシリアルに接続される周知の構造を有し、入力された信号を反転して出力する。この第１〜第３インバータ１０〜１２は、入力容量を小さくするために、小さいサイズで構成されている。
【００３１】
また、第１及び第２トランスファゲート２０及び２１の各々は、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとがパラレルに接続された構造、即ちソース同士及びドレイン同士が接続された構造を有し、ＮチャンネルＭＯＳトランジスタのゲート及びＰチャンネルＭＯＳトランジスタのゲートに供給される信号に応じて、その入力端子に供給される信号を通過させ又はその入力端子に供給される信号の通過を阻止する。以下では、ＰチャンネルＭＯＳトランジスタのゲートを第１制御入力端子と呼び、ＮチャンネルＭＯＳトランジスタのゲートを第２制御入力端子と呼ぶ。
【００３２】
第１ノードＴ１は、第１インバータ１０の入力端子に接続されている。第１インバータ１０の出力端子は、第１トランスファゲート２０の入力端子及び第２ノードＴ２に接続されている。
【００３３】
第３ノードＴ３は、第２インバータ１１の入力端子に接続されている。第２インバータ１１の出力端子は、第２トランスファゲート２１の入力端子及び第６ノードＴ６に接続されている。
【００３４】
第４ノードＴ４は、第３インバータ１２の入力端子、第１トランスファゲート２０の第１制御入力端子及び第２トランスファゲート２１の第２制御入力端子に接続されている。第３インバータ１２の出力端子は、第１トランスファゲート２０の第２制御入力端子及び第２トランスファゲート２１の第１制御入力端子に接続されている。
【００３５】
第１トランスファゲート２０の出力端子及び第２トランスファゲート２１の出力端子は第５ノードＴ５に接続されている。
【００３６】
以上のように構成される汎用ロジックモジュールの動作を説明する。この汎用ロジックモジュールは基本的にマルチプレクサとして機能する。即ち、第４ノードＴ４に低レベル（以下、「Ｌレベル」という）の信号が入力されると、第１トランスファゲート２０を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタが双方ともオンにされ、且つ第２トランスファゲート２１を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタは双方ともオフにされる。その結果、第１ノードＴ１から入力された信号が、第１インバータ１０で反転され、第１トランスファゲート２０を介して第５ノードＴ５から出力される。
【００３７】
一方、第４ノードＴ４に高レベル（以下、「Ｈレベル」という）の信号が入力されると、第１トランスファゲート２０を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタが双方ともオフにされ、且つ第２トランスファゲート２１を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタは双方ともオンにされる。その結果、第３ノードＴ３から入力された信号が、第２インバータ１１で反転され、第２トランスファゲート２１を介して第５ノードから出力される。
【００３８】
以上の動作により、第４ノードＴ４に供給される信号のレベルに応じて、第１ノードＴ１に入力された信号及び第３ノードＴ３に入力された信号の何れか一方が反転されて第５ノードＴ５から出力されるという反転出力タイプのマルチプレクサの機能が実現されている。
【００３９】
なお、この汎用ロジックモジュールは、必要に応じて、図２に示すように、図１に示した汎用ロジックモジュールから第６ノードＴ６を除去し、或るいは図３に示すように、図１に示した汎用ロジックモジュールから第２ノードＴ２を除去して構成することもできる。
【００４０】
（実施の形態２）
本発明の実施の形態２は、上述した実施の形態１に係る汎用ロジックモジュールを含むセルである。
【００４１】
図６は、このセルの構成を示す図である。このセルは、上記第１汎用ロジックモジュールＸ、第２汎用ロジックモジュールＹ及び第３汎用ロジックモジュールＺから構成されている。第１汎用ロジックモジュールＸは、上述した実施の形態１に係る汎用ロジックモジュールである。なお、図６に示したセルは、説明を簡単にするために、第１汎用ロジックモジュールＸが２個、第２汎用ロジックモジュールＹが２個、第３汎用ロジックモジュールＺが１個含まれる場合を示しているが、各汎用ロジックモジュールの数は任意である。
【００４２】
また、セルは、第１汎用ロジックモジュールＸ、第２汎用ロジックモジュールＹ及び第３汎用ロジックモジュールＺを２：２：１の比率で含むことが好ましいが、この比率に限定されない。
【００４３】
上記第２汎用ロジックモジュールＹは、図４に示すように、第７ノードＴ７が入力端子に接続され、第８ノードＴ８が出力端子に接続された第４インバータ１３で構成されている。
【００４４】
また、第３汎用ロジックモジュールＺは、図５に示すように、第１段目がトランスファゲートで、第２段目がインバータから成る反転出力タイプの２入力マルチプレクサから構成されている。
【００４５】
この第３汎用ロジックモジュールＺは、第９ノードＴ９、第１０ノードＴ１０、第１１ノードＴ１１及び第１２ノードＴ１２といった４個のノードと、第５インバータ１４、第６インバータ１５、第３トランスファゲート２２及び第４トランスファゲート２３といった４個の論理素子から構成されている。
【００４６】
第５インバータ１４は、上述した実施の形態１における第１〜第３インバータ１０〜１２と同じである。また、第６インバータ１５は、第１〜第３インバータ１０〜１２と同じ回路構造及び機能を有するが、駆動能力を大きくするために、大きいサイズで構成されている。また、第３トランスファゲート２２及び第４トランスファゲート２３は、上述した実施の形態１における第１トランスファゲート２０及び第２トランスファゲートとそれぞれ同じである。
【００４７】
第９ノードＴ９は、第３トランスファゲート２２の入力端子に接続されている。第３トランスファゲート２２の出力端子は、第６インバータ１５の入力端子に接続されている。
【００４８】
第１０ノードＴ１０は、第４トランスファゲート２３の入力端子に接続されている。第４トランスファゲート２３の出力端子は、第６インバータ１５の入力端子に接続されている。
【００４９】
第１１ノードＴ１１は、第５インバータ１４の入力端子、第３トランスファゲート２２の第１制御入力端子及び第４トランスファゲート２３の第２制御入力端子に接続されている。第５インバータ１４の出力端子は、第３トランスファゲート２２の第２制御入力端子及び第４トランスファゲート２３の第１制御入力端子に接続されている。第６インバータ１５の出力端子は第１２ノードＴ１２に接続されている。
【００５０】
以上のように構成される第３汎用ロジックモジュールの動作を説明する。この第３汎用ロジックモジュールは基本的にマルチプレクサとして機能する。即ち、第１１ノードＴ１１にＬレベルの信号が入力されると、第３トランスファゲート２２を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタが双方ともオンにされ、且つ第４トランスファゲート２３を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタは双方ともオフにされる。その結果、第９ノードＴ９から入力された信号が第３トランスファゲート２２を通過し、第６インバータ１５で反転されて第１２ノードＴ１２から出力される。
【００５１】
一方、第１１ノードＴ１１にＨレベルの信号が入力されると、第３トランスファゲート２２を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタが双方ともオフにされ、且つ第４トランスファゲート２３を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタは双方ともオンにされる。その結果、第１０ノードＴ１０から入力された信号が第４トランスファゲート２３を通過し、第６インバータ１５で反転されて第１２ノードＴ１２から出力される。
【００５２】
以上の動作により、第１１ノードＴ１１に供給される信号のレベルに応じて、第９ノードＴ９に入力された信号及び第１０ノードＴ１０に入力された信号の何れか一方が反転されて第１２ノードＴ１２から出力されるという反転出力タイプのマルチプレクサの機能が実現されている。
【００５３】
次に、上記のように構成されるセルを用いて幾つかの論理回路を構成する場合の例を説明する。
【００５４】
図７は、図１に示したタイプの第１汎用ロジックモジュールを用いてＮＡＮＤ回路を構成した例である。
【００５５】
このＮＡＮＤ回路は、図１に示したタイプの第１汎用ロジックモジュールＸの第１ノードＴ１をＬレベル（論理「０」）に接続し、第２ノードＴ２及び第３ノードＴ３を無接続（Ｎ．Ｃ）にすることによって構成され、これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＮＡＮＤ回路が実現されている。
【００５６】
従来の技術の欄で説明した汎用ロジックモジュールでは入力された信号が出力されるまでに４又は６段の論理素子を通過するのに対し、このＮＡＮＤ回路によれば、インバータ１段とトランスファゲート１段といった２段の論理素子を通過するだけであるので、内部ゲート遅延時間を短くできる。なお、内部ゲート遅延とは、出力端で発生する配線負荷容量やゲート負荷容量等を除く、ほぼ論理素子の段数によって決まる遅延時間を言い、以下においても同じである。
【００５７】
なお、このＮＡＮＤ回路は、図２に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第１ノードＴ１をＬレベル（論理「０」）に接続し、第２ノードＴ２を無接続にする。これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＮＡＮＤ回路が実現される。
【００５８】
また、このＮＡＮＤ回路は、図３に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第１ノードＴ１をＬレベル（論理「０」）に接続し、第６ノードＴ６を無接続にする。これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＮＡＮＤ回路が実現される。
【００５９】
図８は、図１に示したタイプの第１汎用ロジックモジュールを用いてＮＯＲ回路を構成した例である。
【００６０】
このＮＯＲ回路は、第１汎用ロジックモジュールＸの第３ノードＴ３をＨレベル（論理「１」）に接続し、第２ノードＴ２及び第６ノードＴ６を無接続にすることによって構成され、これにより、第１ノードＴ１（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＮＯＲ回路が実現されている。
【００６１】
このＮＯＲ回路によれば、上記ＮＡＮＤ回路と同様に、入力された信号は２段の論理素子を通過するだけであるので、内部ゲート遅延時間を短くできる。
【００６２】
なお、このＮＯＲ回路は、図２に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第３ノードＴ３をＨレベル（論理「１」）に接続し、第２ノードＴ２を無接続にする。これにより、第１ノードＴ１（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＮＯＲ回路が実現される。
【００６３】
また、このＮＯＲ回路は、図３に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第３ノードＴ３をＨレベル（論理「１」）に接続し、第６ノードＴ６を無接続にする。これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＮＯＲ回路が実現される。
【００６４】
図９は、図１に示したタイプの第１汎用ロジックモジュールを用いてＥＸＮＯＲ回路を構成した例である。
【００６５】
このＥＸＮＯＲ回路は、第１汎用ロジックモジュールＸの第２ノードＴ２と第３ノードＴ３を接続し、第６ノードＴ６を無接続にすることによって構成されている。これにより、第１ノードＴ１（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＥＸＮＯＲ回路が実現されている。
【００６６】
このＥＸＮＯＲ回路によれば、従来の技術の欄で説明した汎用ロジックモジュールでは入力された信号が出力されるまでに４又は６段の論理素子を通過するのに対し、インバータ２段とトランスファゲート１段といった３段の論理素子を通過するだけであるので、内部ゲート遅延時間を短くできる。
【００６７】
なお、このＥＸＮＯＲ回路は、図２に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第２ノードＴ２と第３ノードＴ３を接続する。これにより、第１ノードＴ１（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＥＸＮＯＲ回路が実現される。
【００６８】
また、このＥＸＮＯＲ回路は、図３に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第１ノードＴ１と第６ノードＴ６を接続する。これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＥＸＮＯＲ回路が実現される。
【００６９】
図１０は、図１に示したタイプの第１汎用ロジックモジュールを用いてＥＸＯＲ回路を構成した例である。
【００７０】
このＥＸＯＲ回路は、第１汎用ロジックモジュールＸの第１ノードＴ１と第６ノードＴ６を接続し、第２ノードＴ２を無接続にすることによって構成されている。これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＥＸＯＲ回路が実現されている。
【００７１】
このＥＸＯＲ回路によれば、従来の技術の欄で説明した汎用ロジックモジュールでは、入力された信号が出力されるまでに４又は６段の論理素子を通過するのに対し、インバータ２段とトランスファゲート１段といった３段の論理素子を通過するだけであるので、内部ゲート遅延時間を短くできる。
【００７２】
なお、このＥＸＯＲ回路は、図３に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第１ノードＴ１と第６ノードＴ６を接続する。これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＥＸＯＲ回路が実現される。
【００７３】
また、このＥＸＯＲ回路は、図２に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第２ノードＴ２と第３ノードＴ３を接続する。これにより、第１ノードＴ１（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＥＸＯＲ回路が実現される。
【００７４】
図１１は、図１に示したタイプの第１汎用ロジックモジュールを１個と、第２汎用ロジックモジュールＹを２個用いてデータラッチ回路を構成した例である。
【００７５】
このデータラッチ回路は、第１汎用ロジックモジュールＸの第５ノードＴ５と第２汎用ロジックモジュールＹの１つであるインバータ（以下、この段落では「第１モジュール」という）の入力端子を接続し、この第１モジュールの出力端子を第１汎用ロジックモジュールＸの第１ノードＴ１に接続する。また、第１汎用ロジックモジュールＸの第５ノードＴ５と第２汎用ロジックモジュールＹの他の１つであるインバータ（以下、この段落では「第２モジュール」という）の入力端子を接続する。これにより、第１汎用ロジックモジュールＸの第３ノードＴ３をデータ入力端子（Ｄ）、第４ノードＴ４をイネーブル入力端子（Ｇ）とし、第２モジュールの出力端子を出力端子（Ｑ）とするデータラッチ回路が実現される。
【００７６】
このデータラッチ回路は、反転出力タイプの２入力マルチプレクサ１個及びインバータ２個だけで構成されているので、ラッチ回路の構成が簡単になる。
【００７７】
図１２は、図１に示したタイプの第１汎用ロジックモジュールＸ及び第２汎用ロジックモジュールＹをそれぞれ２個用いてＤタイプのフリップフロップ回路を構成した例である。
【００７８】
このフリップフロップ回路は、第１汎用ロジックモジュールＸの１つであるマルチプレクサ（以下、この段落では「第１モジュール」という）の第５ノードＴ５と第１汎用ロジックモジュールＸの他の１つであるマルチプレクサ（以下、この段落では「第２モジュール」という）の第１ノードＴ１とを接続し、この第２モジュールの第５ノードＴ５と第２汎用ロジックモジュールＹの１つであるインバータ（以下、この段落では「第３モジュール」という）の入力端子を接続し、この第３モジュールの出力端子を第１モジュールの第１ノードＴ１に接続する。更に、第２モジュールの第５ノードＴ５と第２汎用ロジックモジュールＹの他の１つであるインバータ（以下、この段落では「第４モジュール」という）の入力端子を接続する。これにより、第１モジュールの第３ノードＴ３をデータ入力端子（Ｄ）、第１モジュールの第４ノードＴ４及び第２モジュールの第４ノードＴ４をクロック入力端子（Ｃ）とし、第４モジュールの出力端子を出力端子（Ｑ）とするＤタイプのフリップフロップ回路が実現される。
【００７９】
このフリップフロップ回路は、反転出力タイプの２入力マルチプレクサ２個及びインバータ２個だけで構成されているので、フリップフロップ回路の構成が簡単になる。
【００８０】
なお、図示は省略するが、第１汎用ロジックモジュールＸを２個に第３汎用ロジックモジュールＺを１個接続することで、従来の４入力マルチプレクサ相当の機能を構成できるし、２個の第１汎用ロジックモジュールＸに第２汎用ロジックモジュールＹをそれぞれ接続することにより、通常の正転タイプの２入力マルチプレクサを２個構成することができる。
【００８１】
更に、２個の第１汎用ロジックモジュールＸをそれぞれ他と独立で、例えば２ＮＡＮＤを２個構成し、それとは別に第２汎用ロジックモジュールＹ２個の出力端子を第３汎用ロジックモジュールＺの入力端子に接続することにより、正転出力タイプの２入力マルチプレクサを更にもう１個構成することも可能である。
【００８２】
このように、上述した実施の形態２によれば、従来の４入力マルチプレクサ相当の構成を２入力反転タイプのマルチプレクサ単位に分割構成し、個々に出力が取り出すようにし、機能に応じて論理段数を削除し、また、インバータを追加したり、図２に示すように反転出力タイプの２入力マルチプレクサの内部ノードを他のノードに接続可能な構成にし、最適な論理段数を構成可能にしたので、複数論理機能を実現可能であるという面は従来の４入力マルチプレクサに比べて損なわれず、更に回路構成の自由度を増すことができる。
【００８３】
なお、上述した実施の形態２で使用した第３汎用ロジックモジュールＺは、図１３に示すように構成することもできる。即ち、第３汎用ロジックモジュールＺのマルチプレクサ部とインバータ部とを分離し、分離箇所にそれぞれノードを設けるように構成してもよい。この構成によれば、汎用性がより向上する。
【００８４】
【発明の効果】
以上詳述したように、本発明によれば、高速でスイッチが可能な汎用ロジックモジュール及びこれを用いたセルを提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る汎用ロジックモジュールの構成を示す回路図である。
【図２】図１に示した汎用ロジックモジュールの変形例を示す回路図である。
【図３】図１に示した汎用ロジックモジュールの他の変形例を示す回路図である。
【図４】本発明の実施の形態２に係るセルで使用される第２汎用ロジックモジュールの構成を示す回路図である。
【図５】本発明の実施の形態２に係るセルで使用される第３汎用ロジックモジュールの構成を示す回路図である。
【図６】本発明の実施の形態２に係るセルの構成を示す回路図である。
【図７】図６に示すセルを用いてＮＡＮＤ回路を構成した例を示す図である。
【図８】図６に示すセルを用いてＮＯＲ回路を構成した例を示す図である。
【図９】図６に示すセルを用いてＥＸＮＯＲ回路を構成した例を示す図である。
【図１０】図６に示すセルを用いてＥＸＯＲ回路を構成した例を示す図である。
【図１１】図６に示すセルを用いてデータラッチ回路を構成した例を示す図である。
【図１２】図６に示すセルを用いてフリップフロップ回路を構成した例を示す図である。
【図１３】本発明の実施の形態２に係るセルの変形例の構成を示す図である。
【図１４】従来の汎用ロジックモジュールを説明するための図である。
【図１５】図１４で使用されているマルチプレクサの構成を示す回路図である。
【図１６】図１４で示された汎用ロジックモジュールの他の構成を示す回路図である。
【図１７】従来の他の汎用ロジックモジュールを説明するための図である。
【符号の説明】
１０ 第１インバータ
１１ 第２インバータ
１２ 第３インバータ
１３ 第４インバータ
１４ 第５インバータ
１５ 第６インバータ
２０ 第１トランスファゲート
２１ 第２トランスファゲート
２２ 第３トランスファゲート
２３ 第４トランスファゲート
Ｔ１〜Ｔ１２ ノード
【発明の属する技術分野】
本発明は汎用ロジックモジュール及びこれを用いたセルに関し、特にその基本回路構成及びセル構造に関する。
【０００２】
【従来の技術】
従来、一般的なフィールドプログラマブルゲートアレイ（ＦＰＧＡ）及びマスクプログラマブルな機能ブロックベースのゲートアレイに使用される汎用ロジックモジュールが知られている。この汎用ロジックモジュールは、複数の論理関数の中の１つを設計者が選択できるように構成されている。
【０００３】
複数の組合せ論理関数を選択できるマルチプレクサから構成される汎用ロジックモジュールとして、例えば特開平７−１０６９４９号（米国特許第５０５５７１８号）公報は、「汎用組み合わせ論理モジュール」を開示している。この公報に開示されている汎用ロジックモジュールは、図１４に示すように、４入力のマルチプレクサ（ＭＵＸ）から構成されており、この４入力のマルチプレクサは３個の２入力マルチプレクサを組み合わせて構成されている。
【０００４】
この公報では、上記２入力マルチプレクサの構成は明らかにされていないが、一般的には、正転タイプの２入力マルチプレクサは、図１５に示すように、第１段目のインバータ、第２段目のトランスファゲート及び第３段目のインバータから構成されている。従って、入力された信号が出力されるまでに、３段の論理素子を通過する。このような構成の２入力マルチプレクサを用いて図１４に示す４入力マルチプレクサを構成した場合、入力された信号が出力されるまでに６段の論理素子を通過する。
【０００５】
なお、上記２入力マルチプレクサが反転出力タイプである場合は、第３段目のインバータは除去されるので、この反転出力タイプの２入力マルチプレクサを用いて図１４に示す４入力マルチプレクサを構成した場合、入力された信号が出力されるまでに４段の論理素子を通過する。
【０００６】
更に、４入力マルチプレクサは、図１５に示した２入力マルチプレクサを用いないで、インバータ及びトランスファゲートを用いて、例えば図１６に示すように構成することもできる。この図１６に示す４入力マルチプレクサの場合、入力された信号が出力されるまでに４段の論理素子を通過する。
【０００７】
また、他の汎用ロジックモジュールとして、米国特許５６８４４１２号は、「ＣＥＬＬ ＦＯＲＭＩＮＧ ＰＡＲＴ ＯＦ Ａ ＣＵＳＴＯＭＩＺＡＢＬＥ ＡＲＲＡＹ」を開示している。この汎用ロジックモジュールは、図１７（Ａ）に示すように、ＮＡＮＤゲート、２個の２入力マルチプレクサＡ、Ａ、並びに１個の２入力マルチプレクサＬＡＲＧＥから構成されている。２入力マルチプレクサＡは、図１７（Ｂ）に示すように、第１段目のインバータと第２段目のトランスファゲートで構成されている。また、２入力マルチプレクサＬＡＲＧＥは、図１７（Ｃ）に示すように、第１段目のトランスファゲートと第２段目のインバータとから構成されている。従って、図１７（Ａ）に示された汎用ロジックモジュールに入力された信号は、最大４段の論理素子を通って出力される。
【０００８】
上記の他に、複数の組合せ論理関数を選択できるマルチプレクサから構成された汎用ロジックモジュールは、米国特許第４９１０４１７号、米国特許第６０１４０３８号等に開示されている。
【０００９】
以上説明した各汎用ロジックモジュールは、複数の論理関数を実現することを目的として、２入力マルチプレクサをシリアルに複数段接続した複数入力・複数段マルチプレクサから構成されており、その入力端子を論理値「１」（例えば電源電位）又は論理値「０」（例えば接地電位）に設定することで所望の論理回路が構成される。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した従来の汎用ロジックモジュールは、２入力マルチプレクサをシリアルに複数段接続する構成であるため、信号が通過する論理素子の段数が多くなり、更に、トランスファゲートもシリアルに複数段挿入される。そのため、単純な論理回路から構成され得るゲートアレイ・セルベースＩＣ等の回路構成に比べ、スイッチングスピードが遅くなるという欠点を有する。
【００１１】
今、図１４に示した汎用ロジックモジュール又は図１７（Ａ）に示した汎用ロジックモジュールを用いて構成された２入力ＮＡＮＤ、２入力ＮＯＲ、２入力ＥＸＯＲ、２入力ＥＸＮＯＲ等の機能で比較した場合、その差は顕著である。特に、通常のＡＳＩＣで構成される際、一段論理で構成可能な２入力ＮＡＮＤ、２入力ＮＯＲ等で生じる内部ゲート遅延特性の差は明白である。
【００１２】
このような問題は、２入力マルチプレクサをシリアルに複数個接続する等の複数入力・複数段マルチプレクサによる回路構成が採用されているので論理素子段数が多く、また、トランスファゲートもシリアルに複数挿入された論理回路構成であることによって生じている。
【００１３】
本発明は、上述した問題を解消するためになされたものであり、その目的は、高速でスイッチが可能な汎用ロジックモジュール及びこれを用いたセルを提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の態様に係る汎用ロジックモジュールは、第１ノードに入力が接続された第１インバータと、該第１インバータの出力に接続された第２ノードと、第３ノードに入力が接続された第２インバータと、第４ノードに入力が接続された第３インバータと、前記第１インバータの出力に入力が接続され、前記第４ノードに第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、前記第２インバータの出力に入力が接続され、前記第３インバータの出力に第１制御入力が接続され、前記第４ノードに第２制御入力が接続された第２トランスファゲートと、前記第１トランスファゲートの出力及び前記第２トランスファの出力に接続された第５ノード、とを備えている。
【００１５】
この第１の態様に係る汎用ロジックモジュールは、前記第１ノードを論理「０」に接続し、前記第２ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＡＮＤ回路が形成されるように構成できる。また、前記第３ノードを論理「１」に接続し、前記第２ノードを無接続にすることにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＯＲ回路が形成されるように構成できる。また、前記第２ノードを前記第３ノードに接続することにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＮＯＲ回路が形成されるように構成できる。
【００１６】
また、上記第１の態様に係る汎用ロジックモジュールは、前記第２インバータの出力に接続された第６ノードを更に備えて構成できる。この場合、前記第１ノードを前記第６ノードに接続し、前記第２ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＯＲ回路が形成されるように構成できる。
【００１７】
本発明の第２の態様に係るセルは、上記と同様の目的で、（Ａ）第１の態様に係る汎用ロジックモジュールから成る第１汎用ロジックモジュールと、（Ｂ）第７ノードに入力が接続され、第８ノードに出力が接続された第４インバータを備えた第２汎用ロジックモジュールと、（Ｃ）第１１ノードに入力が接続された第５インバータと、第９ノードに入力が接続され、前記第１１ノードに第１制御入力が接続され、前記第５インバータの出力に第２制御入力が接続された第３トランスファゲートと、第１０ノードに入力が接続され、前記第５インバータの出力に第１制御入力が接続され、前記第１１ノードに第２制御入力が接続された第４トランスファゲートと、前記第３トランスファゲートの出力及び前記第４トランスファの出力に入力が接続された第６インバータと、該第６インバータの出力に接続された第１２ノード、とを備えた第３汎用ロジックモジュール、とを含んで構成されている。この場合、前記第１汎用ロジックモジュール、前記第２汎用ロジックモジュール及び前記第３汎用ロジックモジュールが２：２：１の比率で収容されるように構成できる。
【００１８】
この第２の態様に係るセルでは、前記第１汎用ロジックモジュールの前記第１ノードを論理「０」に接続し、前記第２ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＡＮＤ回路が形成されるように構成できる。また、前記第１汎用ロジックモジュールの前記第３ノードを論理「１」に接続し、前記第２ノードを無接続にすることにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＯＲ回路が形成されるように構成できる。更に、前記第１汎用ロジックモジュールの前記第２ノードを前記第３ノードに接続することにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＮＯＲ回路が形成されるように構成できる。
【００１９】
また、この第２の態様に係るセルにおける前記第１汎用ロジックモジュールは、前記第２インバータの出力に接続された第６ノードを更に備えて構成できる。この場合、前記第１汎用ロジックモジュールの前記第１ノードを前記第６ノードに接続し、前記第２ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＯＲ回路が形成されるように構成できる。
【００２０】
また、この第２の態様に係るセルは、前記第１汎用ロジックモジュールと、前記第２汎用ロジックモジュールの中の１つである第１モジュールと、前記第２汎用ロジックモジュールの中の他の１つである第２モジュール、とを備え、前記第１汎用ロジックモジュールの前記第２ノードを無接続にし、前記第１ノードを前記第１モジュールの前記第８ノードに接続し、前記第５ノードを前記第１モジュールの前記第７ノード及び前記第２モジュールの前記第７ノードに接続することにより、前記第１汎用ロジックモジュールの前記第３ノードをデータ入力とし、前記第４ノードをイネーブル入力とし、前記第２モジュールの前記第７ノードを出力とするラッチが形成されるように構成できる。
【００２１】
また、この第２の態様に係るセルは、前記第１汎用ロジックモジュールの中の１つである第１モジュールと、前記第１汎用ロジックモジュールの中の他の１つである第２モジュールと、前記第２汎用ロジックモジュールの中の１つである第３モジュールと、前記第２汎用ロジックモジュールの中の他の１つである第４モジュール、とを備え、前記第１モジュールの前記第２ノードを無接続にし、前記第１ノードを前記第２モジュールの前記第２ノードに接続し、第５ノードを前記第２モジュールの第１ノードに接続し、更に、前記第２モジュールの第３ノードを前記第３モジュールの第８ノードに接続し、第５ノードを前記第３モジュールの第７ノード及び前記第４モジュールの第７ノードに接続することにより、前記第１モジュールの第３ノードをデータ入力とし、前記第１モジュールの前記第４ノード及び前記第２モジュールの第４ノードをクロック入力とし、前記第４モジュールの第８ノードを出力とするフリップフロップが形成されるように構成できる。
【００２２】
本発明の第３の態様に係る汎用ロジックモジュールは、上記と同様の目的で、第１ノードに入力が接続された第１インバータと、第３ノードに入力が接続された第２インバータと、該第２インバータの出力に接続された第６ノードと、第４ノードに入力が接続された第３インバータと、前記第１インバータの出力に入力が接続され、前記第４ノードに第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、前記第２インバータの出力に入力が接続され、前記第３インバータの出力に第１制御入力が接続され、前記第４ノードに第２制御入力が接続された第２トランスファゲートと、前記第１トランスファゲートの出力及び前記第２トランスファの出力に接続された第５ノード、とを備えている。
【００２３】
この第３の態様に係る汎用ロジックモジュールは、前記第１ノードを論理「０」に接続し、前記第６ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＡＮＤ回路が形成されるように構成できる。また、前記第３ノードを論理「１」に接続し、前記第６ノードを無接続にすることにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＯＲ回路が形成されるように構成できる。また、前記第３ノードを論理「１」に接続し、前記第６ノードを無接続にすることにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＯＲ回路が形成されるように構成できる。また、前記第１ノードを前記第６ノードに接続することにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＮＯＲ回路が形成されるように構成できる。また、前記第１ノードを前記第６ノードに接続することにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＯＲ回路が形成されるように構成できる。
【００２４】
本発明の第４の態様に係るセルは、上記と同様の目的で、（Ａ）請求項１６に記載の汎用ロジックモジュールから成る第１汎用ロジックモジュールと、（Ｂ）第７ノードに入力が接続され、第８ノードに出力が接続された第４インバータを備えた第２汎用ロジックモジュールと、（Ｃ）第１１ノードに入力が接続された第５インバータと、第９ノードに入力が接続され、前記第１１ノードに第１制御入力が接続され、前記第５インバータの出力に第２制御入力が接続された第３トランスファゲートと、第１０ノードに入力が接続され、前記第５インバータの出力に第１制御入力が接続され、前記第１１ノードに第２制御入力が接続された第４トランスファゲートと、前記第３トランスファゲートの出力及び前記第４トランスファの出力に入力が接続された第６インバータと、該第６インバータの出力に接続された第１２ノード、とを備えた第３汎用ロジックモジュール、とを含んで構成されている。この場合、前記第１汎用ロジックモジュール、前記第２汎用ロジックモジュール及び前記第３汎用ロジックモジュールが２：２：１の比率で収容されるように構成できる。
【００２５】
この第４の態様に係るセルでは、前記第１汎用ロジックモジュールは、前記第１ノードを論理「０」に接続し、前記第６ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＡＮＤ回路が形成されるように構成できる。また、前記第１汎用ロジックモジュールは、前記第３ノードを論理「１」に接続し、前記第６ノードを無接続にすることにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＯＲ回路が形成されるように構成できる。また、前記第１汎用ロジックモジュールは、前記第１ノードを前記第６ノードに接続することにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＮＯＲ回路が形成されるように構成できる。また、前記第１汎用ロジックモジュールは、前記第１ノードを前記第６ノードに接続することにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＯＲ回路が形成されるように形成できる。
【００２６】
また、この第４の態様に係るセルでは、前記第１汎用ロジックモジュールと、前記第２汎用ロジックモジュールの中の１つである第１モジュールと、前記第２汎用ロジックモジュールの中の他の１つである第２モジュール、とを備え、前記第１汎用ロジックモジュールの前記第６ノードを無接続にし、前記第１ノードを前記第１モジュールの前記第８ノードに接続し、前記第５ノードを前記第１モジュールの前記第７ノード及び前記第２モジュールの前記第７ノードに接続することにより、前記第１汎用ロジックモジュールの前記第３ノードをデータ入力とし、前記第４ノードをイネーブル入力とし、前記第２モジュールの前記第８ノードを出力とするラッチが形成されるように構成できる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。
【００２８】
（実施の形態１）
本発明の実施の形態１は、汎用ロジックモジュールを、シリーズに接続されたインバータとトランスファゲートとによってマルチプレクサ機能を有するように構成し、且つインバータの出力をノードとして使用できるようにしたものである。
【００２９】
図１は本発明の実施の形態１に係る汎用ロジックモジュールの構成を示す回路図である。この汎用ロジックモジュールは、第１段目がインバータで、第２段目がトランスファゲートから成る反転出力タイプの２入力マルチプレクサから構成されている。この汎用ロジックモジュールは、第１ノードＴ１、第２ノードＴ２、第３ノードＴ３、第４ノードＴ４、第５ノードＴ５及び第６ノードＴ６といった６個のノードと、第１インバータ１０、第２インバータ１１、第３インバータ１２、第１トランスファゲート２０及び第２トランスファゲート２１といった５個の論理素子から構成されている。
【００３０】
第１〜第３インバータ１０〜１２の各々は、例えばＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとが電源とグランドとの間にシリアルに接続される周知の構造を有し、入力された信号を反転して出力する。この第１〜第３インバータ１０〜１２は、入力容量を小さくするために、小さいサイズで構成されている。
【００３１】
また、第１及び第２トランスファゲート２０及び２１の各々は、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとがパラレルに接続された構造、即ちソース同士及びドレイン同士が接続された構造を有し、ＮチャンネルＭＯＳトランジスタのゲート及びＰチャンネルＭＯＳトランジスタのゲートに供給される信号に応じて、その入力端子に供給される信号を通過させ又はその入力端子に供給される信号の通過を阻止する。以下では、ＰチャンネルＭＯＳトランジスタのゲートを第１制御入力端子と呼び、ＮチャンネルＭＯＳトランジスタのゲートを第２制御入力端子と呼ぶ。
【００３２】
第１ノードＴ１は、第１インバータ１０の入力端子に接続されている。第１インバータ１０の出力端子は、第１トランスファゲート２０の入力端子及び第２ノードＴ２に接続されている。
【００３３】
第３ノードＴ３は、第２インバータ１１の入力端子に接続されている。第２インバータ１１の出力端子は、第２トランスファゲート２１の入力端子及び第６ノードＴ６に接続されている。
【００３４】
第４ノードＴ４は、第３インバータ１２の入力端子、第１トランスファゲート２０の第１制御入力端子及び第２トランスファゲート２１の第２制御入力端子に接続されている。第３インバータ１２の出力端子は、第１トランスファゲート２０の第２制御入力端子及び第２トランスファゲート２１の第１制御入力端子に接続されている。
【００３５】
第１トランスファゲート２０の出力端子及び第２トランスファゲート２１の出力端子は第５ノードＴ５に接続されている。
【００３６】
以上のように構成される汎用ロジックモジュールの動作を説明する。この汎用ロジックモジュールは基本的にマルチプレクサとして機能する。即ち、第４ノードＴ４に低レベル（以下、「Ｌレベル」という）の信号が入力されると、第１トランスファゲート２０を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタが双方ともオンにされ、且つ第２トランスファゲート２１を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタは双方ともオフにされる。その結果、第１ノードＴ１から入力された信号が、第１インバータ１０で反転され、第１トランスファゲート２０を介して第５ノードＴ５から出力される。
【００３７】
一方、第４ノードＴ４に高レベル（以下、「Ｈレベル」という）の信号が入力されると、第１トランスファゲート２０を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタが双方ともオフにされ、且つ第２トランスファゲート２１を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタは双方ともオンにされる。その結果、第３ノードＴ３から入力された信号が、第２インバータ１１で反転され、第２トランスファゲート２１を介して第５ノードから出力される。
【００３８】
以上の動作により、第４ノードＴ４に供給される信号のレベルに応じて、第１ノードＴ１に入力された信号及び第３ノードＴ３に入力された信号の何れか一方が反転されて第５ノードＴ５から出力されるという反転出力タイプのマルチプレクサの機能が実現されている。
【００３９】
なお、この汎用ロジックモジュールは、必要に応じて、図２に示すように、図１に示した汎用ロジックモジュールから第６ノードＴ６を除去し、或るいは図３に示すように、図１に示した汎用ロジックモジュールから第２ノードＴ２を除去して構成することもできる。
【００４０】
（実施の形態２）
本発明の実施の形態２は、上述した実施の形態１に係る汎用ロジックモジュールを含むセルである。
【００４１】
図６は、このセルの構成を示す図である。このセルは、上記第１汎用ロジックモジュールＸ、第２汎用ロジックモジュールＹ及び第３汎用ロジックモジュールＺから構成されている。第１汎用ロジックモジュールＸは、上述した実施の形態１に係る汎用ロジックモジュールである。なお、図６に示したセルは、説明を簡単にするために、第１汎用ロジックモジュールＸが２個、第２汎用ロジックモジュールＹが２個、第３汎用ロジックモジュールＺが１個含まれる場合を示しているが、各汎用ロジックモジュールの数は任意である。
【００４２】
また、セルは、第１汎用ロジックモジュールＸ、第２汎用ロジックモジュールＹ及び第３汎用ロジックモジュールＺを２：２：１の比率で含むことが好ましいが、この比率に限定されない。
【００４３】
上記第２汎用ロジックモジュールＹは、図４に示すように、第７ノードＴ７が入力端子に接続され、第８ノードＴ８が出力端子に接続された第４インバータ１３で構成されている。
【００４４】
また、第３汎用ロジックモジュールＺは、図５に示すように、第１段目がトランスファゲートで、第２段目がインバータから成る反転出力タイプの２入力マルチプレクサから構成されている。
【００４５】
この第３汎用ロジックモジュールＺは、第９ノードＴ９、第１０ノードＴ１０、第１１ノードＴ１１及び第１２ノードＴ１２といった４個のノードと、第５インバータ１４、第６インバータ１５、第３トランスファゲート２２及び第４トランスファゲート２３といった４個の論理素子から構成されている。
【００４６】
第５インバータ１４は、上述した実施の形態１における第１〜第３インバータ１０〜１２と同じである。また、第６インバータ１５は、第１〜第３インバータ１０〜１２と同じ回路構造及び機能を有するが、駆動能力を大きくするために、大きいサイズで構成されている。また、第３トランスファゲート２２及び第４トランスファゲート２３は、上述した実施の形態１における第１トランスファゲート２０及び第２トランスファゲートとそれぞれ同じである。
【００４７】
第９ノードＴ９は、第３トランスファゲート２２の入力端子に接続されている。第３トランスファゲート２２の出力端子は、第６インバータ１５の入力端子に接続されている。
【００４８】
第１０ノードＴ１０は、第４トランスファゲート２３の入力端子に接続されている。第４トランスファゲート２３の出力端子は、第６インバータ１５の入力端子に接続されている。
【００４９】
第１１ノードＴ１１は、第５インバータ１４の入力端子、第３トランスファゲート２２の第１制御入力端子及び第４トランスファゲート２３の第２制御入力端子に接続されている。第５インバータ１４の出力端子は、第３トランスファゲート２２の第２制御入力端子及び第４トランスファゲート２３の第１制御入力端子に接続されている。第６インバータ１５の出力端子は第１２ノードＴ１２に接続されている。
【００５０】
以上のように構成される第３汎用ロジックモジュールの動作を説明する。この第３汎用ロジックモジュールは基本的にマルチプレクサとして機能する。即ち、第１１ノードＴ１１にＬレベルの信号が入力されると、第３トランスファゲート２２を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタが双方ともオンにされ、且つ第４トランスファゲート２３を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタは双方ともオフにされる。その結果、第９ノードＴ９から入力された信号が第３トランスファゲート２２を通過し、第６インバータ１５で反転されて第１２ノードＴ１２から出力される。
【００５１】
一方、第１１ノードＴ１１にＨレベルの信号が入力されると、第３トランスファゲート２２を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタが双方ともオフにされ、且つ第４トランスファゲート２３を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタは双方ともオンにされる。その結果、第１０ノードＴ１０から入力された信号が第４トランスファゲート２３を通過し、第６インバータ１５で反転されて第１２ノードＴ１２から出力される。
【００５２】
以上の動作により、第１１ノードＴ１１に供給される信号のレベルに応じて、第９ノードＴ９に入力された信号及び第１０ノードＴ１０に入力された信号の何れか一方が反転されて第１２ノードＴ１２から出力されるという反転出力タイプのマルチプレクサの機能が実現されている。
【００５３】
次に、上記のように構成されるセルを用いて幾つかの論理回路を構成する場合の例を説明する。
【００５４】
図７は、図１に示したタイプの第１汎用ロジックモジュールを用いてＮＡＮＤ回路を構成した例である。
【００５５】
このＮＡＮＤ回路は、図１に示したタイプの第１汎用ロジックモジュールＸの第１ノードＴ１をＬレベル（論理「０」）に接続し、第２ノードＴ２及び第３ノードＴ３を無接続（Ｎ．Ｃ）にすることによって構成され、これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＮＡＮＤ回路が実現されている。
【００５６】
従来の技術の欄で説明した汎用ロジックモジュールでは入力された信号が出力されるまでに４又は６段の論理素子を通過するのに対し、このＮＡＮＤ回路によれば、インバータ１段とトランスファゲート１段といった２段の論理素子を通過するだけであるので、内部ゲート遅延時間を短くできる。なお、内部ゲート遅延とは、出力端で発生する配線負荷容量やゲート負荷容量等を除く、ほぼ論理素子の段数によって決まる遅延時間を言い、以下においても同じである。
【００５７】
なお、このＮＡＮＤ回路は、図２に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第１ノードＴ１をＬレベル（論理「０」）に接続し、第２ノードＴ２を無接続にする。これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＮＡＮＤ回路が実現される。
【００５８】
また、このＮＡＮＤ回路は、図３に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第１ノードＴ１をＬレベル（論理「０」）に接続し、第６ノードＴ６を無接続にする。これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＮＡＮＤ回路が実現される。
【００５９】
図８は、図１に示したタイプの第１汎用ロジックモジュールを用いてＮＯＲ回路を構成した例である。
【００６０】
このＮＯＲ回路は、第１汎用ロジックモジュールＸの第３ノードＴ３をＨレベル（論理「１」）に接続し、第２ノードＴ２及び第６ノードＴ６を無接続にすることによって構成され、これにより、第１ノードＴ１（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＮＯＲ回路が実現されている。
【００６１】
このＮＯＲ回路によれば、上記ＮＡＮＤ回路と同様に、入力された信号は２段の論理素子を通過するだけであるので、内部ゲート遅延時間を短くできる。
【００６２】
なお、このＮＯＲ回路は、図２に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第３ノードＴ３をＨレベル（論理「１」）に接続し、第２ノードＴ２を無接続にする。これにより、第１ノードＴ１（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＮＯＲ回路が実現される。
【００６３】
また、このＮＯＲ回路は、図３に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第３ノードＴ３をＨレベル（論理「１」）に接続し、第６ノードＴ６を無接続にする。これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＮＯＲ回路が実現される。
【００６４】
図９は、図１に示したタイプの第１汎用ロジックモジュールを用いてＥＸＮＯＲ回路を構成した例である。
【００６５】
このＥＸＮＯＲ回路は、第１汎用ロジックモジュールＸの第２ノードＴ２と第３ノードＴ３を接続し、第６ノードＴ６を無接続にすることによって構成されている。これにより、第１ノードＴ１（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＥＸＮＯＲ回路が実現されている。
【００６６】
このＥＸＮＯＲ回路によれば、従来の技術の欄で説明した汎用ロジックモジュールでは入力された信号が出力されるまでに４又は６段の論理素子を通過するのに対し、インバータ２段とトランスファゲート１段といった３段の論理素子を通過するだけであるので、内部ゲート遅延時間を短くできる。
【００６７】
なお、このＥＸＮＯＲ回路は、図２に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第２ノードＴ２と第３ノードＴ３を接続する。これにより、第１ノードＴ１（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＥＸＮＯＲ回路が実現される。
【００６８】
また、このＥＸＮＯＲ回路は、図３に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第１ノードＴ１と第６ノードＴ６を接続する。これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＥＸＮＯＲ回路が実現される。
【００６９】
図１０は、図１に示したタイプの第１汎用ロジックモジュールを用いてＥＸＯＲ回路を構成した例である。
【００７０】
このＥＸＯＲ回路は、第１汎用ロジックモジュールＸの第１ノードＴ１と第６ノードＴ６を接続し、第２ノードＴ２を無接続にすることによって構成されている。これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＥＸＯＲ回路が実現されている。
【００７１】
このＥＸＯＲ回路によれば、従来の技術の欄で説明した汎用ロジックモジュールでは、入力された信号が出力されるまでに４又は６段の論理素子を通過するのに対し、インバータ２段とトランスファゲート１段といった３段の論理素子を通過するだけであるので、内部ゲート遅延時間を短くできる。
【００７２】
なお、このＥＸＯＲ回路は、図３に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第１ノードＴ１と第６ノードＴ６を接続する。これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＥＸＯＲ回路が実現される。
【００７３】
また、このＥＸＯＲ回路は、図２に示したタイプの第１汎用ロジックモジュールを用いて構成することもできる。この場合、第２ノードＴ２と第３ノードＴ３を接続する。これにより、第１ノードＴ１（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＥＸＯＲ回路が実現される。
【００７４】
図１１は、図１に示したタイプの第１汎用ロジックモジュールを１個と、第２汎用ロジックモジュールＹを２個用いてデータラッチ回路を構成した例である。
【００７５】
このデータラッチ回路は、第１汎用ロジックモジュールＸの第５ノードＴ５と第２汎用ロジックモジュールＹの１つであるインバータ（以下、この段落では「第１モジュール」という）の入力端子を接続し、この第１モジュールの出力端子を第１汎用ロジックモジュールＸの第１ノードＴ１に接続する。また、第１汎用ロジックモジュールＸの第５ノードＴ５と第２汎用ロジックモジュールＹの他の１つであるインバータ（以下、この段落では「第２モジュール」という）の入力端子を接続する。これにより、第１汎用ロジックモジュールＸの第３ノードＴ３をデータ入力端子（Ｄ）、第４ノードＴ４をイネーブル入力端子（Ｇ）とし、第２モジュールの出力端子を出力端子（Ｑ）とするデータラッチ回路が実現される。
【００７６】
このデータラッチ回路は、反転出力タイプの２入力マルチプレクサ１個及びインバータ２個だけで構成されているので、ラッチ回路の構成が簡単になる。
【００７７】
図１２は、図１に示したタイプの第１汎用ロジックモジュールＸ及び第２汎用ロジックモジュールＹをそれぞれ２個用いてＤタイプのフリップフロップ回路を構成した例である。
【００７８】
このフリップフロップ回路は、第１汎用ロジックモジュールＸの１つであるマルチプレクサ（以下、この段落では「第１モジュール」という）の第５ノードＴ５と第１汎用ロジックモジュールＸの他の１つであるマルチプレクサ（以下、この段落では「第２モジュール」という）の第１ノードＴ１とを接続し、この第２モジュールの第５ノードＴ５と第２汎用ロジックモジュールＹの１つであるインバータ（以下、この段落では「第３モジュール」という）の入力端子を接続し、この第３モジュールの出力端子を第１モジュールの第１ノードＴ１に接続する。更に、第２モジュールの第５ノードＴ５と第２汎用ロジックモジュールＹの他の１つであるインバータ（以下、この段落では「第４モジュール」という）の入力端子を接続する。これにより、第１モジュールの第３ノードＴ３をデータ入力端子（Ｄ）、第１モジュールの第４ノードＴ４及び第２モジュールの第４ノードＴ４をクロック入力端子（Ｃ）とし、第４モジュールの出力端子を出力端子（Ｑ）とするＤタイプのフリップフロップ回路が実現される。
【００７９】
このフリップフロップ回路は、反転出力タイプの２入力マルチプレクサ２個及びインバータ２個だけで構成されているので、フリップフロップ回路の構成が簡単になる。
【００８０】
なお、図示は省略するが、第１汎用ロジックモジュールＸを２個に第３汎用ロジックモジュールＺを１個接続することで、従来の４入力マルチプレクサ相当の機能を構成できるし、２個の第１汎用ロジックモジュールＸに第２汎用ロジックモジュールＹをそれぞれ接続することにより、通常の正転タイプの２入力マルチプレクサを２個構成することができる。
【００８１】
更に、２個の第１汎用ロジックモジュールＸをそれぞれ他と独立で、例えば２ＮＡＮＤを２個構成し、それとは別に第２汎用ロジックモジュールＹ２個の出力端子を第３汎用ロジックモジュールＺの入力端子に接続することにより、正転出力タイプの２入力マルチプレクサを更にもう１個構成することも可能である。
【００８２】
このように、上述した実施の形態２によれば、従来の４入力マルチプレクサ相当の構成を２入力反転タイプのマルチプレクサ単位に分割構成し、個々に出力が取り出すようにし、機能に応じて論理段数を削除し、また、インバータを追加したり、図２に示すように反転出力タイプの２入力マルチプレクサの内部ノードを他のノードに接続可能な構成にし、最適な論理段数を構成可能にしたので、複数論理機能を実現可能であるという面は従来の４入力マルチプレクサに比べて損なわれず、更に回路構成の自由度を増すことができる。
【００８３】
なお、上述した実施の形態２で使用した第３汎用ロジックモジュールＺは、図１３に示すように構成することもできる。即ち、第３汎用ロジックモジュールＺのマルチプレクサ部とインバータ部とを分離し、分離箇所にそれぞれノードを設けるように構成してもよい。この構成によれば、汎用性がより向上する。
【００８４】
【発明の効果】
以上詳述したように、本発明によれば、高速でスイッチが可能な汎用ロジックモジュール及びこれを用いたセルを提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る汎用ロジックモジュールの構成を示す回路図である。
【図２】図１に示した汎用ロジックモジュールの変形例を示す回路図である。
【図３】図１に示した汎用ロジックモジュールの他の変形例を示す回路図である。
【図４】本発明の実施の形態２に係るセルで使用される第２汎用ロジックモジュールの構成を示す回路図である。
【図５】本発明の実施の形態２に係るセルで使用される第３汎用ロジックモジュールの構成を示す回路図である。
【図６】本発明の実施の形態２に係るセルの構成を示す回路図である。
【図７】図６に示すセルを用いてＮＡＮＤ回路を構成した例を示す図である。
【図８】図６に示すセルを用いてＮＯＲ回路を構成した例を示す図である。
【図９】図６に示すセルを用いてＥＸＮＯＲ回路を構成した例を示す図である。
【図１０】図６に示すセルを用いてＥＸＯＲ回路を構成した例を示す図である。
【図１１】図６に示すセルを用いてデータラッチ回路を構成した例を示す図である。
【図１２】図６に示すセルを用いてフリップフロップ回路を構成した例を示す図である。
【図１３】本発明の実施の形態２に係るセルの変形例の構成を示す図である。
【図１４】従来の汎用ロジックモジュールを説明するための図である。
【図１５】図１４で使用されているマルチプレクサの構成を示す回路図である。
【図１６】図１４で示された汎用ロジックモジュールの他の構成を示す回路図である。
【図１７】従来の他の汎用ロジックモジュールを説明するための図である。
【符号の説明】
１０ 第１インバータ
１１ 第２インバータ
１２ 第３インバータ
１３ 第４インバータ
１４ 第５インバータ
１５ 第６インバータ
２０ 第１トランスファゲート
２１ 第２トランスファゲート
２２ 第３トランスファゲート
２３ 第４トランスファゲート
Ｔ１〜Ｔ１２ ノード
Claims (21)
- （Ａ）第１ノードに入力が接続された第１インバータと、該第１インバータの出力に接続された第２ノードと、第３ノードに入力が接続された第２インバータと、第４ノードに入力が接続された第３インバータと、前記第１インバータの出力に入力が接続され、前記第４ノードに第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、前記第２インバータの出力に入力が接続され、前記第３インバータの出力に第１制御入力が接続され、前記第４ノードに第２制御入力が接続された第２トランスファゲートと、前記第１トランスファゲートの出力及び前記第２トランスファゲートの出力に接続された第５ノード、とを備えた汎用ロジックモジュールから成る第１汎用ロジックモジュールと、（Ｂ）第７ノードに入力が接続され、第８ノードに出力が接続された第４インバータを備えた第２汎用ロジックモジュールと、（Ｃ）第１１ノードに入力が接続された第５インバータと、第９ノードに入力が接続され、前記第１１ノードに第１制御入力が接続され、前記第５インバータの出力に第２制御入力が接続された第３トランスファゲートと、第１０ノードに入力が接続され、前記第５インバータの出力に第１制御入力が接続され、前記第１１ノードに第２制御入力が接続された第４トランスファゲートと、前記第３トランスファゲートの出力及び前記第４トランスファゲートの出力に入力が接続された第６インバータと、該第６インバータの出力に接続された第１２ノード、とを備えた第３汎用ロジックモジュール、とを含むセル。
- 前記第１汎用ロジックモジュールは、前記第１ノードを論理「０」に接続し、前記第２ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＡＮＤ回路に形成されている請求項１に記載のセル。
- 前記第１汎用ロジックモジュールは、前記第３ノードを論理「１」に接続し、前記第２ノードを無接続にすることにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＯＲ回路に形成されている請求項１に記載のセル。
- 前記第１汎用ロジックモジュールは、前記第２ノードを前記第３ノードに接続することにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＮＯＲ回路に形成されている請求項１に記載のセル。
- 前記第１汎用ロジックモジュールは、前記第２インバータの出力に接続された第６ノードを更に備えた請求項１に記載のセル。
- 前記第１汎用ロジックモジュールは、前記第１ノードを前記第６ノードに接続し、前記第２ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＯＲ回路に形成されている請求項５に記載のセル。
- 前記第１汎用ロジックモジュールと、前記第２汎用ロジックモジュールの中の１つである第１モジュールと、前記第２汎用ロジックモジュールの中の他の１つである第２モジュール、とを備え、前記第１汎用ロジックモジュールの前記第２ノードを無接続にし、前記第１ノードを前記第１モジュールの前記第８ノードに接続し、前記第５ノードを前記第１モジュールの前記第７ノード及び前記第２モジュールの前記第７ノードに接続することにより、前記第１汎用ロジックモジュールの前記第３ノードをデータ入力とし、前記第４ノードをイネーブル入力とし、前記第２モジュールの前記第８ノードを出力とするラッチが形成されている請求項１に記載のセル。
- 前記第１汎用ロジックモジュールの中の１つである第１モジュールと、前記第１汎用ロジックモジュールの中の他の１つである第２モジュールと、前記第２汎用ロジックモジュールの中の１つである第３モジュールと、前記第２汎用ロジックモジュールの中の他の１つである第４モジュール、とを備え、前記第１モジュールの前記第２ノードを無接続にし、前記第１ノードを前記第２モジュールの前記第２ノードに接続し、第５ノードを前記第２モジュールの第１ノードに接続し、更に、前記第２モジュールの第３ノードを前記第３モジュールの第８ノードに接続し、第５ノードを前記第３モジュールの第７ノード及び前記第４モジュールの第７ノードに接続することにより、前記第１モジュールの第３ノードをデータ入力とし、前記第１モジュールの前記第４ノード及び前記第２モジュールの第４ノードをクロック入力とし、前記第４モジュールの第８ノードを出力とするフリップフロップが形成されている請求項１に記載のセル。
- 前記第１汎用ロジックモジュール、前記第２汎用ロジックモジュール及び前記第３汎用ロジックモジュールが２：２：１の比率で収容されている請求項１，２，３，４，５，６，７と８のうち何れか１項に記載のセル。
- 第１ノードに入力が接続された第１インバータと、第３ノードに入力が接続された第２インバータと、該第２インバータの出力に接続された第６ノードと、第４ノードに入力が接続された第３インバータと、前記第１インバータの出力に入力が接続され、前記第４ノードに第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、前記第２インバータの出力に入力が接続され、前記第３インバータの出力に第１制御入力が接続され、前記第４ノードに第２制御入力が接続された第２トランスファゲートと、 前記第１トランスファゲートの出力及び前記第２トランスファゲートの出力に接続された第５ノード、とを備えた汎用ロジックモジュール。
- 前記第１ノードを論理「０」に接続し、前記第６ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＡＮＤ回路が形成された請求項１０に記載の汎用ロジックモジュール。
- 前記第３ノードを論理「１」に接続し、前記第６ノードを無接続にすることにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＯＲ回路が形成された請求項１０に記載の汎用ロジックモジュール。
- 前記第１ノードを前記第６ノードに接続することにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＮＯＲ回路が形成された請求項１０に記載の汎用ロジックモジュール。
- 前記第１ノードを前記第６ノードに接続することにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＯＲ回路が形成された請求項１０に記載の汎用ロジックモジュール。
- （Ａ）請求項１０に記載の汎用ロジックモジュールから成る第１汎用ロジックモジュールと、（Ｂ）第７ノードに入力が接続され、第８ノードに出力が接続された第４インバータを備えた第２汎用ロジックモジュールと、（Ｃ）第１１ノードに入力が接続された第５インバータと、第９ノードに入力が接続され、前記第１１ノードに第１制御入力が接続され、前記第５インバータの出力に第２制御入力が接続された第３トランスファゲートと、第１０ノードに入力が接続され、前記第５インバータの出力に第１制御入力が接続され、前記第１１ノードに第２制御入力が接続された第４トランスファゲートと、前記第３トランスファゲートの出力及び前記第４トランスファゲートの出力に入力が接続された第６インバータと、該第６インバータの出力に接続された第１２ノード、とを備えた第３汎用ロジックモジュール、とを含むセル。
- 前記第１汎用ロジックモジュールは、前記第１ノードを論理「０」に接続し、前記第６ノードを無接続にすることにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＡＮＤ回路に形成されている請求項１５に記載のセル。
- 前記第１汎用ロジックモジュールは、前記第３ノードを論理「１」に接続し、前記第６ノードを無接続にすることにより、前記第１ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＮＯＲ回路に形成されている請求項１５に記載のセル。
- 前記第１汎用ロジックモジュールは、前記第１ノードを前記第６ノードに接続することにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＮＯＲ回路に形成されている請求項１５に記載のセル。
- 前記第１汎用ロジックモジュールは、前記第１ノードを前記第６ノードに接続することにより、前記第３ノード及び前記第４ノードを入力とし、前記第５ノードを出力とするＥＸＯＲ回路に形成されている請求項１５に記載のセル。
- 前記第１汎用ロジックモジュールと、前記第２汎用ロジックモジュールの中の１つである第１モジュールと、前記第２汎用ロジックモジュールの中の他の１つである第２モジュール、とを備え、前記第１汎用ロジックモジュールの前記第６ノードを無接続にし、前記第１ノードを前記第１モジュールの前記第８ノードに接続し、前記第５ノードを前記第１モジュールの前記第７ノード及び前記第２モジュールの前記第７ノードに接続することにより、前記第１汎用ロジックモジュールの前記第３ノードをデータ入力とし、前記第４ノードをイネーブル入力とし、前記第２モジュールの前記第８ノードを出力とするラッチが形成されている請求項１５に記載のセル。
- 前記第１汎用ロジックモジュール、前記第２汎用ロジックモジュール及び前記第３汎用ロジックモジュールが２：２：１の比率で収容されている請求項１５，１６，１７，１８，１９と２０のうち何れか１項に記載のセル。
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