JP2007115789A - 積層型半導体装置および積層型半導体装置の製造方法 - Google Patents
積層型半導体装置および積層型半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2007115789A JP2007115789A JP2005303778A JP2005303778A JP2007115789A JP 2007115789 A JP2007115789 A JP 2007115789A JP 2005303778 A JP2005303778 A JP 2005303778A JP 2005303778 A JP2005303778 A JP 2005303778A JP 2007115789 A JP2007115789 A JP 2007115789A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- opening
- stacked
- intermediate electrode
- external electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 306
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 29
- 238000002844 melting Methods 0.000 claims description 11
- 230000008018 melting Effects 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 239000011347 resin Substances 0.000 claims description 9
- 229920005989 resin Polymers 0.000 claims description 9
- 229910000679 solder Inorganic materials 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 238000010030 laminating Methods 0.000 claims description 5
- 238000003475 lamination Methods 0.000 claims description 5
- 238000005304 joining Methods 0.000 abstract description 4
- 239000007772 electrode material Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 49
- 238000007789 sealing Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 230000035515 penetration Effects 0.000 description 4
- 239000004094 surface-active agent Substances 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 239000004760 aramid Substances 0.000 description 1
- 229920003235 aromatic polyamide Polymers 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
- H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Wire Bonding (AREA)
Abstract
【解決手段】2つの半導体装置を積層する際に、半導体装置間の絶縁層に両者を電気的に接続する中間電極26の形成領域となる開口部18を、半導体装置の反りを考慮して形成し、この時、上になる半導体装置10bが備える中間電極となる外部電極の体積と同じ体積となるように開口部18の開口径を調整することにより、積層する半導体装置に反りが生じていても、上になる半導体装置10bの中間電極材料となる外部電極の体積を反りに合わせて変えることなく、両半導体装置を確実に電気的に接続する中間電極26を形成することができるため、3次元実装時の接合歩留り、接合強度・信頼性を向上させることができる。
【選択図】図1
Description
図1は本発明の第1実施形態に係る積層型半導体装置の断面図である。
このとき、外部端子36表面および第1接合ランド14表面の不純物除去のため、フラックス等の表面活性剤31を絶縁層の開口部18に塗布もしくはピン転写しておく。また、外部端子36表面にも同様にフラックス等の表面活性剤を塗布もしくは転写しておく。そして、2つの半導体装置10aおよび半導体装置10bをマウントした状態で、リフロー炉等の高温加熱装置によって所望の温度プロファイルにて加熱する。この加熱によって、外部端子36が融点以上まで温度上昇して溶融すると、毛細管現象により、外部端子36がそれぞれ絶縁層の開口部18に流れ込んで中間電極26を形成する。そして、常温まで冷却後は、図4(d)に示すように、中間電極26を介して半導体装置10a上に半導体装置10bが接合(積層)される。
10b 半導体装置
11 第1キャリア基板
12 第1半導体素子
13 第1接着層
14 第1接合ランド
15 外部電極ランド
16 外部電極
17 絶縁層
18 開口部
19 テーパ部
20 第2キャリア基板
21 第2半導体素子
22 第2接着層
23 金属細線
24 配線ランド
25 第2接合ランド
26 中間電極
27 接合部
28 接合部
29 第2封止樹脂
30 第1封止樹脂
31 表面活性剤
Claims (18)
- 第1外部電極と積層用接合ランドを備える第1キャリア基板に1または複数の電子部品を搭載する第1半導体装置と、はんだ材料で形成された第2外部電極を備える第2キャリア基板に1または複数の電子部品を搭載する第2半導体装置とを前記第2外部電極を溶融して形成する中間電極と前記積層用接合ランドを電気的に接続して積層する積層型半導体装置の製造方法であって、
前記第1半導体装置の接合ランドを露出して前記中間電極の形成位置を前記第2外部電極の体積分だけ開口する開口部を備えた絶縁層を前記第1半導体装置の前記電子部品搭載面上に貼り付ける工程と、
前記第2外部電極と前記開口部を位置合わせして前記第1半導体装置上に前記第2半導体装置を載置する工程と、
加熱により前記第2外部電極を溶融して前記開口部に充填することにより前記中間電極を形成して前記中間電極と前記積層用ランドを電気的に接続する工程と
を有し、開口部の形成に際し、前記第1半導体装置および前記第2半導体装置の反りによる前記第1半導体装置と前記第2半導体装置との間隔に対応して前記中間電極が前記第1半導体装置と前記第2半導体装置とを電気的に接続できるように前記開口部の高さを調整し、さらに、前記開口部の体積が前記第2外部電極の体積と同じになるように前記開口部の高さに対応して前記開口部の開口径を調整することを特徴とする積層型半導体装置の製造方法。 - 第1外部電極と積層用接合ランドを備える第1キャリア基板に1または複数の電子部品を搭載する第1半導体装置と、はんだ材料で形成された第2外部電極を備える第2キャリア基板に1または複数の電子部品を搭載する第2半導体装置とを前記第2外部電極を溶融して形成する中間電極と前記積層用接合ランドを電気的に接続して積層する積層型半導体装置の製造方法であって、
前記第1半導体装置の前記電子部品搭載面上に絶縁層を貼り付ける工程と、
前記絶縁層に前記第1半導体装置の接合ランドを露出して前記中間電極の形成位置を前記第2外部電極の体積分だけ開口する開口部を形成する工程と、
前記第2外部電極と前記開口部を位置合わせして前記第1半導体装置上に前記第2半導体装置を載置する工程と、
加熱により前記第2外部電極を溶融して前記開口部に充填することにより前記中間電極を形成して前記中間電極と前記積層用ランドを電気的に接続する工程と
を有し、開口部の形成に際し、前記第1半導体装置および前記第2半導体装置の反りによる前記第1半導体装置と前記第2半導体装置との間隔に対応して前記中間電極が前記第1半導体装置と前記第2半導体装置とを電気的に接続できるように前記開口部の高さを調整し、さらに、前記開口部の体積が前記第2外部電極の体積と同じになるように前記開口部の高さに対応して前記開口部の開口径を調整することを特徴とする積層型半導体装置の製造方法。 - 前記開口部の前記第2外部電極との接合部毎に前記第2外部電極が安定的に接触できるような前記第1半導体装置および前記第2半導体装置の反りに対応したテーパを設けることを特徴とする請求項1または請求項2のいずれかに記載の積層型半導体装置の製造方法。
- 前記第1半導体装置または第2半導体装置へ前記電子部品を搭載するに際し、前記電子部品を積層して搭載することを特徴とする請求項1または請求項2または請求項3のいずれかに記載の積層型半導体装置の製造方法。
- 前記第1半導体装置または第2半導体装置へ前記電子部品を搭載するに際し、前記電子部品を並列に搭載することを特徴とする請求項1または請求項2または請求項3のいずれかに記載の積層型半導体装置の製造方法。
- 前記電子部品のうち少なくとも1つが半導体素子であることを特徴とする請求項1または請求項2または請求項3または請求項4または請求項5のいずれかに記載の積層型半導体装置の製造方法。
- 前記第1半導体装置に搭載された前記電子部品を樹脂封止することを特徴とする請求項1または請求項2または請求項3または請求項4または請求項5または請求項6のいずれかに記載の積層型半導体装置の製造方法。
- 前記第2半導体装置に搭載された前記電子部品を樹脂封止することを特徴とする請求項1または請求項2または請求項3または請求項4または請求項5または請求項6または請求項7のいずれかに記載の積層型半導体装置の製造方法。
- 第1外部電極と第1積層用接合ランドを備える第1キャリア基板に1または複数の電子部品を搭載する第1半導体装置と、
前記第1半導体装置の前記電子部品搭載面上に形成される絶縁層と、
前記絶縁層を挟んで前記第1半導体装置と対向する前記絶縁層上に積層され、前記第2積層用接合ランドを備える第2キャリア基板に1または複数の電子部品を搭載する第2半導体装置と、
前記第1半導体装置および前記第2半導体装置の反りによる前記第1半導体装置と前記第2半導体装置との間隔に対応して高さを調整し、前記第1積層用接合ランドと前記第2積層用接合ランドを電気的に接続する中間電極と、
前記絶縁層に前記中間電極と同じ形状で形成された前記中間電極の形成領域となる開口部と
を有し、全ての中間電極の体積が同じになるように前記中間電極の径が高さに対応することを特徴とする積層型半導体装置。 - 前記中間電極の高さが前記第1半導体装置の中央から外周部に向かって徐々に変化することを特徴とする請求項9記載の積層型半導体装置。
- 前記中間電極の径が前記第1半導体装置の中央から外周部に向かって徐々に変化することを特徴とする請求項9記載の積層型半導体装置。
- 前記開口部毎の前記第2半導体装置に隣接する端部に前記第1半導体装置および前記第2半導体装置の反りに対応したテーパを設けることを特徴とする請求項9または請求項10または請求項11のいずれかに記載の積層型半導体装置。
- 前記第1半導体装置と前記第2半導体装置との間隔が広くなるにしたがって、前記テーパのテーパ角度が徐々に大きくなることを特徴とする請求項12記載の積層型半導体装置。
- 前記第1半導体装置または第2半導体装置へ前記電子部品を積層して搭載することを特徴とする請求項9または請求項10または請求項11または請求項12または請求項13のいずれかに記載の積層型半導体装置。
- 前記第1半導体装置または第2半導体装置へ前記電子部品を並列に搭載することを特徴とする請求項9または請求項10または請求項11または請求項12または請求項13のいずれかに記載の積層型半導体装置。
- 前記電子部品のうち少なくとも1つが半導体素子であることを特徴とする請求項9または請求項10または請求項11または請求項12または請求項13または請求項14または請求項15のいずれかに記載の積層型半導体装置。
- 前記第1半導体装置に搭載された前記電子部品を樹脂封止することを特徴とする請求項9または請求項10または請求項11または請求項12または請求項13または請求項14または請求項15または請求項16のいずれかに記載の積層型半導体装置。
- 前記第2半導体装置に搭載された前記電子部品を樹脂封止することを特徴とする請求項9または請求項10または請求項11または請求項12または請求項13または請求項14または請求項15または請求項16または請求項17のいずれかに記載の積層型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005303778A JP4703356B2 (ja) | 2005-10-19 | 2005-10-19 | 積層型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005303778A JP4703356B2 (ja) | 2005-10-19 | 2005-10-19 | 積層型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007115789A true JP2007115789A (ja) | 2007-05-10 |
JP4703356B2 JP4703356B2 (ja) | 2011-06-15 |
Family
ID=38097724
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005303778A Active JP4703356B2 (ja) | 2005-10-19 | 2005-10-19 | 積層型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4703356B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009010073A (ja) * | 2007-06-27 | 2009-01-15 | Shinko Electric Ind Co Ltd | 半導体パッケージおよびこれを用いた半導体装置 |
US8716868B2 (en) | 2009-05-20 | 2014-05-06 | Panasonic Corporation | Semiconductor module for stacking and stacked semiconductor module |
US9899337B2 (en) | 2015-08-13 | 2018-02-20 | Samsung Electronics Co., Ltd. | Semiconductor package and manufacturing method thereof |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6180236A (ja) * | 1984-09-28 | 1986-04-23 | Toshiba Corp | ソルダ−レジスト形成用感光性フイルム |
JPS61270893A (ja) * | 1985-05-24 | 1986-12-01 | ニチコン株式会社 | ソルダ−レジスト |
JPH06268101A (ja) * | 1993-03-17 | 1994-09-22 | Hitachi Ltd | 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板 |
JPH08274241A (ja) * | 1995-03-31 | 1996-10-18 | Toshiba Corp | 半導体パッケージ及びその実装方法 |
JPH102741A (ja) * | 1996-06-17 | 1998-01-06 | Murata Mfg Co Ltd | 圧電振動子の製造方法 |
JPH10107176A (ja) * | 1996-09-27 | 1998-04-24 | Hitachi Techno Eng Co Ltd | 電子部品と基板との接続構造及びその接続方法、並びにその接続構造及び接続方法におけるはんだバンプ形成法 |
JP2004289002A (ja) * | 2003-03-24 | 2004-10-14 | Seiko Epson Corp | 半導体装置、半導体パッケージ、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 |
JP2004363126A (ja) * | 2003-05-30 | 2004-12-24 | Seiko Epson Corp | 半導体装置、電子デバイス、電子機器および半導体装置の製造方法 |
JP2004363351A (ja) * | 2003-06-05 | 2004-12-24 | Mitsubishi Electric Corp | 積層型の半導体装置 |
JP2005100488A (ja) * | 2003-09-22 | 2005-04-14 | Nitto Denko Corp | 回路付サスペンション基板およびその製造方法 |
WO2005093817A1 (ja) * | 2004-03-29 | 2005-10-06 | Nec Corporation | 半導体装置及びその製造方法 |
-
2005
- 2005-10-19 JP JP2005303778A patent/JP4703356B2/ja active Active
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6180236A (ja) * | 1984-09-28 | 1986-04-23 | Toshiba Corp | ソルダ−レジスト形成用感光性フイルム |
JPS61270893A (ja) * | 1985-05-24 | 1986-12-01 | ニチコン株式会社 | ソルダ−レジスト |
JPH06268101A (ja) * | 1993-03-17 | 1994-09-22 | Hitachi Ltd | 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板 |
JPH08274241A (ja) * | 1995-03-31 | 1996-10-18 | Toshiba Corp | 半導体パッケージ及びその実装方法 |
JPH102741A (ja) * | 1996-06-17 | 1998-01-06 | Murata Mfg Co Ltd | 圧電振動子の製造方法 |
JPH10107176A (ja) * | 1996-09-27 | 1998-04-24 | Hitachi Techno Eng Co Ltd | 電子部品と基板との接続構造及びその接続方法、並びにその接続構造及び接続方法におけるはんだバンプ形成法 |
JP2004289002A (ja) * | 2003-03-24 | 2004-10-14 | Seiko Epson Corp | 半導体装置、半導体パッケージ、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法 |
JP2004363126A (ja) * | 2003-05-30 | 2004-12-24 | Seiko Epson Corp | 半導体装置、電子デバイス、電子機器および半導体装置の製造方法 |
JP2004363351A (ja) * | 2003-06-05 | 2004-12-24 | Mitsubishi Electric Corp | 積層型の半導体装置 |
JP2005100488A (ja) * | 2003-09-22 | 2005-04-14 | Nitto Denko Corp | 回路付サスペンション基板およびその製造方法 |
WO2005093817A1 (ja) * | 2004-03-29 | 2005-10-06 | Nec Corporation | 半導体装置及びその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009010073A (ja) * | 2007-06-27 | 2009-01-15 | Shinko Electric Ind Co Ltd | 半導体パッケージおよびこれを用いた半導体装置 |
US8716868B2 (en) | 2009-05-20 | 2014-05-06 | Panasonic Corporation | Semiconductor module for stacking and stacked semiconductor module |
US9899337B2 (en) | 2015-08-13 | 2018-02-20 | Samsung Electronics Co., Ltd. | Semiconductor package and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP4703356B2 (ja) | 2011-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8575763B2 (en) | Semiconductor device and method of manufacturing the same | |
US7091619B2 (en) | Semiconductor device, semiconductor package, electronic device, electronic apparatus, and manufacturing methods of semiconductor device and electronic device | |
TWI724744B (zh) | 半導體裝置及半導體裝置之製造方法 | |
US9953958B2 (en) | Electronic component device | |
JP2011129684A (ja) | 半導体装置及びその製造方法 | |
JP2012069903A (ja) | 半導体装置及びその製造方法 | |
WO2014054451A1 (ja) | 半導体装置及びその製造方法 | |
JP2015005637A (ja) | 半導体装置 | |
JP2007266111A (ja) | 半導体装置、それを用いた積層型半導体装置、ベース基板、および半導体装置の製造方法 | |
JP2008258522A (ja) | 半導体装置の製造方法 | |
JP2012212786A (ja) | 半導体装置の製造方法 | |
JP2013021058A (ja) | 半導体装置の製造方法 | |
JP2007042762A (ja) | 半導体装置およびその実装体 | |
JP2006310649A (ja) | 半導体装置パッケージおよびその製造方法、ならびに半導体装置パッケージ用一括回路基板 | |
KR20120058118A (ko) | 적층 패키지의 제조 방법, 및 이에 의하여 제조된 적층 패키지의 실장 방법 | |
US20120306074A1 (en) | Semiconductor chip having bump electrode, semiconductor device having the semiconductor chip, and method for manufacturing the semiconductor device | |
JP5128180B2 (ja) | チップ内蔵基板 | |
JP4703356B2 (ja) | 積層型半導体装置 | |
JP2003110091A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2007294560A (ja) | 半導体装置およびその製造方法 | |
TW201448071A (zh) | 晶片堆疊、具有晶片堆疊之半導體裝置及晶片堆疊之製造方法 | |
TW201005894A (en) | Pillar-to-pillar flip-chip assembly | |
JP2003007972A (ja) | 積層型半導体装置及びその製造方法 | |
JP2009266972A (ja) | 積層型半導体モジュール及びその製造方法 | |
JP2012015446A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080430 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080806 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100910 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101019 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101216 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110208 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110308 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4703356 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |