JP2007287992A - 炭化珪素半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】シリコン酸化膜を主成分とする酸化絶縁膜と炭化珪素半導体基板との界面における界面準位を低減して、チャネル移動度を改善してオン抵抗を小さくすることのできる炭化珪素半導体装置とその製造方法を提供すること。
【解決手段】炭化珪素半導体基板表面にシリコン酸化膜を主成分とする酸化物層を形成する工程を含む炭化珪素半導体装置の製造方法において、前記工程が、前記炭化珪素半導体基板表面に前記酸化物層を堆積した後に、非酸化性雰囲気中で前記堆積酸化物層を融液状態にする温度に昇温した後、1140℃以下に急冷してシリコン酸化膜を主成分とする酸化物層を形成する工程である炭化珪素半導体装置の製造方法とする。
【選択図】 図1
【解決手段】炭化珪素半導体基板表面にシリコン酸化膜を主成分とする酸化物層を形成する工程を含む炭化珪素半導体装置の製造方法において、前記工程が、前記炭化珪素半導体基板表面に前記酸化物層を堆積した後に、非酸化性雰囲気中で前記堆積酸化物層を融液状態にする温度に昇温した後、1140℃以下に急冷してシリコン酸化膜を主成分とする酸化物層を形成する工程である炭化珪素半導体装置の製造方法とする。
【選択図】 図1
Description
本発明は、炭化珪素半導体基板を用いてMOSFET(絶縁ゲート型電界効果トランジスタ)、IGBT(絶縁ゲート型バイポーラトランジスタ)、バイポーラトランジスタ、ダイオード等として構成された炭化珪素半導体装置およびその製造方法に関する。
炭化珪素(SiC)半導体基板を用いて高耐圧パワーデバイスを作製すると、オン抵抗を大幅に低減できる可能性があることが報告されている。近年は、1.2〜1.7kVクラスのSiC製MOSFETにおいて、10mΩcm2を下回る低いオン抵抗が得られている。これは、同じ耐圧クラスのシリコン(Si)製IGBTよりも小さい。しかし、今のところ、オン抵抗を小さくできるといっても、まだ、不充分な程度に低減できているだけで、さらに低減される余地が残されている。今後、Si製IGBT、Si製MOSFETなどとの対比で、低コスト化と前記オン抵抗値の低減がさらに進めば、インバーター部品としてのSi製IGBTの大半がSiC製MOSFETに置き換えられる可能性も充分に考えられる。
SiC半導体基板を用いることでオン抵抗を大幅に低減できる理由は、SiC半導体基板が高い絶縁破壊電界を有するので、同じ高耐圧を実現するために、高抵抗ドリフト層を薄くまたはドリフト層のドーピング量を高くすることができることにより、ドリフト層の抵抗をSi半導体基板(以降、単にSiと略する場合もある)に比べて2桁以上低減できるためである。
しかしながら、SiC半導体基板(以降、単にSiCと略する場合もある)を用いたMOSデバイスにおいては、オン抵抗を構成する抵抗成分のうち、前述の理由によりドリフト層の抵抗成分の比率が相対的に小さくなるので、逆に、その他の成分、電流のスイッチングを制御するMOSチャネル領域の抵抗(チャネル抵抗という)成分や高濃度半導体基板の抵抗成分、さらには電極との接触抵抗成分までもが無視できない大きさの比率となってくる。とりわけ、SiO2/SiC界面は、現在のところ、SiO2/Si界面ほどには良好ではないことに起因して、SiO2/SiC界面のMOSチャネル移動度は、SiO2/Si界面のMOSチャネル移動度に比べて1桁程度小さくなり易い(SiO2とだけ記載されている場合は、SiO2層、膜、物のいずれかを表す。以降同じ)。その結果、SiC半導体基板のチャネル抵抗はSi半導体基板のチャネル抵抗より通常大きくなり、オン抵抗全体に占める比率がいっそう大きくなり目立つようになる。実際、これまでに報告されている多くのSiC製MOSFETにおいては、オン抵抗の30〜50%がチャネル抵抗成分によって占められている。従って、このSiC製MOSFETではオン抵抗を小さくする上で、チャネル抵抗を低減することがSi製MOSFET以上に重要な課題となっている。
SiO2/SiCの界面におけるMOSチャネル移動度がSiO2/Siに比べて小さくなる原因は、SiO2/SiCの界面に、高密度の界面準位が存在するためであると説明されている。この高密度の界面準位が存在する原因として、SiO2/SiCの界面付近に存在するサブオキサイドあるいはカーボンクラスターが疑われている。サブオキサイドは、SiCが完全に酸化されていないものであり、Si−O結合、C−O結合、Si−C結合などが混在したものである。カーボンクラスターは、SiO2中に、グラファイト状結合を有するカーボンの微粒子が点在した状態のものである。SiCは、Siと同様に、熱酸化によりSiO2を形成することができるが、Siと異なり、組成中にCが存在するために、上記のようなサブオキサイドやカーボンクラスターを生成すると考えられている。
近年は、熱酸化によりSiO2を形成する代わりに、堆積法によりCVD−SiO2を形成して、これを熱処理する試みも行われている。ところが、堆積法によるCVD−SiO2が良好なMOS界面特性を獲得するには、酸化性雰囲気での熱処理をやはり必要とする。しかし、この酸化性雰囲気で熱処理をすることは、SiCを堆積SiO2との界面から徐々に酸化することにもなる。この酸化性雰囲気での熱処理により増加した界面のSiO2の膜厚が、やはりMOSチャネル移動度に大きく影響を及ぼす。この界面に新たに形成されたSiO2の膜厚は薄すぎても、厚すぎても、MOSチャネル移動度が低下することが報告されている(非特許文献、河野他、第52回応用物理学関係連合講演会講演予稿集(2005)1a−YK−9参照)。その理由について、この文献では開示されていないが、酸化性雰囲気で熱処理しなければ、SiCとCVD−SiO2の間の結合はもともと弱いので、このことに起因する界面準位が生じてMOSチャネル移動度が小さくなる。また、SiCをあまり強く熱酸化してしまうと、熱酸化膜の場合と同様にMOS界面のサブオキサイドあるいはカーボンクラスターが増加して界面準位が増加してMOSチャネル移動度が小さくなるためと考えられる。
SiCとCVD−SiO2との界面については、カーボンクラスターの除去だけであれば、非酸化性雰囲気で熱処理することで熱エネルギーにより移動させ除去できるようにも思える。しかし実際には、非酸化性雰囲気では、加熱してもカーボンはSiO2中をほとんど移動することができず、酸化性雰囲気でカーボンを酸化することが、カーボンのSiO2中の移動の必要条件であることが別途報告されている(非特許文献:O.H.Krafcsik, et al.: Materials Science Forum 353−356 (2001) 659−662参照)。しかし、この場合、酸化性雰囲気であると、前述のようにSiCの表面の熱酸化も同時に進行して新たにカーボンが取りこまれたSiO2が生成されるので、結局、カーボンを完全に除去することはできない。
一方、サブオキサイドに関しては、酸化・還元反応を起こさなければ、当然に、除去することができない。このように、従来のSiO2/SiC界面の形成方法では、SiO2とSiCの間に適度な結合を形成することと、SiC中のCに起因するサブオキサイドあるいはカーボンクラスターを除去することとを、両立させることができないために界面準位密度が大きくなり易いと考えられる。このような理由により、従来、SiO2/SiCのMOSチャネル移動度の改善は困難と言われていたのである。その結果、オン抵抗全体における最大の抵抗成分であるチャネル抵抗を小さくすることが難しいため、オン抵抗をさらに低減することも難しいという現状に至っているのである。この現状を打破してオン抵抗をさらに低減させることがSiC半導体基板を用いた高耐圧パワー半導体装置の大きな課題である
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、シリコン酸化膜を主成分とする酸化絶縁膜と炭化珪素半導体基板との界面におけるサブオキサイドおよびカーボンクラスターの生成を抑制し、界面準位を低減して、チャネル移動度を改善してオン抵抗を小さくすることのできる炭化珪素半導体装置とその製造方法を提供することである。
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、シリコン酸化膜を主成分とする酸化絶縁膜と炭化珪素半導体基板との界面におけるサブオキサイドおよびカーボンクラスターの生成を抑制し、界面準位を低減して、チャネル移動度を改善してオン抵抗を小さくすることのできる炭化珪素半導体装置とその製造方法を提供することである。
特許請求の範囲の請求項1記載の発明によれば、炭化珪素半導体基板表面にシリコン酸化物を主成分とする酸化物層を形成する工程を含む炭化珪素半導体装置の製造方法において、前記工程が、前記炭化珪素半導体基板表面にシリコン酸化物を形成した後に、非酸化性雰囲気中で前記シリコン酸化物を結晶体を含まない融液状態にする温度に昇温した後、徐冷温度以下に急冷してシリコン酸化物を主成分とする酸化物層を形成する工程である炭化珪素半導体装置の製造方法とすることにより、前記本発明の目的は達成される。
特許請求の範囲の請求項2記載の発明によれば、前記シリコン酸化物を結晶体を含まない融液状態にする温度が1730℃以上であり、徐冷温度がアモルファス状態のSiO2中にSiO2の結晶が実質的に生成されない温度である特許請求の範囲の請求項1記載の炭化珪素半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項3記載の発明によれば、徐冷温度が1140℃である特許請求の範囲の請求項2記載の炭化珪素半導体装置の製造方法とすることがより好ましい。
特許請求の範囲の請求項3記載の発明によれば、徐冷温度が1140℃である特許請求の範囲の請求項2記載の炭化珪素半導体装置の製造方法とすることがより好ましい。
特許請求の範囲の請求項4記載の発明によれば、炭化珪素半導体基板表面に、シリコン酸化物を主成分とする酸化物層を形成する工程を含む炭化珪素半導体装置の製造方法において、前記工程が、前記炭化珪素半導体基板表面にシリコン酸化物を形成した後に、非酸化性雰囲気中で気体シリコンの供給の下で、前記シリコン酸化物を、1250℃乃至1450℃に加熱した後、1140℃以下に急冷してシリコン酸化物を主成分とする酸化物層を形成する工程であることを特徴とする炭化珪素半導体装置の製造方法とすることにより、前記本発明の目的は達成される
特許請求の範囲の請求項5記載の発明によれば、前記気体シリコンが主としてシリコン水素化物により生成される特許請求の範囲の請求項4記載の炭化珪素半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項5記載の発明によれば、前記気体シリコンが主としてシリコン水素化物により生成される特許請求の範囲の請求項4記載の炭化珪素半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項6記載の発明によれば、前記シリコン水素化物がシランである特許請求の範囲の請求項5記載の炭化珪素半導体装置の製造方法。
特許請求の範囲の請求項7記載の発明によれば、炭化珪素半導体基板表面に、請求項1乃至6のいずれか一項に記載のシリコン酸化物を主成分とする酸化物層を介して金属電極を備える構造を有する炭化珪素半導体装置とすることが好適である。
特許請求の範囲の請求項7記載の発明によれば、炭化珪素半導体基板表面に、請求項1乃至6のいずれか一項に記載のシリコン酸化物を主成分とする酸化物層を介して金属電極を備える構造を有する炭化珪素半導体装置とすることが好適である。
特許請求の範囲の請求項8記載の発明によれば、炭化珪素半導体基板の一方の主面に、MOSFETのすべての金属電極とMOSゲート構造とを備える特許請求の範囲の請求項7記載の炭化珪素半導体装置とすることが望ましい。
特許請求の範囲の請求項9記載の発明によれば、炭化珪素半導体基板の一方の主面から他方の主面にかけて電流経路を有するように両主面にそれぞれ金属電極を有し、いずれか一方の主面にMOSゲート構造を備える特許請求の範囲の請求項7記載の炭化珪素半導体装置とすることもできる。
特許請求の範囲の請求項9記載の発明によれば、炭化珪素半導体基板の一方の主面から他方の主面にかけて電流経路を有するように両主面にそれぞれ金属電極を有し、いずれか一方の主面にMOSゲート構造を備える特許請求の範囲の請求項7記載の炭化珪素半導体装置とすることもできる。
特許請求の範囲の請求項10記載の発明によれば、MOSゲート構造がトレンチMOSゲート構造である特許請求の範囲の請求項8または9記載の炭化珪素半導体装置とすることがより望ましい。
特許請求の範囲の請求項11記載の発明によれば、炭化珪素半導体基板の一方の主面にトレンチMOSゲート構造を備え、トレンチMOSゲート構造のトレンチ内の酸化物層が請求項1乃至3のいずれか一項に記載のシリコン酸化膜を主成分とする酸化物層である炭化珪素半導体装置とすることが好適である。
特許請求の範囲の請求項11記載の発明によれば、炭化珪素半導体基板の一方の主面にトレンチMOSゲート構造を備え、トレンチMOSゲート構造のトレンチ内の酸化物層が請求項1乃至3のいずれか一項に記載のシリコン酸化膜を主成分とする酸化物層である炭化珪素半導体装置とすることが好適である。
本発明では、SiC半導体基板を非酸化性雰囲気でSiO2を主成分とする酸化物層を形成することにより、この酸化物層(以降、SiO2を主成分とする酸化物を単に酸化物層と略す)中の炭素不純物がSiC半導体基板表面におけるSiCのエピタキシャル成長によって消費される過程を含ませる製造方法とすることが考え方である。SiCのエピタキシャル成長によって消費される過程を含ませる具体的な製造方法として、SiC半導体基板表面において、酸化物層をSiO2の結晶を含まない融液状態に昇温した後、1140℃まで急冷して固化させる工程を含む方法(第一の方法)、または酸化物層を、Si、Siの酸化物(SiCを酸化しないものに限る)、Siの水素化物、もしくはこれらの混合物などのようなシリコン供給気体の雰囲気下で、SiO2中のSiの拡散速度が実質的に有効となる1250℃以上で、SiO2の蒸気圧が大きくなる1450℃以下の温度範囲に加熱し、1140℃以下に急冷する工程を含む方法(第二の方法)がある。
前記第一の方法について、一般的に半導体基板上に形成されるSiO2はアモルファス状であるので、固相・液相を厳密に区別することができないから、本発明でいう融液状態とは、SiC半導体基板がその表面に形成される酸化物層のガラス転移温度の上限よりも高温となった状態(シリコン酸化物結晶の融点以上となった状態を含む)であるが、酸化物層のガラス転移温度以上ではSiO2の結晶も生成しやすいので、特に本発明では、SiO2結晶の融点以上の温度をいう。その融点温度は1730℃であるので、本発明では酸化物層の融液状態とは1730℃以上をいう。本発明でいう固化状態とは、SiC半導体基板上の酸化物層が融液状態からガラス転移を生じる状態となる温度以下(ガラス転移温度を含む)になった状態である。酸化物層が融液状態となることにより、酸化物と接しているSiC半導体基板界面では、次の反応によって、酸化物中の炭素不純物が除去される:
[化1]
SiO2+3C→SiC+2CO
前記化学式中、矢印の右側の、この反応により生じたSiCは、酸化物と接しているSiC表面上にエピタキシャル成長により消費され、COは酸化物中を拡散して気相中に飛散する。酸化物/SiC界面に存在するサブオキサイドも、その組成によって、SiC、SiO2、C、COなどに分離して考えることができ、このうち、過剰なCは、上記の反応によって除去される。
SiO2+3C→SiC+2CO
前記化学式中、矢印の右側の、この反応により生じたSiCは、酸化物と接しているSiC表面上にエピタキシャル成長により消費され、COは酸化物中を拡散して気相中に飛散する。酸化物/SiC界面に存在するサブオキサイドも、その組成によって、SiC、SiO2、C、COなどに分離して考えることができ、このうち、過剰なCは、上記の反応によって除去される。
なお、非酸化性雰囲気で、酸化物が融液状態にならないような低い温度で熱処理するだけでは、酸化物中の炭素不純物や酸化物/SiC界面のサブオキサイドを除去することはできない(前記第二の方法を除く)。生成エネルギーの点では、前記化学式の反応は、少なくとも1100〜1200℃(アモルファス相を含んでいるため、熱力学的データが不十分であり、正確な温度は判然としない)以上になると進行しそうに見えるが、ガラス転位温度以下ではSiO2の網目状構造が凍結しているため、実質的に反応が進行しないのであろう。
融液状態にする前の酸化物層は、どのような方法で形成されていてもよい。従前のように熱酸化によってもよいし、熱CVDやプラズマCVDなどの堆積法によって形成してもよい。また、これらの複数の方法によって層状に形成されていてもよい。さらにまた、必ずしも層状になっている必要もなく、SiO2の微粒子が降り積もったようなものであってもよい。というのは堆積後の熱処理により緻密化されるからである。ただし、本発明の方法により形成される酸化物層をMOSFETのゲート絶縁膜として用いる場合には、40〜100nm程度の膜厚を再現性よく制御する必要があるから、たとえば熱酸化法のように、酸化物のモル数(膜厚ではない)を再現性よく精密に制御できるSiO2の形成方法とすることが、好ましい。
純粋なSiO2の理想的な融液状態を実現するためには、1730℃以上の高温にする必要があることはよく知られている。常圧で生成しうる結晶SiO2の中には、融点が1730℃にも達する結晶形(高温型クリスタロバライト)が存在するためである。SiO2結晶の融点よりも低い中途半端な温度で長時間保持すると、軟化したアモルファスSiO2中にSiO2の微結晶が析出することが知られている。1150℃でSiCを熱酸化するために、高純度シリカガラス(組成としてはSiO2)製反応管を用いていると、析出した微結晶が光の波長より大きい長さまたは直径に成長し次第に白濁していく。逆に、1730℃以上に加熱した状態から冷却する際には、微結晶が析出しやすい温度領域で長時間保持しないように、急冷する必要がある。急冷しても、半導体素子向けのSiO2の厚さは極めて薄いので、急冷によるSiO2内部での熱ひずみ応力自体はあまり問題にならない。ひずみ応力の点ではむしろ、SiC半導体基板との熱膨張係数差のほうが問題である。また、電気的な絶縁破壊耐性の高いことが求められるので、SiO2中の微結晶の析出は可能なかぎり抑制しなければならない。微結晶が析出していると、SiO2のアモルファス母体領域との誘電率の違いによる電界集中や、微結晶の結晶形によってはピエゾ効果によるひずみ応力によって、電気的に破壊しやすくなるためである。このような観点から、まずは徐冷温度(シリカガラスの場合は1140℃とされている)まで急冷し、その後、粘性流動によりひずみ応力を緩和させながら、徐冷するのが好ましい。何らかの原因で、途中の温度で止められない場合は、後から1070〜1140℃程度の温度で熱処理しなおす必要がある。もちろん、これらの熱処理も、非酸化性雰囲気で行う必要がある。
SiO2の蒸気圧は、1732℃において10Torrである。融液状態になる前でも、ある程度の蒸気圧を有すると言われている。従って、単なる不活性ガスフロー中では、あらかじめ形成しておいたSiO2が蒸発により失われる。これを避けるために、ガスフローの上流側に、同じ温度に保ったSiO2の蒸発源を配置して、SiC半導体基板上のSiO2の部分では、気相中に飽和蒸気圧のSiO2が存在するようにしておくとよい。SiC半導体基板自体は、1800℃においても、常圧であれば、融解することも昇華することも分解することもなく、B(ボロン)を除いては、伝導型制御のためにドーピングされた不純物原子(N、P、Al等)の拡散係数も事実上無視できる程度に小さいから、SiCをこの温度に加熱することそれ自体には問題はない。しかし、この温度で熱処理することには、熱処理装置上の制約がある。たとえば、通常、SiO2の熱処理は、高純度シリカガラス製の反応管中で行われる。しかし、本発明では、シリカガラスの軟化温度(1650℃程度とされる)以上に加熱しなければならないから、シリカガラス製反応管を用いることができない。これよりも高温に耐えられる材料として、一般にはアルミナが用いられるが、アルミナは金属不純物を多く含むので、処理したSiO2中にも金属不純物が取り込まれる。とりわけ、Naのような、SiO2中で可動イオンとなる金属不純物は、半導体素子に応用する上で重大な問題であって、現在のSiプロセスで厳重に避けられていることは、周知の通りである。SiC半導体基板にイオン注入した後のアニール工程では、本発明と同様に、1700〜1800℃での熱処理が必要となる場合がある。この際に用いられる熱処理装置は、グラファイトベースのサセプタを、断熱材を介して石英管中に保持し、サセプタを誘導加熱するものが、現在の主流である。このような装置は、サセプタの熱容量が大きく、しかも断熱材を介して保持されているために、冷却速度が遅いという問題点がある。イオン注入後のアニール工程用には、電子線衝撃加熱方式の装置も開発されている(非特許文献、M.Shibagaki, et al:Materials Science Forum 483−485 (2005) 609−612)。この文献に紹介されている装置では、1730℃から1000℃まで冷却するのに必要な時間は、わずか数分である。このような装置は、現在はまだ一般的ではないが、本発明を効果的に実施するにあたっては、好ましいものといえる。
熱処理温度を下げるために、いわゆるPSG(Phospho Silicate Glass)やBPSG(Boro Phospho Silicate Glass)の例に倣って、SiO2にたとえばリンやホウ素を添加することも可能である。しかし、PSGやBPSGの場合と異なり、リンやホウ素が比較的低温から揮発していく(P2O5の融点は560〜580℃程度とされているが、350℃程度から昇華しはじめる。B2O3は融点が450〜480℃、沸点が1500℃程度とされている。)ので、組成を維持するのは難しい。純粋なSiO2と同様に、ガスフローの上流側に、所望の組成を有する蒸発源を置く、急速過熱・冷却を行う等の、工夫が必要である。このような難しさにもかかわらず、リンやホウ素を添加すると、軟化温度が低下して熱膨張係数がSiCの値に近づくといった特徴のために、形成される酸化絶縁膜中のひずみが小さくなるという利点がある。
第二の方法である、非酸化性雰囲気で、酸化物中の炭素不純物をSiC半導体基板表面でのSiCのエピタキシャル成長によって消費させる具体的な方法は、当該酸化物を、Si、Siの酸化物(SiCを酸化しないものに限る)、Siの水素化物、もしくはこれらの混合物の雰囲気下で加熱する。このような加熱により、酸化物中の炭素不純物のうち、酸化物/SiC界面付近にあるもの(界面準位を形成するのは、界面付近の炭素不純物のみである)は、酸化物を拡散してきたSiとともに、SiC半導体基板上にエピタキシャル成長に消費されて取り除かれる。酸化物/SiC界面のサブオキサイドに関しては、前述の第一の方法と同様に、その組成によって、SiC、SiO2、C、COなどに分離して考えることができ、このうち、過剰なCは、酸化物中の炭素不純物と同様に、酸化物を拡散してきたSiとともに、SiC半導体基板上にエピタキシャル成長に消費されて取り除かれる。
本発明によれば、SiCが酸化されない雰囲気であるので、酸化物中に炭素不純物を再生成したり、酸化物/SiC界面にサブオキサイドを再生成したりすることなく、炭素不純物やサブオキサイドを除去することができる。
本発明にかかる第一の方法によれば、SiO2が結晶体を含まない融液状態となっていることにより、前記化学式の反応が促進されるので、炭素不純物やサブオキサイドを効果的に除去することができる。
本発明にかかる第一の方法によれば、SiO2が結晶体を含まない融液状態となっていることにより、前記化学式の反応が促進されるので、炭素不純物やサブオキサイドを効果的に除去することができる。
本発明にかかる第二の方法によれば、Siが酸化物中を拡散してくるために、炭素不純物やサブオキサイドが、強制的に消費される。さらに前記第一の方法のように、結晶体を含まない融液状態にするという異常な高温を用いる必要がない利点がある。
さらに前記第一の方法は、SiC基板の主面に対して掘り込まれた部分、またはその一部を埋めるように、SiO2を主成分とする酸化物層を形成する場合に適用すると、以下に述べる効果も有する。すなわち、酸化物層を融液から固化させるので、酸化物層には空隙があるような状態で埋め込まれていても、掘り込まれた部分に空隙を生じることなく、酸化物を埋め込むことができるので、SiO2の生成を簡略化できる。
さらに前記第一の方法は、SiC基板の主面に対して掘り込まれた部分、またはその一部を埋めるように、SiO2を主成分とする酸化物層を形成する場合に適用すると、以下に述べる効果も有する。すなわち、酸化物層を融液から固化させるので、酸化物層には空隙があるような状態で埋め込まれていても、掘り込まれた部分に空隙を生じることなく、酸化物を埋め込むことができるので、SiO2の生成を簡略化できる。
実施例1では、本発明にかかるn型SiC−MOSキャパシタの作製方法について説明する。また、SiC基板の導電型を変えれば、以下に説明する実施例と同様の方法によりp型MOSキャパシタを作製できるし、さらに、公知の方法によりドレイン、ソース電極ゲート電極等を形成すれば、容易にnチャネルまたはpチャネルのMOSFET等を作製することができる。
まず、アルミナ製のボートを用意する。ボートの上流側には、5mm厚のSiO2を堆積したSiCダミー基板(単結晶でなくてもよい)を置く。ダミー試料のガス流方向の幅は、少なくとも後述の本来処理すべきSiC基板試料の幅(直径50.8mm)よりも広く、たとえば55mm角とする。ボートの下流側には、本発明のn型SiC−MOSキャパシタを作製するためのSiC基板試料を置く。
実施例1では、本発明にかかるn型SiC−MOSキャパシタを作製するためのSiC基板試料として、直径50.8mmのn型4H−SiCの(0001)Si、(000−1)C面8度オフ基板(抵抗率0.01〜0.02Ωcm)、15mm角の(11−20)面ジャスト面基板上に、それぞれn型SiCエピタキシャル成長層(ドナー密度1×1016cm−3)を2μm程度の厚さに設け、さらに、それらの上に厚さ40〜100nmのSiO2を形成したものを用いる。このSiO2の形成方法としては、ドライ雰囲気での熱酸化、ウェット雰囲気での熱酸化、TEOS(Tetra EthylOrtho Silicate)およびO2を原料ガスとしたプラズマCVD、SiH4またはSiH2Cl2と、N2Oを原料ガスとした熱CVD(いわゆるHTO)、ならびにSiH4とO2を原料ガスとした熱CVD(いわゆるLTO)等の方法を用いることができる。なお、SiC基板試料の面方位や抵抗率・不純物密度・厚さ・大きさ、ならびにSiC基板試料上のSiO2の膜厚は例示的なものであり、必ずしもこれに限るものではない。
前記SiO2を形成したSiC基板試料を用いて本発明のn型SiC−MOSキャパシタを作製するために用いる熱処理装置は、断熱材に囲まれた円筒状の抵抗線加熱領域にアルミナ製の反応管を通したものである。反応管の材料がアルミナであって、1800℃まで昇温できるほかは、Si基板のウエハプロセスで一般的に用いられている酸化炉・拡散炉と類似のものである。ただし、大気(特に酸素)が混入しないように、反応管の両端がフランジでシールされている。前記SiC基板試料はアルミナ製ボートに載置されて反応管内に挿入される。このボートの出し入れには、アルミナ製棒を用いる。このアルミナ製棒は反応管端部の開口部に設けられたOリングによって、反応管内に大気が混入しないようにシールされている。大気圧の高純度Ar(He等ほかの不活性ガスでもよい)を、たとえば0.1slm流しながら、反応管中央の加熱部を所定の温度(1740℃)まで昇温する。この間、上記SiC基板試料を載せたアルミナ製ボートは、反応管下流の低温部(加熱部の外)で予熱しながら保持する。この際の温度は、600℃程度以下である。
反応管の加熱部が所定の温度になったら、上記ボートを加熱部に挿入し、直ちにAr流量を0.01slmに下げる。温度が高い場合、SiO2の蒸気圧が高いので、Ar流量を下げなければ、上流側に置いたSiO2がすべて蒸発してしまうからである。ボートが所定の温度付近まで上昇した後、さらに5分間保持し、SiC基板試料表面に形成されている前記SiO2を溶融状態にする。Ar流量を0.1slmに増加して、直ちにボートを低温部に引き出して急冷する。ボートを冷却する一方で、加熱部の設定温度を1140℃に下げる。加熱部が1140℃になったら、再びボートを加熱部に挿入し、1140℃で15分間保持する。この場合は、Arの流量を調整する必要はない。その後、600℃までは、5℃/分の割合で降温する。600℃になったら、ボートを反応管下流の低温部まで戻し、取り出せる温度まで自然冷却する。このようにして、本発明にかかる熱処理を施したSiC基板試料と、熱処理を施さない比較用SiC基板試料について、各SiO2上に、それぞれAlをスパッタ成膜し、ウェットエッチングによりパターニングして、MOSキャパシタを作製した。
このような熱処理を施すことにより、本発明にかかるn型SiC−MOSキャパシタのSiO2/SiC界面において、どの程度、カーボンに起因するサブオキサイドとカーボンクラスターとが除去され、界面準位が低減しているかを確認するために、前述の熱処理を施したSiC基板試料と熱処理を加えなかった比較用SiC基板試料について下記の分析を行った。
断面TEM観察とEELS(Electron Energy Loss Spectroscopy)による組成分析を行った。その結果、次のことが判明した。
ドライ酸化・ウェット酸化によるSiO2が形成されているが、前記熱処理を行わなかった比較用SiC基板試料では、SiO2/SiC界面にSiとCとOの混在する領域(サブオキサイド)、およびその付近のSiO2側に炭素の析出物が見られた。
ドライ酸化・ウェット酸化によるSiO2が形成されているが、前記熱処理を行わなかった比較用SiC基板試料では、SiO2/SiC界面にSiとCとOの混在する領域(サブオキサイド)、およびその付近のSiO2側に炭素の析出物が見られた。
TEOSを用いたSiO2が形成されているが、前記熱処理を行わなかった比較用SiC基板試料では、SiO2全体にわたって、Cの混入が見られたが、サブオキサイドは見られなかった。
さらに、HTOおよびLTOによるSiO2が形成されているが、前記熱処理を行わなかった比較用SiC基板試料では、C(炭素)の混入もサブオキサイドも確認できなかった。以上のことは、一般的にもよく知られている公知事実とほぼ同じ結果であった。
さらに、HTOおよびLTOによるSiO2が形成されているが、前記熱処理を行わなかった比較用SiC基板試料では、C(炭素)の混入もサブオキサイドも確認できなかった。以上のことは、一般的にもよく知られている公知事実とほぼ同じ結果であった。
一方、本発明にかかる1740℃での熱処理したSiC基板試料は、前述のようなSiO2自体の形成方法に関係なく、いずれの場合もC(炭素)の混入もサブオキサイドも確認できなかった。しかし、SiO2の全体から、Naや遷移金属が検出された。これは、アルミナ製ボートや反応管の使用に起因する金属不純物と思われる。比較のため、本発明にかかる熱処理方法に対して、温度についてのみ、より低温の1290℃と1440℃での熱処理に変更した本発明に含まれない方法による比較用SiC基板試料についても観察してみたが、どちらかというと、熱処理を行わなかった比較用SiC基板試料の結果と類似していた。すなわち、熱処理を行わなかった比較用SiC基板試料にCの混入やサブオキサイドが見られたものは、1290℃で熱処理を行っても、Cの混入やサブオキサイドが見られた。ただし、その量は、熱処理を行わなかったときよりも減少していた点が異なる。また、1440℃で熱処理を行ったものは、さらにCの混入やサブオキサイドが減少していた点で異なるが、さらに、部分的にSiO2の微結晶の析出も見られた点がSiO2の絶縁破壊耐性の低下につながるので、本発明にかかる製造方法には含まれない。
次に、本発明にかかるMOSキャパシタとそうではないMOSキャパシタについて、その電流電圧特性を測定する。本発明にかかり、熱処理温度を1740℃で保持してSiO2を溶融状態にしてから急冷したMOSキャパシタは、概ね、絶縁破壊電界が10〜11MV/cm程度のものが得られた。一方で、SiO2が溶融状態にはならない1440℃で保持してから急冷する熱処理温度としたMOSキャパシタは、絶縁破壊電界が5〜8MV/cm(あるいは、それ以下)と低かった。これは、前述のように微結晶の析出によると考えられる。熱処理温度がさらに低い1290℃のものでは、熱酸化膜(ドライ・ウェットともに)では絶縁破壊電界が8〜10MV/cmと高かったが、CVD法による堆積酸化膜では、堆積方法によらず、絶縁破壊電界が3〜7MV/cmと低かった。堆積酸化膜は、多くの場合、SiC半導体基板から引っ張りひずみ応力を受けているので、非酸化性雰囲気で短時間熱処理しただけでは、構造緩和が不足しており、ひずみ応力が残っているために十分な絶縁破壊耐性が得られないと思われる。
実施例1にかかる本発明の熱処理を施したMOSキャパシタについて、容量電圧特性を測定すると、熱処理温度によらず、Na等の可動イオンに起因するヒステリシスが見られた。それ以外の点では、良好な特性が得られ、Terman法から求めた界面準位密度は、Terman法の検出限界(1012cm−3程度とされている)以下であった。Na等の可動イオンのために、界面準位が中和されていると考えられる。
以上、説明したように、アルミナ製反応管を用いて熱処理した場合には、アルミナに起因する金属不純物のために良くない界面準位が中和された結果、良好な界面準位になるとも思われるので、本発明にかかる熱処理の効果としては必ずしも言えないとも考えられる。しかし、結晶SiO2の融点以上に加熱することにより、高い絶縁破壊耐性が得られることは明白と言える。また、界面構造では、前述の分析結果から、カーボンクラスターやサブオキサイドが除去されているのは明らかである。
実施例2でも、本発明にかかるn型SiC−MOSキャパシタの作製方法について説明する。前記実施例1と同様に、SiC基板の導電型を変えれば、p型MOSキャパシタやnチャネルまたはpチャネルのMOSFET等も作製できることは言うまでもない。以下の説明では、実施例1との違いを中心に説明する。
実施例2では、熱処理装置として、シリカガラス製二重管を用い、内側と外側の管の間には、冷却水を流す構造の装置を用いる。本発明にかかるSiO2を形成したSiC基板試料とダミー基板は、多結晶SiCでコートした高純度グラファイトサセプタの上に設置される。このサセプタは直接シリカガラス製二重管に接触しないように、高純度多孔質グラファイト製の厚いフェルトを介して、シリカガラス製のサセプタホルダにセットされる。このサセプタホルダは、前記二重管の、内側の管の中に設置される。この熱処理装置では、高温加熱されたグラファイトサセプタは、このサセプタが前記二重管に直接接触すると水蒸気爆発する危険性があるので、前記グラファイト製フェルトを介してシリカガラス製サセプタホルダにセットされるのである。グラファイトサセプタへの加熱は、大気圧の高純度Ar(He等ほかの不活性ガスでもよい)中で、前記二重管に巻きつけたコイルに高周波を印加することによる誘導加熱により行う。このグラファイトサセプタは熱容量が充分に小さいので、高周波電力が十分大きければ、急速昇降温が可能である。幅・長さ数cm、厚さ1cm程度のグラファイトサセプタに対して、高周波電力が30kWもあれば、適切な周波数を選べば、常温から1750℃まで3分以内に昇温できる。降温も、1750℃から1140℃まで、3分以内とすることができる点が特徴である。熱処理プロファイルとしては、所定の熱処理温度(1740℃)で5分間保持した後、高周波電力を小さくして、そのまま1140℃に設定する他は、実施例1と同様である。
実施例2では、熱処理装置として、シリカガラス製二重管を用い、内側と外側の管の間には、冷却水を流す構造の装置を用いる。本発明にかかるSiO2を形成したSiC基板試料とダミー基板は、多結晶SiCでコートした高純度グラファイトサセプタの上に設置される。このサセプタは直接シリカガラス製二重管に接触しないように、高純度多孔質グラファイト製の厚いフェルトを介して、シリカガラス製のサセプタホルダにセットされる。このサセプタホルダは、前記二重管の、内側の管の中に設置される。この熱処理装置では、高温加熱されたグラファイトサセプタは、このサセプタが前記二重管に直接接触すると水蒸気爆発する危険性があるので、前記グラファイト製フェルトを介してシリカガラス製サセプタホルダにセットされるのである。グラファイトサセプタへの加熱は、大気圧の高純度Ar(He等ほかの不活性ガスでもよい)中で、前記二重管に巻きつけたコイルに高周波を印加することによる誘導加熱により行う。このグラファイトサセプタは熱容量が充分に小さいので、高周波電力が十分大きければ、急速昇降温が可能である。幅・長さ数cm、厚さ1cm程度のグラファイトサセプタに対して、高周波電力が30kWもあれば、適切な周波数を選べば、常温から1750℃まで3分以内に昇温できる。降温も、1750℃から1140℃まで、3分以内とすることができる点が特徴である。熱処理プロファイルとしては、所定の熱処理温度(1740℃)で5分間保持した後、高周波電力を小さくして、そのまま1140℃に設定する他は、実施例1と同様である。
この実施例2の方法による本発明にかかる熱処理を施したSiC基板試料のSiO2は、組成分析において、Naその他金属不純物が検出されないこと以外は、実施例1と同様であった。電流電圧特性は、実施例1と大差なかった。
一方、実施例2にかかる熱処理を施したMOSキャパシタについての容量電圧特性では、実施例2にかかる高温熱処理装置による効果が明確に見られた。実施例1で見られたようなNa混入によるヒステリシスはほとんど見られず、あるとしても、電子トラップに起因するヒステリシス(Naなどの可動イオンによるものとは方向が逆)であった。Terman法よりも高精度の、Hi−Lo法により求めた界面準位密度は、熱処理温度が1290℃、1440℃、1740℃と上がるにつれて、減少する傾向であった。熱処理温度が1740℃においては、導電帯下0.1〜0.6eVにおける界面準位密度は、2×1011cm―2/eV以下であり、特に0.2〜0.6eVにおいては、1×1011cm−2/eV以下であった。これらの値は、通常の熱酸化膜で報告されている界面準位よりも、2桁近く小さい。
一方、実施例2にかかる熱処理を施したMOSキャパシタについての容量電圧特性では、実施例2にかかる高温熱処理装置による効果が明確に見られた。実施例1で見られたようなNa混入によるヒステリシスはほとんど見られず、あるとしても、電子トラップに起因するヒステリシス(Naなどの可動イオンによるものとは方向が逆)であった。Terman法よりも高精度の、Hi−Lo法により求めた界面準位密度は、熱処理温度が1290℃、1440℃、1740℃と上がるにつれて、減少する傾向であった。熱処理温度が1740℃においては、導電帯下0.1〜0.6eVにおける界面準位密度は、2×1011cm―2/eV以下であり、特に0.2〜0.6eVにおいては、1×1011cm−2/eV以下であった。これらの値は、通常の熱酸化膜で報告されている界面準位よりも、2桁近く小さい。
実施例2によれば、Naその他金属不純物がSiO2中にもたされることがない状況下で、SiO2を融液状態から固化させることができるので、Naその他可動イオンによらず、界面準位密度を低減させることができる点が優れている。また、そのSiO2の絶縁破壊耐性も高いことが判明した。
実施例3では、本発明にかかるn型SiC−MOSキャパシタの作製方法について説明する。前記実施例1、2と同様に、p型MOSキャパシタやnチャネルまたはpチャネルのMOSFET等も作製できる。また、実施例3では、実施例1、2との違いを中心に説明する。
実施例3で用いる熱処理装置は、SiCエピタキシャル成長装置のシリカガラス製反応管の中に、内部をくりぬいた高純度グラファイト製断熱材を置き、その中に多結晶SiCコートした高純度グラファイトサセプタを設置して、本発明にかかるSiO2用熱処理装置としたものである。このグラファイトサセプタは水平に溝が切られており、その溝に沿って、多結晶SiCの基板が設置されている。この多結晶SiC基板の上に、本発明にかかるSiC基板試料とダミー基板(ダミー基板が上流側)が設置される。前記グラファイトサセプタは、熱容量が大きい断熱材に囲まれているので、簡単には温度が下がらない。そこで、多結晶SiC基板だけを、たとえばアルミナ製のトング(ピンセットの巨大なもの)で引き出す。多結晶SiC基板の熱容量はグラファイトサセプタの熱容量に比べて極めて小さいので、急冷される。実施例3の熱処理プロファイルは、実施例1と同様である。
実施例3で用いる熱処理装置は、SiCエピタキシャル成長装置のシリカガラス製反応管の中に、内部をくりぬいた高純度グラファイト製断熱材を置き、その中に多結晶SiCコートした高純度グラファイトサセプタを設置して、本発明にかかるSiO2用熱処理装置としたものである。このグラファイトサセプタは水平に溝が切られており、その溝に沿って、多結晶SiCの基板が設置されている。この多結晶SiC基板の上に、本発明にかかるSiC基板試料とダミー基板(ダミー基板が上流側)が設置される。前記グラファイトサセプタは、熱容量が大きい断熱材に囲まれているので、簡単には温度が下がらない。そこで、多結晶SiC基板だけを、たとえばアルミナ製のトング(ピンセットの巨大なもの)で引き出す。多結晶SiC基板の熱容量はグラファイトサセプタの熱容量に比べて極めて小さいので、急冷される。実施例3の熱処理プロファイルは、実施例1と同様である。
実施例1と同様の熱処理プロファイル(大気圧の高純度Ar(He等ほかの不活性ガスでもよい)のような非酸化性雰囲気で)を施したSiC−MOSキャパシタの、組成、電流電圧特性、容量電圧特性は、実施例2とほぼ同等であった。
実施例3の熱処理では、Naその他金属不純物がSiO2中にもたされることがない状況下で、SiO2を融液状態から固化させることができるので、Naその他可動イオンによらず、界面準位密度を低減させることができる。また、そのSiO2の絶縁破壊耐性も高い。また、実施例2に比べて、水蒸気爆発する危険がなく、多数の試料を同時処理できる実用性の高い熱処置装置であることが特徴である。
実施例3の熱処理では、Naその他金属不純物がSiO2中にもたされることがない状況下で、SiO2を融液状態から固化させることができるので、Naその他可動イオンによらず、界面準位密度を低減させることができる。また、そのSiO2の絶縁破壊耐性も高い。また、実施例2に比べて、水蒸気爆発する危険がなく、多数の試料を同時処理できる実用性の高い熱処置装置であることが特徴である。
実施例4では本発明にかかるn型SiC−MOSキャパシタの作製方法について説明する。前記実施例1〜3と同様に、p型MOSキャパシタやnチャネルまたはpチャネルのMOSFET等も作製できる。実施例4では、前記実施例1〜3との違いを中心に説明する。前記実施例1〜3では、SiC基板試料はいずれの場合でも融液状態に昇温され、急冷される熱処理プロファイルを有するが、実施例4では、融液状態より低い温度に昇温され、急冷されるところが大きく異なる。この点について、以下詳細に説明する。
実施例4では、実施例3と同様の熱処理装置を用いる。実施例3との違いは、熱処理時に非酸化性雰囲気ガスとしてArとともに、SiH4を流すことである。SiH4流量が大きすぎると、温度によって、多結晶Siが堆積するか、液体状のSiが付着するかのいずれか(まとめて、Siが付着するという)となるが、致命的な問題ではない。なぜならば、Siが付着した場合は、イオン照射を起こすことなくフッ素ラジカルを生成する中圧プラズマを用いて選択的に除去することができるし、形成したSiO2をMOSFET等のゲート絶縁膜として用いる場合には、ゲートポリシリコンとして流用することができるからである。実施例3と同様に、ダミー基板は試料よりも上流に置かれる。
実施例4では、実施例3と同様の熱処理装置を用いて、SiC基板試料を、たとえば、Arを0.1slmとSiH4を0.1〜1.0slmを流しながら、1440℃まで昇温する。1440℃で所定時間保持後、一旦SiC基板試料を低温部に引き出して急冷した後、1140℃に設定しなおした加熱部に再挿入して徐冷する。1140℃の徐冷温度での15分保持以降の処理は実施例1と同様である。
実施例4の熱処理温度の上限は1450℃である。1450℃を超えるとSiO2の蒸気圧が大きくなりすぎるので好ましくないからである。熱処理温度の下限は1250℃である。1250℃未満では、SiO2中のSiの拡散速度が小さくなり、効率的な面から実用性が無いからである。
実施例4では、1440℃で熱処理を行ったSiC基板試料でも、SiO2の形成方法に関係なく、C(炭素)の混入もサブオキサイドも、さらに実施例1で説明したようなSiO2の微結晶の発生も確認できなかった。また、同じ処理温度での界面準位密度を実施例3と比較すると、前記1440℃を1290℃に変更した熱処理としたSiC基板試料も含めて、実施例4による方が、界面準位密度が小さかった。換言すれば、実施例3の場合の1740℃のように高温にしなくても、界面準位密度を低減できることが特徴である。
実施例4では、1440℃で熱処理を行ったSiC基板試料でも、SiO2の形成方法に関係なく、C(炭素)の混入もサブオキサイドも、さらに実施例1で説明したようなSiO2の微結晶の発生も確認できなかった。また、同じ処理温度での界面準位密度を実施例3と比較すると、前記1440℃を1290℃に変更した熱処理としたSiC基板試料も含めて、実施例4による方が、界面準位密度が小さかった。換言すれば、実施例3の場合の1740℃のように高温にしなくても、界面準位密度を低減できることが特徴である。
実施例4ではシリコン生成気体としてシランガスを用いたが、その他のシリコン水素化物気体などを用いることもできる。その他のシリコン生成気体としてはSiCを酸化しないものであれば、Siの蒸発気体、SiCを酸化しないSi酸化物気体などを用いることができる。
実施例4によれば、SiO2中をSiが拡散してくるので、界面準位密度を高めるようなSiO2の微結晶の発生がなく、拡散Siが炭素不純物やサブオキサイドと反応して除去される結果、界面準位密度が小さくなると考えられる。また、前記実施例1〜3と比べて、1740℃のような異常な高温を用いなくても界面準位密度を低減できる利点がある。
実施例4によれば、SiO2中をSiが拡散してくるので、界面準位密度を高めるようなSiO2の微結晶の発生がなく、拡散Siが炭素不純物やサブオキサイドと反応して除去される結果、界面準位密度が小さくなると考えられる。また、前記実施例1〜3と比べて、1740℃のような異常な高温を用いなくても界面準位密度を低減できる利点がある。
実施例5では、図1に要部断面図を示すnチャネル横型MOSFETについて説明する。SiC基板1上に、p型ボディー領域2がSiCエピタキシャル成長により形成され、その表面の一部にn+型ソースコンタクト領域3とp+型ボディーコンタクト領域4が隣接して設けられ、これらにソース電極8がオーミック接触している。p型ボディー領域2の表面層で、前記n+型ソースコンタクト領域3に対してMOSチャネル10を介して対向する位置には、n+型ドレインコンタクト領域5が設けられる。この、n+型ドレインコンタクト領域5にドレイン電極9がオーミック接触している。n+型ソースコンタクト領域3とn+型ドレインコンタクト領域5の間のコンダクタンスは、MOSチャネル10によって制御される。p型ボディー領域2の表面で、MOSチャネル10が形成されることになる部分の表面には、ゲート酸化膜6を介して、ゲート電極7が設けられる。
このnチャネル横型MOSFETの製造方法を説明する。4H−SiCの(0001)Siおよび(000−1)C面8度オフ基板ならびに(11−20)面ジャスト面基板を用意する。基板の伝導型と抵抗率は適宜選択することができる。この上に、たとえばアクセプタ密度2×1017cm−3のp型SiC層を、厚さ2μm、エピタキシャル成長により形成する。次に、適当なマスク材料として、たとえば1.5μm厚さの堆積SiO2をパターニングして、n+型ソースコンタクト領域3とn+型ドレインコンタクト領域5のために、表面から深さ、たとえば0.2μmまでの範囲に、平均密度1×1021cm−3のボックスプロファイルとなるように、SiC基板試料をたとえば800℃に加熱した上で、リンをイオン注入する。同様に、適当なマスク材料をパターニングして、p+ボディーコンタクト領域4のために、表面から深さ、たとえば0.2μmまでの範囲に、平均密度1×1021cm−3のボックスプロファイルとなるように、SiC基板試料をたとえば500℃に加熱した上で、アルミニウムをイオン注入する。マスク材料を除去した後、1800℃のAr雰囲気中で活性化のためのアニールを行って、n+ソースコンタクト領域3、p+ボディーコンタクト領域4、n+ドレインコンタクト領域5を形成する。p型エピタキシャル成長層のうち、イオン注入されなかった部分は、p型ボディー領域2となる。この際、好ましくは、p型ボディー領域2の表面をカーボンでキャップをしておくと、表面が荒れるのを防止できてよい。
次に、前記実施例2〜4に記載のいずれかのSiO2の形成方法および本発明の熱処理方法を用いてゲート酸化膜6を形成する。ゲート酸化膜6の厚さは、80nm程度にそろえた。続いて、リンを高濃度にドープしたポリシリコンを堆積し(アンドープポリシリコンを堆積してからリンをドライブインしてもよい)、エッチバックしてゲート電極7を形成する。前記実施例4に記載の方法によりゲート酸化膜6を形成する場合、最初からポリシリコンが堆積している時は、そのポリシリコンを流用してゲート電極7を形成してもよい。ゲート酸化膜6の所定の部分をエッチングして、開口部にNiをスパッタ成膜してパターニングして、ソース電極8とドレイン電極9とする。その後、Ar雰囲気中で1000℃に加熱して、オーミック接触を得る。なお、上記の面方位(オフ角を含む)、ドーピング密度、膜厚・注入深さ等は、例示的なものにすぎない。
作製した図1に示すnチャネル横型MOSFETのチャネル移動度は、SiO2を1740℃で熱処理したもので、200〜300cm2/Vsの値が得られた。従来の方法によりゲート酸化膜を形成した場合には、面方位にもよるが、1〜140cm2/Vs程度であった(Na等の金属不純物が含まれているものを除く)から、実施例5によれば、高いチャネル移動度が得られることが分かる。実施例5では、界面準位の原因となる炭素不純物やサブオキサイドが除去されているから、高いチャネル移動度が得られるのだと思われる。この実施例5では、プレーナゲート横型MOSFETとしたが、トレンチゲート横型MOSFETとしてもよい。
実施例6は、図2に要部断面図を示したnチャネル縦型MOSFETである。高濃度のn型4H−SiCを主表面とする基板11上に、高濃度のn型フィールドストッピング層12、低濃度のn型ドリフト層13が順次形成されている。n型ドリフト層13の一部には、p型ボディー領域14が形成されており、主表面のうち、n型ドリフト層13が半導体表面に現れているのは、JFET領域17の部分だけである。p型ボディー領域14の一部には、高濃度のn+型ソースコンタクト領域15と高濃度のp型ボディーコンタクト領域16が隣接して設けられ、これらにソース電極23がオーミック接触している。基板11の反対側の主面には、ドレイン電極22がオーミック接触している。n+型ソースコンタクト領域15とドレイン電極22の間のコンダクタンスは、MOSチャネル20によって制御される。p型ボディー領域14のうち、少なくともMOSチャネル20を生成すべき部分の表面には、ゲート酸化膜18を介して、ゲート電極19が設けられる。実際には、高耐圧を実現するため、デバイス端部に周知の電界緩和構造(図示せず)が施されているが、本発明には直接関係しないことであるので、その電界緩和機構の詳細な説明は省略する。
このnチャネル縦型MOSFETの製造方法を以下説明する。4H−SiC(0001)Siおよび(000−1)C面8度オフ基板11を用意する。これらの基板11に、エピタキシャル成長により、n型フィールドストッピング層12(ドナー密度0.5〜10×1017cm−3)を約2μm、n型ドリフト層13(ドナー密度約1.3×1016cm−3)を約8.9μm、この順に成膜する。次に、n型ドリフト層13の表面に適当なマスク材料を適切にパターニングして用い、p型ボディー領域14を形成するために、表面からたとえば1.9μmまでの深さの範囲に、平均密度2×1017cm−3のボックスプロファイルとなるように、SiC基板11をたとえば500℃に加熱した上で、アルミニウムをイオン注入する。半導体表面でのアルミニウム密度が同じであれば、ボックスプロファイルに代えて、深さ方向に向かってアルミニウム密度が増加するようにしてもよい。
続いて、n型ドリフト層13の表面に適当なマスク材料を適切にパターニングして用い、n+型ソースコンタクト領域15の形成のために、表面から0.4μmまでの深さの範囲に、平均密度1×1021cm−3のボックスプロファイルとなるように、SiC基板11をたとえば800℃に加熱した上で、リンをイオン注入する。同様に、適当なマスク材料を適切にパターニングして用い、p+型ボディーコンタクト領域16の形成のために、表面から0.4μmまでの範囲に、平均密度1×1021cm−3のボックスプロファイルとなるように、試料をたとえば500℃に加熱した上で、アルミニウムをイオン注入する。マスク材料を除去した後、1800℃のAr雰囲気中で活性化アニールを行って、p型ボディー領域14、n+型ソースコンタクト領域15、p+型ボディーコンタクト領域16を形成する。この際、好ましくは、カーボンでキャップをしておくと、表面が荒れるのを防止できてよい。
次に、ゲート酸化膜18の所定の部分をエッチングして、開口部にNiをスパッタ成膜してパターニングして、ソース電極23とする。基板11の反対側の主面にも、酸化膜を除去した上で、Niをスパッタ成膜してドレイン電極22とする。その後、Ar雰囲気中で1000℃に加熱して、オーミック接触を得る。なお、上記の面方位(オフ角を含む)、ドーピング密度、膜厚・注入深さ等は、例示的なものにすぎない。実施例6での設計耐圧は、1.2kVである。
作製した縦型MOSFETのオン抵抗は8.8〜9.0mΩcm2であった。同一ウエハ内にMOSFETとともに同時に作製した評価用のTEG(Test Element Group)から求めたMOSチャネル部20以外の抵抗が8.5mΩcm2程度であったから、MOSFETのオン抵抗は8.8〜9.0mΩcm2から差し引いたチャネル抵抗は0.3〜0.5mΩcm2となり、全体のオン抵抗に対するチャネル抵抗成分の比率は5%程度まで低減できていることが分かる。
従来、SiC製の縦型MOSFETにおいては、チャネル抵抗成分がオン抵抗の30〜50%を占めていたから、本発明にかかる実施例6によれば、チャネル抵抗比率が大きく低減できている。
以上のように、実施例6によれば、界面準位の原因となる炭素不純物やサブオキサイドが除去されているから、チャネル移動度が高くなり、チャネル抵抗が小さくなり、全体としてオン抵抗が小さくすることができる。
以上のように、実施例6によれば、界面準位の原因となる炭素不純物やサブオキサイドが除去されているから、チャネル移動度が高くなり、チャネル抵抗が小さくなり、全体としてオン抵抗が小さくすることができる。
実施例7では、図3に要部断面図を示すnチャネルトレンチMOSFETについて説明する。高濃度のn型SiC面を主表面とする基板31上に、高濃度のn+型フィールドストッピング層32、低濃度のn型ドリフト層33、n型電流広がり層34、p型ボディー領域35、高濃度のn+型ソースコンタクト領域36、高濃度のp型ボディコンタクト領域37が順次形成されている。n+型ソースコンタクト領域36の表面から、p型ボディー領域35とn型電流広がり層34とn型ドリフト層33を貫いて、n+型フィールドストッピング層32にまで達するトレンチ38が形成されている。トレンチ38の壁面のうち、p型ボディー領域35およびp型ボディー領域35に隣接するn+型ソースコンタクト領域36とn型電流広がり層34の一部に接する部分には、ゲート酸化膜39を介して、ゲート電極40が設けられている。トレンチ38のうち、ゲート電極40より下方は、SiO2を主成分とする埋め込み絶縁物47によって満たされている。トレンチ38のうち、ゲート電極40より上方ならびにn+型ソースコンタクト領域36の表面の一部には、層間絶縁膜44が接するように形成されている。
n+型ソースコンタクト領域36の、基板面に沿った方向の表面にはソース電極46がオーミック接触されるように形成されている。このソース電極46は、前記層間絶縁膜44の上を覆って、隣接するセルのn+型ソースコンタクト領域36と接している。ソース電極46のうち一部は、高濃度のp+型ボディーコンタクト領域37と接しており、p+型ボディーコンタクト領域37はp型ボディー領域35に食い込んでいる。基板31の裏面には、ドレイン電極45がオーミック接触している。さらに、実際のデバイスでは、デバイス端部に図示しない電界緩和構造が施されているが、本発明の理解のためには必ずしも必要ではないので、その説明を省略する。前述の図3に示すトレンチ縦型MOSFETの製造方法について以下、詳細に説明する。
(0001)Si8度オフ面を主面とするn型の4H−SiC基板31、または(000−1)C8度オフ面を主面とするn型4H−SiC基板(以降、基板と略す)を用意する。基板の実効ドナー密度は、1×1018cm−3台である。基板の厚みは、400μm前後である。
エピタキシャル成長法により、基板31の上にn型フィールドストッピング層32、n型ドリフト層33、n型電流広がり層34、p型ボディー層35およびn+型ソースコンタクト層をこの順に成膜する。
エピタキシャル成長法により、基板31の上にn型フィールドストッピング層32、n型ドリフト層33、n型電流広がり層34、p型ボディー層35およびn+型ソースコンタクト層をこの順に成膜する。
上記エピタキシャル成長工程の次に、TEOSとO2を原料ガスとするプラズマCVD法によりソースコンタクト層側の表面に約2μmの厚さのSiO2を堆積し、フォトリソグラフィ工程とプラズマエッチングによりイオン注入用SiO2マスクを形成する。1000℃〜1200℃のウェット雰囲気で、所定の時間、たとえば30分間の熱酸化を行い、厚さ約10μmのスクリーン酸化膜を形成する。
この基板試料を500℃に加熱し、表面から0.4μmまでの深さに、平均密度が1.5×1021cm−3のボックスプロファイルとなるように、アルミニウムをイオン注入する。再びフォトレジストを塗布し、これをArフロー中で約800℃に加熱して炭化することによって、カーボンキャップとする。この状態で、Arフロー中で約1800℃で5分間保持することによって、イオン注入により導入されたアルミニウムを活性化する。O2フロー中で約800℃で1時間保持して、カーボンキャップを除去する。
ここまでの工程により、ソースコンタクト層の一部にボディーコンタクト領域37が形成される。ソースコンタクト層の残りの部分は、ソースコンタクト領域36となる。
プラズマCVD法によりボディーコンタクト領域37側の表面に約3.7μmの厚さのSiO2を堆積後、フォトリソグラフィ工程とプラズマエッチングによってSiO2のトレンチ形成用マスクパターンを形成する。SF6とO2を反応性ガスとするICPプラズマエッチング(RIE)によりフィールドストッピング層34に達するトレンチ38を形成する。SiCのエッチング速度とSiO2のエッチング速度の比(選択比)は最大で2.3程度になるので、約3.7μmの厚さのSiO2をマスクとすれば、深さが8μm弱のフィールドストッピング層に達するトレンチ38を容易に形成できる。約40nmの厚さの犠牲酸化膜を形成し、続いて除去することにより、トレンチ内表面を正常化する。
プラズマCVD法によりボディーコンタクト領域37側の表面に約3.7μmの厚さのSiO2を堆積後、フォトリソグラフィ工程とプラズマエッチングによってSiO2のトレンチ形成用マスクパターンを形成する。SF6とO2を反応性ガスとするICPプラズマエッチング(RIE)によりフィールドストッピング層34に達するトレンチ38を形成する。SiCのエッチング速度とSiO2のエッチング速度の比(選択比)は最大で2.3程度になるので、約3.7μmの厚さのSiO2をマスクとすれば、深さが8μm弱のフィールドストッピング層に達するトレンチ38を容易に形成できる。約40nmの厚さの犠牲酸化膜を形成し、続いて除去することにより、トレンチ内表面を正常化する。
トレンチ38にSiO2またはSiO2を主成分とする絶縁物を埋め込む。SiO2の埋め込まれた後に、SiO2は昇温されて溶融状態にされて緻密化されるので、SiO2の形成段階では、SiO2の総体積がトレンチ38の総体積よりも大きければよいのであって、トレンチ38内に均一にまたは緻密に堆積される必要もないので、簡略化した堆積方法を採用することができる。
次に、前記実施例2または3に記載の熱処理方法によって、堆積したSiO2を1740℃まで加熱する。このときに、SiO2は、融液状態となるので、トレンチ38内部に流れ込む。温度が下がると、SiO2は固化するので、トレンチ38が均一に埋められる。次に、SiC主表面をエッチストップ面とした研磨により、平坦化を行う。研磨剤として、シリカを用いるとSiO2は削りられるが、SiCはシリカよりはるかに硬いので、ほとんど削られない。ただし、研磨により温度が上がってくると、SiC表面が酸化されて削られることになるから、あまり温度が上がらないように注意する必要がある。
SiC表面上に残っているSiO2が十分平坦であって、その膜厚が何らかの検出方法(エリプソメトリ等で)で分かっているならば、研磨しなくても、CHF3等を用いてRIE(Reactive Ion Etching)法によりSiO2を削ってもよい。最後に、SiO2を所定の深さまでエッチバックして、トレンチ38に埋め込んだ絶縁物47を完成させる。このためには、CHF3を反応性ガスとして、プラズマエッチングすればよい。SiO2とSiCの選択比は40以上となる条件も存在するので、主表面にSiCが露出していても差し支えない。ただし、SiCの表面ではCHF3は重合膜を形成する場合もあるので、後からO2プラズマにより除去する必要がある場合もある。
TEOSとO2を原料ガスとするプラズマCVD法によりトレンチの側壁面に、約100nmの厚さのSiO2を形成する。1300℃の10%N2希釈N2Oで1時間の高温処理を行い、トレンチ側壁面のSiO2をゲート酸化膜39とする。
1300℃での高温熱処理は、ゲート絶縁膜だけでなく、トレンチに埋め込まれたSiO2、すなわち埋め込み絶縁物や、ゲート酸化膜の堆積前に主面上に残っていたSiO2についても、耐圧が向上し、界面特性が向上する効果をもたらすので、好ましい。
1300℃での高温熱処理は、ゲート絶縁膜だけでなく、トレンチに埋め込まれたSiO2、すなわち埋め込み絶縁物や、ゲート酸化膜の堆積前に主面上に残っていたSiO2についても、耐圧が向上し、界面特性が向上する効果をもたらすので、好ましい。
これ以降の工程は、SiCに対するコンタクトがNiであることと、1000℃程度の高温アニールを行うことを除いて、SiのトレンチMOSFETの作製プロセスとほとんど同じである。上記ゲート酸化膜形成工程の次に、高濃度のリンを含むポリシリコンを堆積してトレンチ38を埋める。そのポリシリコンを所定の深さまでエッチバックして、ゲート電極40を形成する。層間絶縁膜44を堆積し、コンタクトホールを形成し、スパッタにより層間絶縁膜上と裏面とにNiを成膜し、ソース電極46、ドレイン電極45を形成する。ゲートパッドおよびソース電極上にAl膜を形成するとトレンチMOSFETが完成する。
このようにして作製したトレンチMOSFETは、平均耐圧をやや向上させることができた。これは、トレンチ38の側壁面内でのSiO2/SiCの界面準位が減少したために、トレンチ38に埋め込んだ絶縁物47が見かけ上有している負の固定電荷が減少したことによると考えられる。
以上のように、実施例7によれば、トレンチ38の側壁面内におけるSiO2/SiCの界面準位が減少するので、耐圧が向上する。また、トレンチ38に絶縁物47を埋め込む工程が簡略化される。
以上のように、実施例7によれば、トレンチ38の側壁面内におけるSiO2/SiCの界面準位が減少するので、耐圧が向上する。また、トレンチ38に絶縁物47を埋め込む工程が簡略化される。
1、11、31 SiC基板
2、14、35 p型ボディー領域
3、15,36 n+型ソースコンタクト領域
4、16、37 p+型ボディー領域
5、 n+型ドレインコンタクト領域
6、18、39 ゲート酸化膜
7、19、40 ゲート電極
8、23、46 ソース電極
9、22,45 ドレイン電極
10、20、41 MOSチャネル
12、32 n+型フィールドストッピング層
13、33 n型ドリフト層
17、 JFET領域
21、44 層間絶縁膜
34、 n型電流拡がり層
38、 トレンチ
47、 埋め込み絶縁物。
2、14、35 p型ボディー領域
3、15,36 n+型ソースコンタクト領域
4、16、37 p+型ボディー領域
5、 n+型ドレインコンタクト領域
6、18、39 ゲート酸化膜
7、19、40 ゲート電極
8、23、46 ソース電極
9、22,45 ドレイン電極
10、20、41 MOSチャネル
12、32 n+型フィールドストッピング層
13、33 n型ドリフト層
17、 JFET領域
21、44 層間絶縁膜
34、 n型電流拡がり層
38、 トレンチ
47、 埋め込み絶縁物。
Claims (11)
- 炭化珪素半導体基板表面にシリコン酸化物を主成分とする酸化物層を形成する工程を含む炭化珪素半導体装置の製造方法において、前記工程が、前記炭化珪素半導体基板表面にシリコン酸化物を形成した後に、非酸化性雰囲気中で前記シリコン酸化物を結晶体を含まない融液状態にする温度に昇温した後、徐冷温度以下に急冷してシリコン酸化物を主成分とする酸化物層を形成する工程であることを特徴とする炭化珪素半導体装置の製造方法。
- 前記シリコン酸化物を結晶体を含まない融液状態にする温度が1730℃以上であり、徐冷温度がアモルファス状態のSiO2中にSiO2の結晶が実質的に生成されない温度であることを特徴とする請求項1記載の炭化珪素半導体装置の製造方法。
- 徐冷温度が1140℃であることを特徴とする請求項2記載の炭化珪素半導体装置の製造方法。
- 炭化珪素半導体基板表面に、シリコン酸化物を主成分とする酸化物層を形成する工程を含む炭化珪素半導体装置の製造方法において、前記工程が、前記炭化珪素半導体基板表面にシリコン酸化物を形成した後に、非酸化性雰囲気中で気体シリコンの供給の下で、前記シリコン酸化物を、1250℃乃至1450℃に加熱した後、1140℃以下に急冷してシリコン酸化物を主成分とする酸化物層を形成する工程であることを特徴とする炭化珪素半導体装置の製造方法。
- 前記気体シリコンがシリコン水素化物により生成されることを特徴とする請求項4記載の炭化珪素半導体装置の製造方法。
- 前記シリコン水素化物がシランであることを特徴とする請求項5記載の炭化珪素半導体装置の製造方法。
- 炭化珪素半導体基板表面に、請求項1乃至6のいずれか一項に記載のシリコン酸化物を主成分とする酸化物層を介して金属電極を備える構造を有することを特徴とする炭化珪素半導体装置。
- 炭化珪素半導体基板の一方の主面に、MOSFETのすべての金属電極とMOSゲート構造とを備えることを特徴とする請求項7記載の炭化珪素半導体装置。
- 炭化珪素半導体基板の一方の主面から他方の主面にかけて電流経路を有するように両主面にそれぞれ金属電極を有し、いずれか一方の主面にMOSゲート構造を備えることを特徴とする請求項7記載の炭化珪素半導体装置。
- MOSゲート構造がトレンチMOSゲート構造であることを特徴とする請求項8または9記載の炭化珪素半導体装置。
- 炭化珪素半導体基板の一方の主面にトレンチMOSゲート構造を備え、トレンチMOSゲート構造のトレンチ内の酸化物層が請求項1乃至3のいずれか一項に記載のシリコン酸化膜を主成分とする酸化物層であることを特徴とする炭化珪素半導体装置。
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Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009176804A (ja) * | 2008-01-22 | 2009-08-06 | Nippon Steel Corp | 電力変換素子 |
JP2011507247A (ja) * | 2007-12-11 | 2011-03-03 | セントロターム・サーマル・ソルーションズ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング・ウント・コンパニー・コマンデイトゲゼルシヤフト | SiCウエハのアニール方法及び装置 |
WO2011074237A1 (ja) * | 2009-12-16 | 2011-06-23 | 国立大学法人奈良先端科学技術大学院大学 | SiC半導体素子およびその作製方法 |
US20110310645A1 (en) * | 2010-06-21 | 2011-12-22 | Mitsubishi Electric Corporation | Semiconductor device and snubber device |
JP2012054505A (ja) * | 2010-09-03 | 2012-03-15 | Mitsubishi Electric Corp | 炭化珪素半導体装置およびその製造方法 |
JP2013153180A (ja) * | 2013-03-06 | 2013-08-08 | Fuji Electric Co Ltd | 炭化珪素半導体装置の製造方法 |
JP2013175593A (ja) * | 2012-02-24 | 2013-09-05 | Rohm Co Ltd | 半導体装置およびその製造方法 |
JP2013232563A (ja) * | 2012-04-27 | 2013-11-14 | National Institute Of Advanced Industrial & Technology | 炭化珪素半導体装置の製造方法 |
JP2015065288A (ja) * | 2013-09-25 | 2015-04-09 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
WO2015068475A1 (ja) * | 2013-11-08 | 2015-05-14 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
JP2016157976A (ja) * | 2016-05-02 | 2016-09-01 | ローム株式会社 | 半導体装置 |
JP2020145483A (ja) * | 2008-12-25 | 2020-09-10 | ローム株式会社 | 半導体装置の製造方法 |
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Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080054270A1 (en) * | 2006-09-05 | 2008-03-06 | Yoshiyuki Suda | Semiconductor memory device and the production method |
JP4964672B2 (ja) * | 2007-05-23 | 2012-07-04 | 新日本製鐵株式会社 | 低抵抗率炭化珪素単結晶基板 |
JP5369464B2 (ja) | 2008-03-24 | 2013-12-18 | 富士電機株式会社 | 炭化珪素mos型半導体装置 |
US8217398B2 (en) * | 2008-10-15 | 2012-07-10 | General Electric Company | Method for the formation of a gate oxide on a SiC substrate and SiC substrates and devices prepared thereby |
JP5436231B2 (ja) * | 2009-01-16 | 2014-03-05 | 昭和電工株式会社 | 半導体素子の製造方法及び半導体素子、並びに半導体装置 |
US8120074B2 (en) * | 2009-10-29 | 2012-02-21 | Infineon Technologies Austria Ag | Bipolar semiconductor device and manufacturing method |
CN102810465B (zh) * | 2011-06-02 | 2015-09-30 | 中国科学院微电子研究所 | 一种在SiC材料上生长SiO2钝化层的方法 |
JP6415356B2 (ja) * | 2015-03-04 | 2018-10-31 | 東京窯業株式会社 | 鉄溶湯用炭化珪素質耐火ブロックおよびその製造方法 |
JP6584857B2 (ja) * | 2015-08-11 | 2019-10-02 | 株式会社東芝 | 半導体装置 |
JP6602263B2 (ja) * | 2016-05-30 | 2019-11-06 | 株式会社東芝 | 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 |
JP2018186140A (ja) * | 2017-04-24 | 2018-11-22 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
-
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Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011507247A (ja) * | 2007-12-11 | 2011-03-03 | セントロターム・サーマル・ソルーションズ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング・ウント・コンパニー・コマンデイトゲゼルシヤフト | SiCウエハのアニール方法及び装置 |
JP2009176804A (ja) * | 2008-01-22 | 2009-08-06 | Nippon Steel Corp | 電力変換素子 |
JP2020145483A (ja) * | 2008-12-25 | 2020-09-10 | ローム株式会社 | 半導体装置の製造方法 |
JP7054403B2 (ja) | 2008-12-25 | 2022-04-13 | ローム株式会社 | 半導体装置の製造方法 |
JP2022088613A (ja) * | 2008-12-25 | 2022-06-14 | ローム株式会社 | 半導体装置の製造方法 |
US11804545B2 (en) | 2008-12-25 | 2023-10-31 | Rohm Co., Ltd. | Semiconductor device |
JP7381643B2 (ja) | 2008-12-25 | 2023-11-15 | ローム株式会社 | 半導体装置の製造方法 |
US8546815B2 (en) | 2009-12-16 | 2013-10-01 | National University Corporation NARA Institute of Science and Technology | SiC semiconductor element and manufacturing method for same |
JP5610492B2 (ja) * | 2009-12-16 | 2014-10-22 | 国立大学法人 奈良先端科学技術大学院大学 | SiC半導体素子およびその作製方法 |
WO2011074237A1 (ja) * | 2009-12-16 | 2011-06-23 | 国立大学法人奈良先端科学技術大学院大学 | SiC半導体素子およびその作製方法 |
US8824177B2 (en) | 2010-06-21 | 2014-09-02 | Mitsubishi Electric Corporation | Semiconductor device and snubber device having a SiC-MOSFET and a Zener diode |
JP2012005009A (ja) * | 2010-06-21 | 2012-01-05 | Mitsubishi Electric Corp | 半導体装置、スナバデバイス |
US20110310645A1 (en) * | 2010-06-21 | 2011-12-22 | Mitsubishi Electric Corporation | Semiconductor device and snubber device |
JP2012054505A (ja) * | 2010-09-03 | 2012-03-15 | Mitsubishi Electric Corp | 炭化珪素半導体装置およびその製造方法 |
JP2013175593A (ja) * | 2012-02-24 | 2013-09-05 | Rohm Co Ltd | 半導体装置およびその製造方法 |
US9368351B2 (en) | 2012-02-24 | 2016-06-14 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
JP2013232563A (ja) * | 2012-04-27 | 2013-11-14 | National Institute Of Advanced Industrial & Technology | 炭化珪素半導体装置の製造方法 |
JP2013153180A (ja) * | 2013-03-06 | 2013-08-08 | Fuji Electric Co Ltd | 炭化珪素半導体装置の製造方法 |
JP2015065288A (ja) * | 2013-09-25 | 2015-04-09 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
US10340344B2 (en) | 2013-11-08 | 2019-07-02 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing the same |
US9905653B2 (en) | 2013-11-08 | 2018-02-27 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing the same |
JP2015111645A (ja) * | 2013-11-08 | 2015-06-18 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
WO2015068475A1 (ja) * | 2013-11-08 | 2015-05-14 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
JP2016157976A (ja) * | 2016-05-02 | 2016-09-01 | ローム株式会社 | 半導体装置 |
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