JP2007286305A - 駆動回路、駆動方法、電気光学装置及び電子機器 - Google Patents
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Abstract
【課題】 表示データを含む受信信号にエラーが発生しても画質への影響を最小限に抑えることができる駆動回路、駆動方法、電気光学装置及び電子機器を提供する。
【解決手段】 受信信号のエラーを検出するインターフェース回路を介して得られる受信信号から生成される表示データに基づいて、電気光学装置を駆動するための駆動回路は、前記エラーの検出回数をカウントし、該検出回数が所与の回数連続したか否かを検出するエラー処理部と、表示データに基づいて電気光学装置のソース線を駆動するためのソース線駆動部とを含む。ソース線駆動部が、検出回数が所与の回数連続したことがエラー処理部により検出されたことを条件に、表示データにかかわらずオフ表示となるように電気光学装置の駆動制御を行う。
【選択図】 図9
【解決手段】 受信信号のエラーを検出するインターフェース回路を介して得られる受信信号から生成される表示データに基づいて、電気光学装置を駆動するための駆動回路は、前記エラーの検出回数をカウントし、該検出回数が所与の回数連続したか否かを検出するエラー処理部と、表示データに基づいて電気光学装置のソース線を駆動するためのソース線駆動部とを含む。ソース線駆動部が、検出回数が所与の回数連続したことがエラー処理部により検出されたことを条件に、表示データにかかわらずオフ表示となるように電気光学装置の駆動制御を行う。
【選択図】 図9
Description
本発明は、駆動回路、駆動方法、電気光学装置及び電子機器に関する。
近年、液晶パネルに代表される表示パネル(広義には電気光学装置)の高精細化と大画面化とが進み、1画面分の表示データのデータサイズが急激に増大している。更に、1ピクセル当たりの表示データのビット数も増大して表示データを伝送する信号線数が増加する傾向にあるにもかかわらず、表示パネルが搭載される電子機器の小型化の要求により、信号線数の増加が、表示パネルを実装する上での大きな課題となっている。
そこで、表示パネルを駆動する駆動回路に対して表示データを供給する場合に、該表示データを低振幅信号に変換して高速に伝送させることで、表示データのデータサイズの拡大や信号線数の増加に対応している。
例えば特許文献1には、表示装置と表示装置を駆動するディスプレイコントローラとの間で、高振幅の並列信号を低振幅の直列信号に変換した信号を伝送し、表示装置側で高振幅の並列信号に変換するインターフェースが開示されている。
特開平9−127908号公報
しかしながら、特許文献1で開示されたインターフェースであっても、周波数が高くなる程、外来ノイズの影響を受けやすくなる。その結果、受信信号が本来受信すべき信号と異なる場合が生じ、表示側において画像の劣化を招く原因ともなる。その一方で、受信信号のエラーを偶然検出したからといって、画質への影響を避けるために表示をさせないように制御してしまうと、上述のようなインターフェースを用いる場合に安定した画像表示を実現できなくなる。このように、受信信号にエラーが発生したときに、どのように対応すべきかが重要になってくる。
一方、受信信号に一旦エラーが発生した場合であっても、その後、継続して受信信号にエラーが発生し続けるとは限らない。このような場合に、画質への影響を極力抑える対処方法が望まれる。
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、表示データを含む受信信号にエラーが発生しても画質への影響を最小限に抑えることができる駆動回路、駆動方法、電気光学装置及び電子機器を提供することにある。
上記課題を解決するために本発明は、
受信信号のエラーを検出するインターフェース回路を介して得られる受信信号から生成される表示データに基づいて、電気光学装置を駆動するための駆動回路であって、
前記エラーの検出回数をカウントし、該検出回数が所与の回数連続したか否かを検出するエラー処理部と、
前記表示データに基づいて前記電気光学装置のソース線を駆動するためのソース線駆動部とを含み、
前記ソース線駆動部が、
前記検出回数が所与の回数連続したことが前記エラー処理部により検出されたことを条件に、前記表示データにかかわらずオフ表示となるように前記電気光学装置の駆動制御を行う駆動回路に関係する。
受信信号のエラーを検出するインターフェース回路を介して得られる受信信号から生成される表示データに基づいて、電気光学装置を駆動するための駆動回路であって、
前記エラーの検出回数をカウントし、該検出回数が所与の回数連続したか否かを検出するエラー処理部と、
前記表示データに基づいて前記電気光学装置のソース線を駆動するためのソース線駆動部とを含み、
前記ソース線駆動部が、
前記検出回数が所与の回数連続したことが前記エラー処理部により検出されたことを条件に、前記表示データにかかわらずオフ表示となるように前記電気光学装置の駆動制御を行う駆動回路に関係する。
本発明においては、受信信号のエラーの検出回数をカウントし、該検出回数が所与の回数連続したことが検出されたことを条件に、オフ表示を行うようにしている。これにより、受信信号のエラーを偶然検出したからといって、画質への影響を避けるために直ぐにオフ表示の制御を行うことなく、安定した画像表示を実現させることができるようになる。
また本発明に係る駆動回路では、
前記エラー処理部が、
前記受信信号の正常受信回数をカウントし、該正常受信回数が所与の回数連続したか否かを検出し、
前記ソース線駆動部が、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが前記エラー処理部により検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行うことができる。
前記エラー処理部が、
前記受信信号の正常受信回数をカウントし、該正常受信回数が所与の回数連続したか否かを検出し、
前記ソース線駆動部が、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが前記エラー処理部により検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行うことができる。
本発明においては、更に、受信信号の正常受信を偶然検出したからといって、直ぐにオン表示の制御を行うことなく、安定した正常受信を確認してからオン表示を行わせるようにしている。これにより、画質の劣化を最小限に抑えることができるようになる。
また本発明に係る駆動回路では、
前記オフ表示の期間から、前記表示データに基づく前記電気光学装置の駆動制御を行うオン表示の期間への切換タイミングは、1垂直走査期間の開始タイミングであってもよい。
前記オフ表示の期間から、前記表示データに基づく前記電気光学装置の駆動制御を行うオン表示の期間への切換タイミングは、1垂直走査期間の開始タイミングであってもよい。
また本発明に係る駆動回路では、
前記オフ表示は、
1水平走査期間の開始タイミングに同期して行われてもよい。
前記オフ表示は、
1水平走査期間の開始タイミングに同期して行われてもよい。
また本発明は、
受信信号のエラーを検出するインターフェース回路を介して得られる受信信号から生成される表示データに基づいて、電気光学装置を駆動するための駆動回路であって、
前記受信信号の正常受信回数をカウントし、該正常受信回数が所与の回数連続したか否かを検出するエラー処理部と、
前記表示データに基づいて前記電気光学装置のソース線を駆動するためのソース線駆動部とを含み、
オフ表示の期間中に前記正常受信回数が所与の回数連続したことが前記エラー処理部により検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行う駆動回路に関係する。
受信信号のエラーを検出するインターフェース回路を介して得られる受信信号から生成される表示データに基づいて、電気光学装置を駆動するための駆動回路であって、
前記受信信号の正常受信回数をカウントし、該正常受信回数が所与の回数連続したか否かを検出するエラー処理部と、
前記表示データに基づいて前記電気光学装置のソース線を駆動するためのソース線駆動部とを含み、
オフ表示の期間中に前記正常受信回数が所与の回数連続したことが前記エラー処理部により検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行う駆動回路に関係する。
本発明においては、受信信号の正常受信回数をカウントし、該正常受信回数が所与の連続回数連続したことが検出されたことを条件に、オン表示を行うようにしている。これにより、受信信号の正常受信を偶然検出したからといって、直ぐにオン表示の制御を行うことなく、安定した正常受信を確認してからオン表示を行わせることができ、画質の劣化を最小限に抑えることができるようになる。
また本発明に係る駆動回路では、
前記オフ表示の期間から、前記表示データに基づく前記電気光学装置の駆動制御を行うオン表示の期間への切換タイミングは、1垂直走査期間の開始タイミングであってもよい。
前記オフ表示の期間から、前記表示データに基づく前記電気光学装置の駆動制御を行うオン表示の期間への切換タイミングは、1垂直走査期間の開始タイミングであってもよい。
また本発明に係る駆動回路では、
前記受信信号が、シリアル信号であり、
前記エラー処理部が、
1ピクセル毎にエラーの有無をカウントして、前記検出回数又は前記正常受信回数を求めることができる。
前記受信信号が、シリアル信号であり、
前記エラー処理部が、
1ピクセル毎にエラーの有無をカウントして、前記検出回数又は前記正常受信回数を求めることができる。
また本発明に係る駆動回路では、
前記ソース線駆動部が、
各出力バッファが、前記電気光学装置の複数のソース線の各ソース線を駆動するための複数の出力バッファを含み、
前記オフ表示の期間中に所与のオフ信号が供給される各ソース線に接続される各出力バッファの出力が、ハイインピーダンス状態となるように制御されてもよい。
前記ソース線駆動部が、
各出力バッファが、前記電気光学装置の複数のソース線の各ソース線を駆動するための複数の出力バッファを含み、
前記オフ表示の期間中に所与のオフ信号が供給される各ソース線に接続される各出力バッファの出力が、ハイインピーダンス状態となるように制御されてもよい。
また本発明に係る駆動回路では、
前記ソース線駆動部が、
前記オフ表示期間中に所与のオフ信号を前記電気光学装置の複数のソース線に供給することができる。
前記ソース線駆動部が、
前記オフ表示期間中に所与のオフ信号を前記電気光学装置の複数のソース線に供給することができる。
また本発明に係る駆動回路では、
前記電気光学装置が、各画素電極が複数のゲート線の各ゲート線と複数のソース線の各ソース線とにより特定される複数の画素電極を含む場合に、
各画素電極に対向する対向電極の電圧を前記画素電極に印加するように制御することで、前記オフ表示を行うことができる。
前記電気光学装置が、各画素電極が複数のゲート線の各ゲート線と複数のソース線の各ソース線とにより特定される複数の画素電極を含む場合に、
各画素電極に対向する対向電極の電圧を前記画素電極に印加するように制御することで、前記オフ表示を行うことができる。
上記のいずれかの発明によれば、簡素な構成でオフ表示の駆動制御を実現することができる。
また本発明は、
表示データに基づいて電気光学装置を駆動するための駆動方法であって、
前記表示データを生成するための受信信号のエラーの検出回数をカウントし、
該検出回数が所与の回数連続したか否かを検出し、
前記検出回数が所与の回数連続したことが検出されない期間では、前記受信信号から得られる表示データに基づいて前記電気光学装置を駆動し、
前記検出回数が所与の回数連続したことが検出されたことを条件に、前記表示データにかかわらずオフ表示となるように前記電気光学装置の駆動制御を行う駆動方法に関係する。
表示データに基づいて電気光学装置を駆動するための駆動方法であって、
前記表示データを生成するための受信信号のエラーの検出回数をカウントし、
該検出回数が所与の回数連続したか否かを検出し、
前記検出回数が所与の回数連続したことが検出されない期間では、前記受信信号から得られる表示データに基づいて前記電気光学装置を駆動し、
前記検出回数が所与の回数連続したことが検出されたことを条件に、前記表示データにかかわらずオフ表示となるように前記電気光学装置の駆動制御を行う駆動方法に関係する。
また本発明に係る駆動方法では、
前記受信信号の正常受信回数をカウントし、
該正常受信回数が所与の回数連続したか否かを検出し、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行うことができる。
前記受信信号の正常受信回数をカウントし、
該正常受信回数が所与の回数連続したか否かを検出し、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行うことができる。
また本発明は、
表示データに基づいて電気光学装置を駆動するための駆動方法であって、
前記表示データを生成するための受信信号の正常受信回数をカウントし、
該正常受信回数が所与の回数連続したか否かを検出し、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが検出されない期間では、前記表示データにかかわらずオフ表示を継続し、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行う駆動方法に関係する。
表示データに基づいて電気光学装置を駆動するための駆動方法であって、
前記表示データを生成するための受信信号の正常受信回数をカウントし、
該正常受信回数が所与の回数連続したか否かを検出し、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが検出されない期間では、前記表示データにかかわらずオフ表示を継続し、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行う駆動方法に関係する。
また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が、前記複数のゲート線の各ゲート線と前記複数のソース線の各ソース線とにより特定される複数の画素と、
前記複数のゲート線及び前記複数のソース線のうち少なくとも前記複数のソース線を駆動する上記のいずれか記載の駆動回路とを含む電気光学装置に関係する。
複数のゲート線と、
複数のソース線と、
各画素が、前記複数のゲート線の各ゲート線と前記複数のソース線の各ソース線とにより特定される複数の画素と、
前記複数のゲート線及び前記複数のソース線のうち少なくとも前記複数のソース線を駆動する上記のいずれか記載の駆動回路とを含む電気光学装置に関係する。
本発明によれば、表示データを含む受信信号にエラーが発生しても画質への影響を最小限に抑えることができる電気光学装置を提供することができる。
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
上記記載の電気光学装置を含む電子機器に関係する。
また本発明は、
ホストと、
前記ホストに接続される送信側インターフェース回路と、
前記送信側インターフェース回路からのシリアル信号を受信する受信側インターフェース回路と、
前記受信側インターフェース回路の受信信号から得られる表示データが供給される上記のいずれか記載の駆動回路と、
前記表示データに基づいて前記駆動回路により駆動される電気光学装置とを含む電子機器に関係する。
ホストと、
前記ホストに接続される送信側インターフェース回路と、
前記送信側インターフェース回路からのシリアル信号を受信する受信側インターフェース回路と、
前記受信側インターフェース回路の受信信号から得られる表示データが供給される上記のいずれか記載の駆動回路と、
前記表示データに基づいて前記駆動回路により駆動される電気光学装置とを含む電子機器に関係する。
本発明によれば、表示データを含む受信信号にエラーが発生しても画質への影響を最小限に抑える電気光学装置を含む電子機器を提供することができる。
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
1. 電気光学装置
図1に、本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す。なお図1では、電気光学装置としてアクティブマトリクス型の液晶表示パネルが採用された液晶表示装置について説明するが、パッシブマトリクス型の液晶表示パネルが採用された液晶表示装置であってもよい。また本発明に係る電気光学装置として液晶表示パネルに限定されるものではない。
図1に、本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す。なお図1では、電気光学装置としてアクティブマトリクス型の液晶表示パネルが採用された液晶表示装置について説明するが、パッシブマトリクス型の液晶表示パネルが採用された液晶表示装置であってもよい。また本発明に係る電気光学装置として液晶表示パネルに限定されるものではない。
液晶表示装置10は、液晶表示パネル(広義には表示パネル、更に広義には電気光学装置)20を含む。液晶表示パネル20は、例えばガラス基板上に形成される。このガラス基板上には、Y方向に複数配列されそれぞれX方向に伸びるゲート線(走査線)GL1〜GLM(Mは2以上の整数)と、X方向に複数配列されそれぞれY方向に伸びるソース線(データ線)SL1〜SLN(Nは2以上の整数)とが配置されている。また、ゲート線GLm(1≦m≦M、mは整数、以下同様。)とソース線SLn(1≦n≦N、nは整数、以下同様。)との交差位置に対応して、画素領域(画素)が設けられ、該画素領域に薄膜トランジスタ(Thin Film Transistor:以下、TFTと略す。)22mnが配置されている。
TFT22mnのゲートは、ゲート線GLnに接続されている。TFT22mnのソースは、ソース線SLnに接続されている。TFT22mnのドレインは、画素電極26mnに接続されている。画素電極26mnと、これに対向する対向電極28mnとの間に液晶(広義には電気光学物質)が封入され、液晶容量(広義には液晶素子)24mnが形成される。画素電極26mnと対向電極28mnとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極28mnには、対向電極電圧VCOMが供給される。
このような液晶表示パネル20は、例えば画素電極及びTFTが形成された第1の基板と、対向電極が形成された第2の基板とを貼り合わせ、両基板の間に電気光学物質としての液晶を封入させることで形成される。
液晶表示装置10は、表示ドライバ40(広義には、駆動回路)を含む。表示ドライバ40は、液晶表示パネル20を駆動する。表示ドライバ40は、ソースドライバ(データドライバ)30と、ゲートドライバ(走査ドライバ)32とを含む。ソースドライバ30は、表示データ(階調データ)に基づいて、液晶表示パネル20のソース線SL1〜SLNを駆動する。ゲートドライバ32は、一垂直走査期間内に、液晶表示パネル20のゲート線GL1〜GLMを順次駆動(走査)する。
また、液晶表示装置10は、電源回路100を含むことができる。電源回路100は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ30に対して供給する。電源回路100は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ32に対して供給する。
更に電源回路100は、対向電極電圧生成回路を含み、該対向電極電圧生成回路が対向電極電圧VCOMを生成する。即ち電源回路100は、ソースドライバ30によって生成された極性反転信号POLのタイミングに合わせて、高電位側電圧VCOMHと低電位側電圧VCOMLとを周期的に繰り返す対向電極電圧VCOMを、液晶表示パネル20の対向電極に出力する。
液晶表示装置10は、ホスト38を含むことができる。ホスト38は、図示しない中央演算処理装置(Central Processing Unit:以下、CPUと略す。)及びメモリを含み、該メモリに格納されたプログラムを読み込んで実行したCPUにより、表示ドライバ40の各部、電源回路100を制御する処理を実現する。例えば、ホスト38は、ソースドライバ30及びゲートドライバ32に対し、動作モードの設定、極性反転駆動の設定、極性反転タイミングの設定、内部で生成した垂直同期信号や水平同期信号の供給等を行う。ホスト38は、広義には処理部ということができる。
図1において、液晶表示パネル20は、各スイッチ回路の一端が対向電極に電気的に接続され、他端がソース線SL1〜SLNの1つに電気的に接続されるスイッチ回路SW1〜SWNを含む。スイッチ回路SW1〜SWNは、表示ドライバ40(より具体的にはソースドライバ30)からのスイッチ制御信号CPに基づいてオンオフ制御される。スイッチ回路SWnがスイッチ制御信号CPにより導通状態に設定されたとき、ソース線SLnには対向電極電圧VCOM(広義には所与のオフ信号)が供給される。このとき、ソースドライバ30は、ソース線SLnを駆動せず、ハイインピーダンス状態に設定されたソース線SLnに対向電極電圧VCOMが供給されるようになっている。
図1ではソース線SLnに接続されるスイッチ回路のみを図示しているが、ソース線SL1〜SLNの各ソース線に接続されるN個のスイッチ回路は、スイッチ制御信号CPにより一斉にオンオフ制御される。
なお図1では、液晶表示装置10に電源回路100又はホスト38を含めて構成するようにしているが、これらのうち少なくとも1つを液晶表示装置10の外部に設けて構成するようにしてもよい。
また、ソースドライバ30は、ゲートドライバ32及び電源回路100のうち少なくとも1つを内蔵してもよい。
更にまた、表示ドライバ40、ホスト38及び電源回路100の一部又は全部を液晶表示パネル20上に形成してもよい。例えば図2では、液晶表示パネル20上に、表示ドライバ40が形成されている。このように液晶表示パネル20は、複数のゲート線と、複数のソース線と、複数のゲート線の1つと複数のソース線の1つとにより特定される画素(画素電極)と、複数のゲート線を走査するゲートドライバと、複数のソース線を駆動するソースドライバとを含むように構成することができる。液晶表示パネル20の画素形成領域78に、複数の画素が形成されている。
2. インターフェース回路
本実施形態では、ホスト38と表示ドライバ40とが、シリアルバスを介して接続される。シリアルバスは、2組の差動信号線により構成され、ホスト38及び表示ドライバ40間の転送信号が、2組の差動信号に変換されて伝送される。より具体的には、ホスト38からの3種類以上の複数種類の送信信号が送信インターフェース(Interface:以下、I/F)回路によって2組の差動信号に変換されて、シリアルバスを介して転送される。そして、該シリアルバスに接続された受信I/F回路によって、元の複数種類の送信信号に変換されて表示ドライバ40に供給される。
本実施形態では、ホスト38と表示ドライバ40とが、シリアルバスを介して接続される。シリアルバスは、2組の差動信号線により構成され、ホスト38及び表示ドライバ40間の転送信号が、2組の差動信号に変換されて伝送される。より具体的には、ホスト38からの3種類以上の複数種類の送信信号が送信インターフェース(Interface:以下、I/F)回路によって2組の差動信号に変換されて、シリアルバスを介して転送される。そして、該シリアルバスに接続された受信I/F回路によって、元の複数種類の送信信号に変換されて表示ドライバ40に供給される。
図3に、本実施形態におけるホスト38及び表示ドライバ40間の構成例のブロック図を示す。
図3において、ホスト38は5種類の送信信号を出力し、該送信信号を受けて2組の差動信号に変換する送信I/F回路50が設けられている。送信I/F回路50は、ホスト38からの送信信号を、最大振幅値が該送信信号より低い2組の差動信号に変換し、変換後の差動信号をシリアルバス(差動信号線)52に出力する制御を行う。即ち、ホスト38からの並列の送信信号は、パラレル/シリアル変換され、直列の差動信号として送信される。図3では、送信I/F回路50がホスト38の外部に設けられているが、ホスト38の内部に設けてもよい。
一端に送信I/F回路50が接続されるシリアルバス52の他端には、受信I/F回路54が接続される。受信I/F回路54は、シリアルバス52を介して受信した受信信号を、最大振幅値が該受信信号より高い元の信号に変換し、該信号を表示ドライバ40の駆動部60に供給する。駆動部60は、図1又は図2のソースドライバ30及びゲートドライバ32を含む。図3では、受信I/F回路54がホスト38の内部に設けられているが、ホスト38の外部に設けてもよい。
そして本実施形態では、受信I/F回路54がホスト38(より具体的には、送信I/F回路50)からの受信信号のエラーを検出し、その検出結果をエラー検出信号CPOとして駆動部60(より具体的には、ソースドライバ30)に通知する。受信I/F回路54は、シリアルバス52を介した伝送されてきた受信信号のパリティエラーを検出することができる。
これにより、液晶表示パネル20を駆動するための1画面分の表示データのデータサイズが増加した場合であっても、ホスト38は、表示ドライバ40に表示データ等を供給することができる。
以上のように、本実施形態における表示ドライバ40を搭載するシステム(広義には電子機器)は、ホスト38と、ホスト38に接続される送信I/F回路50(送信側インターフェース回路)と、送信I/F回路50からのシリアル信号を受信する受信I/F回路54(受信側インターフェース回路)と、受信I/F回路54の受信信号から得られる表示データが供給される表示ドライバ40と、表示データに基づいて表示ドライバ40により駆動される液晶表示パネル20とを含むことができる。
図4に、ホスト38が出力する送信信号の例を示す。
ホスト38は、表示制御信号(VS、HS、DE、PCLK)及び表示データDBUSを出力する。例えば1ピクセルが3ドットで構成される場合、表示データDBUSは、例えば8ビットのR成分の階調データ、8ビットのG成分の階調データ及び8ビットのB成分の階調データを有する。即ち、表示データDBUSは、24ビットのデータである。この表示データDBUSは、1ピクセル分の24ビットのデータがピクセルクロック信号PCLKに同期して順次転送される。
上記の表示制御信号のうち垂直同期信号(Vertical Synchronization signal)VSは、1垂直走査期間を規定する信号であり、例えば1垂直走査期間が垂直同期信号VSの立ち下がりエッジで規定される。また水平同期信号(Horizontal Synchronization signal)HSは、1水平走査期間を規定する信号であり、例えば1水平走査期間が水平同期信号HSの立ち下がりエッジで規定される。データイネーブル信号(Data Enable Signal)DEは、表示データDBUSが有効か否かを示す信号である。データイネーブル信号DEがHレベルの期間の表示データDBUSは有効であることを示し、データイネーブル信号DEがLレベルの期間の表示データDBUSは無効であることを示す。ピクセルクロック信号PCLKは、1ピクセル毎に表示データDBUSを転送するための同期信号である。
このようにホスト38は、4ビットの表示制御信号と24ビットの表示データを出力する。送信I/F回路50は、ホスト38から合計28ビットの信号を受けて、2組の差動信号に変換し、シリアルバス52を介して表示ドライバ40に差動信号を伝送する。
図5に、シリアルバス52を介して伝送される差動信号の例を示す。
シリアルバス52は、データ転送用の第1の差動信号線と、クロック転送用の第2の差動信号線とを含む。第1の差動信号線を構成する2つの信号線には、互いに位相が反転したデータ信号D及び反転データ信号DXが出力される。第2の差動信号線を構成する2つの信号線には、互いに位相が反転したクロック信号CLK及び反転クロック信号CLKXが出力される。クロック信号CLK及び反転クロック信号CLKXは、シリアルバス52を介したシリアル転送の転送基準タイミングとなる。データ信号D及び反転データ信号DXは、表示制御信号(VS、HS、DE、PCLK)をシリアルで転送するために変化する。
そして、クロック信号CLKがLレベルの期間(反転クロック信号CLKXがHレベルの期間)に、予め決められたR(Rは2以上の整数)ビット数のデータ信号D及び反転データ信号DXが伝送される。同様に、クロック信号CLKがHレベルの期間(反転クロック信号CLKXがLレベルの期間)に、Rビット数のデータ信号D及び反転データ信号DXが伝送される。
このように図3の送信I/F回路50は、図4に示す表示制御信号及び表示データを図5に示す差動信号に変換する。これに対して、図3の受信I/F回路54は、図5に示す差動信号を図4に示す表示制御信号及び表示データに変換すると共に、該表示制御信号及び表示データのパリティエラーの有無を検出し、エラー検出信号CPOを出力する。そして、受信I/F回路54の出力信号が、駆動部60に供給される。
図6に、図3の受信I/F回路54の構成例のブロック図を示す。
受信I/F回路54は、第1及び第2の差動レシーバRx1、Rx2、シリアル/パラレル変換回路70、PLL(Phase Lock Loop)回路72、タイミング生成回路74、表示制御信号出力回路76を含む。
送信I/F回路50の第2の差動トランスミッタTx2により駆動される第2の差動信号線に接続される第2の差動レシーバRx2は、クロック信号CLK及び反転クロック信号CLKXを差動増幅することで、シリアルバス52を介したシリアル転送の転送基準タイミングを生成する。PLL回路72は、第2の差動レシーバRx2の出力信号に位相を同期させた基準クロックを、タイミング生成回路74に出力する。
タイミング生成回路74は、PLL回路72からの基準クロックに基づいて、シリアル/パラレル変換回路70及び表示制御信号出力回路76の基準タイミング信号を生成する。
送信I/F回路50の第1の差動トランスミッタTx1により駆動される第1の差動信号線に接続される第1の差動レシーバRx1は、データ信号D及び反転データ信号DXを差動増幅することで、シリアルバス52を介してシリアル転送される転送データを生成する。シリアル/パラレル変換回路70は、タイミング生成回路74からの基準タイミング信号に同期して、第1の差動レシーバRx1により差動増幅されたシリアル信号をパラレル信号に変換する。表示制御信号出力回路76は、タイミング生成回路74からの基準タイミング信号に同期して、シリアル/パラレル変換回路70の出力信号から垂直同期信号VS、水平同期信号HS、データイネーブル信号DE、ピクセルクロック信号PCLK、及び表示データDBUS(図4参照)と、エラー検出信号CPOとを生成する。
本実施形態における表示ドライバ40は、このエラー検出信号CPOに基づいて、ホスト38からの信号にエラーが発生したか否かを判別して、画質への影響を最小限に抑える制御を行う。
3. 表示ドライバ
図7に、本実施形態における表示ドライバ40の構成の概要を示す。
図7に、本実施形態における表示ドライバ40の構成の概要を示す。
表示ドライバ40は、上述の受信I/F回路54、ソースドライバ30及びゲートドライバ32を含むことができる。受信I/F回路54で受信された信号は、ソースドライバ30又はゲートドライバ32に供給される。
図7において受信I/F回路54の構成は、図6と同様であるため説明を省略する。
3.1 ゲートドライバ
図8に、図7のゲートドライバ32の構成例を示す。
図8に、図7のゲートドライバ32の構成例を示す。
ゲートドライバ32は、シフトレジスタ80、レベルシフタ82、出力制御回路84を含む。
シフトレジスタ80は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ80は、クロック信号VCKに同期してスタートパルス信号VSPをフリップフロップに保持すると、順次クロック信号VCKに同期して隣接するフリップフロップにスタートパルス信号VSPをシフトする。ここで入力されるクロック信号VCKは水平同期信号であり、スタートパルス信号VSPは垂直同期信号である。
レベルシフタ82は、シフトレジスタ80からの電圧のレベルを、液晶表示パネル20の液晶素子とTFTのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば20V〜50Vの高い電圧レベルが必要になる。
出力制御回路84は、レベルシフタ82によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。出力制御回路84は、ゲート線毎に設けられた論理積演算回路を含み、レベルシフタ82によってシフトされた走査電圧と、出力イネーブル信号VENBとの論理積演算結果が、ゲート線の選択信号として出力される。従って、出力イネーブル信号VENBによりゲート線の選択期間を調整することができるようになっている。
3.2 ソースドライバ
図9に、図7のソースドライバ30の構成例のブロック図を示す。
図9に、図7のソースドライバ30の構成例のブロック図を示す。
ソースドライバ30は、データラッチ120、ラインラッチ122、レベルシフタ124、基準電圧発生回路126、DAC(Digital-to-Analog Converter)(広義には電圧選択回路)128、出力バッファ130を含む。
更にソースドライバ30は、パリティエラー処理回路(エラー処理部)132、制御レジスタ部134、表示タイミング生成回路136、レベルシフタ138を含む。
データラッチ120には、受信I/F回路54によって差動増幅後に生成された表示データDBUSが取り込まれる。受信I/F回路54は、1ピクセル単位に表示データをシリアルにソースドライバ30に供給し、該表示データがデータラッチ120に順次取り込まれていく。
ラインラッチ122は、データラッチ120に取り込まれた表示データを、水平同期信号HSに基づいてラッチする。
レベルシフタ124は、ラインラッチ122から読み出した各ビットの信号の電圧レベルを変換する。
基準電圧発生回路126は、各基準電圧が、各表示データに対応した複数の基準電圧を発生させる。より具体的には、基準電圧発生回路126は、高電位側電源電圧VDDH及び低電位側電源電圧VSSHの間の電圧を抵抗分割した複数種類の基準電圧を発生させ、DAC128に供給する。
DAC128は、各基準電圧が表示データに対応した複数の基準電圧の中から、ソース線ごとにレベルシフタ124からの表示データに対応する駆動電圧(階調電圧)を出力する。より具体的には、DAC128は、レベルシフタ124からの1ドット分の表示データをデコードし、デコード結果に基づいて複数の基準電圧のいずれかを選択する。DAC128において選択された基準電圧は、駆動電圧として出力バッファ130に出力される。
出力バッファ130は、各データ出力部が各ソース線に対応して設けられた複数のデータ出力部を有する。出力バッファ130の各データ出力部は、DAC128からの駆動電圧に基づいて、ソース線を駆動する。各データ出力部は、ボルテージフォロワ接続された演算増幅器を含む。
またソースドライバ30は、各出力スイッチが、出力バッファ130の演算増幅器の出力とソース線との間に設けられた複数の出力スイッチSWO1〜SWONを含み、各出力スイッチを非導通状態に設定することで各ソース線をハイインピーダンス状態に設定することができる。
図9では、出力スイッチSWO1〜SWONを設けて出力バッファ130に接続されるソース線SL1〜SLNをハイインピーダンス状態に設定しているが、出力バッファ130の演算増幅器の動作電流を停止又は制限することによりソース線SL1〜SLNをハイインピーダンス状態に設定してもよい。この場合、出力スイッチSWO1〜SWONを省略してもよい。
パリティエラー処理回路132には、受信I/F回路54からのエラー検出信号CPO及びピクセルクロック信号PCLKが入力される。そしてパリティエラー処理回路132は、エラー検出信号CPOに基づいて、受信I/F回路54の受信信号のパリティエラーの検出回数をカウントし、該検出回数がEr(Erは2以上の整数)回(所与の回数)連続したか否かを検出し、エラー処理結果信号flgCPErrとして表示タイミング生成回路136に出力する。
またパリティエラー処理回路132は、受信I/F回路54からのエラー検出信号CPOに基づいて、受信I/F回路54からの受信信号の正常受信回数をカウントし、該正常受信回数がRc(Rcは2以上の整数)回(所与の回数)連続したか否かを検出し、エラー処理結果信号flgCPErrに反映させて表示タイミング生成回路136に出力することができる。
制御レジスタ部134は、ソースドライバ30の動作制御を行うための設定値が設定される複数の制御レジスタを含む。各制御レジスタの設定値は、ホスト38から供給される。
表示タイミング生成回路136は、垂直同期信号VS、水平同期信号HS、ピクセルクロック信号PCLK及びエラー処理結果信号flgCPErrに基づいて、ソース線の駆動タイミングを制御する制御信号を生成する。レベルシフタ138は、表示タイミング生成回路136によって生成された該制御信号の各ビットの電圧レベルを変換する。例えばレベルシフタ138は、ゲートドライバ32の表示タイミングを制御するためのクロック信号VCK、スタートパルス信号VSP、出力イネーブル信号VENB、スイッチ制御信号CP及び反転スイッチ制御信号XCPを出力する。
スイッチ制御信号CPは、図1又は図2に示すスイッチ回路SW1〜SWNをオンオフ制御するための制御信号となる。反転スイッチ制御信号XCPは、ソースドライバ30の出力スイッチSWO1〜SWONをオンオフ制御するための制御信号となる。反転スイッチ制御信号XCPは、スイッチ制御信号CPの論理レベルを反転させた信号である。
これにより、ソースドライバ30は、パリティエラー処理回路132により、受信I/F回路54の受信信号のエラーの検出回数が所与の回数連続したことが検出されたとき、反転スイッチ制御信号XCPにより出力スイッチSWO1〜SWONを非導通状態に設定すると共に、スイッチ制御信号CPにより液晶表示パネル20のスイッチ回路SW1〜SWNを導通状態に設定することができる。
従って、パリティエラー処理回路132により、受信I/F回路54の受信信号のエラーの検出回数がEr回連続したことが検出されたとき、ソース線SL1〜SLNに対向電極電圧VCOMを供給することができる。その結果、TFTを介してソース線SL1〜SLNと電気的に接続される画素電極と対向電極との間の電圧がほぼ等しくなって、オフ表示の状態に設定することができる。即ち、パリティエラー処理回路132により、受信I/F回路54の受信信号のエラーの検出回数がEr回連続したことが検出されたとき、表示データにかかわらずオフ表示となるように液晶表示パネル20の駆動制御を行うことができる。このように、液晶表示パネル20が、各画素電極が複数のゲート線の各ゲート線と複数のソース線の各ソース線とにより特定される複数の画素電極を含む場合に、各画素電極に対向する対向電極電圧VCOMを画素電極に印加するように制御することで、オフ表示を実現させる。ここで、出力バッファ130、表示タイミング生成回路136及びレベルシフタ138により、上述のソース線駆動部としての機能を実現することができる。
また、ソースドライバ30は、パリティエラー処理回路132により、オフ表示の期間中に、受信I/F回路54の受信信号の正常受信回数がRc回連続したことが検出されたとき、反転スイッチ制御信号XCPにより出力スイッチSWO1〜SWONを導通状態に設定すると共に、スイッチ制御信号CPにより液晶表示パネル20のスイッチ回路SW1〜SWNを非導通状態に設定することができる。
従って、パリティエラー処理回路132により、受信I/F回路54の受信信号の正常受信回数がRc回連続したことが検出されたとき、ソースドライバ30は、表示データに基づいてソース線SL1〜SLNを駆動することができる。即ち、パリティエラー処理回路132により、受信I/F回路54の受信信号の正常受信回数がRc回連続したことが検出されたとき、オフ表示の期間から、表示データに基づいて液晶表示パネル20を駆動する制御を行う通常表示期間に移行させることができる。
次に、パリティエラー処理回路132及び制御レジスタ部134について説明する。
図10に、図9の制御レジスタ部134の構成例を示す。
制御レジスタ部134は、エラー回数設定レジスタ140と復帰回数設定レジスタ142とを含む。
エラー回数設定レジスタ140には、パリティエラー処理回路132により、受信信号のエラー検出回数の閾値であるErに対応した設定値がホスト38により設定される。エラー回数設定レジスタ140の設定値は、設定信号ErrREGとして出力される。
復帰回数設定レジスタ142には、パリティエラー処理回路132により、受信信号の正常受信回数の閾値であるRcに対応した設定値がホスト38により設定される。復帰回数設定レジスタ142の設定値は、設定信号RecREGとして出力される。
設定信号ErrREG、RecREGは、図9のパリティエラー処理回路132に供給される。
図11に、パリティエラー処理回路132の構成例の回路図を示す。
パリティエラー処理回路132は、受信信号のエラー検出回数をカウントするための第1のカウンタCNT1と、受信信号の正常受信回数をカウントするための第2のカウンタCNT2と、第1及び第2のコンパレータCMP1、CMP2と、第1及び第2の微分回路DF1、DF2と、セットリセットフリップフロップSRFFとを含む。
パリティエラー処理回路132には、エラー検出信号CPO、ピクセルクロック信号PCLK、初期化信号XRESET、設定信号ErrREG、RecREGが入力される。初期化信号XRESETは、ソースドライバ30のうち少なくともパリティエラー処理回路132を初期化するための信号であり、Lレベルのときアクティブとなる信号である。
第1のカウンタCNT1のリセット端子Rには、エラー検出信号CPO及び初期化信号XRESETの論理積演算結果の信号が入力される。第1のカウンタCNT1のクロック端子Cには、エラー検出信号CPO及びピクセルクロック信号PCLKの論理積演算結果の信号が入力される。従って、第1のカウンタCNT1は、エラー検出信号CPO又は初期化信号XRESETがLレベルのときに初期化されて、カウント値が0となる。そして第1のカウンタCNT1は、エラー検出信号CPOがHレベルのときにピクセルクロック信号PCLKに同期してカウント値をインクリメントしていく。
第1のコンパレータCMP1は、第1のカウンタCNT1のカウント値と設定信号ErrREGとを比較し、一致したときにHレベルとなるパルスを出力する。第1の微分回路DF1は第1のコンパレータCMP1の出力信号の立ち上がりを検出し、該立ち上がりを検出したときにパルスを出力する。第1の微分回路DF1の出力パルスは、セットリセットフリップフロップSRFFのセット端子Sに入力される。
第2のカウンタCNT2のリセット端子Rには、エラー検出信号CPOの反転信号及び初期化信号XRESETの論理積演算結果の信号が入力される。第2のカウンタCNT2のクロック端子Cには、エラー検出信号CPOの反転信号及びピクセルクロック信号PCLKの論理積演算結果の信号が入力される。従って、第2のカウンタCNT2は、エラー検出信号CPOの反転信号又は初期化信号XRESETがLレベルのときに初期化されて、カウント値が0となる。そして第2のカウンタCNT2は、エラー検出信号CPOがLレベルのときにピクセルクロック信号PCLKに同期してカウント値をインクリメントしていく。
第2のコンパレータCMP2は、第2のカウンタCNT2のカウント値と設定信号RecREGとを比較し、一致したときにHレベルとなるパルスを出力する。第2の微分回路DF2は第2のコンパレータCMP2の出力信号の立ち上がりを検出し、該立ち上がりを検出したときにパルスを出力する。第2の微分回路DF2の出力パルスは、セットリセットフリップフロップSRFFのリセット端子Rに入力される。
セットリセットフリップフロップSRFFのクロック端子Cには、ピクセルクロック信号PCLKが入力される。そして、セットリセットフリップフロップSRFFは、ピクセルクロック信号PCLKの例えば立ち上がりに同期して、セット端子SがHレベルのときに出力端子Qからの出力信号をHレベルに変化させ、リセット端子RがHレベルのときに該出力信号をLレベルに変化させる。
セットリセットフリップフロップSRFFの出力端子Qからの出力信号が、エラー処理結果信号flgCPErrとなる。エラー処理結果信号flgCPErrは、表示タイミング生成回路136に入力される。
このように受信信号がシリアル信号である場合に、パリティエラー処理回路132は、1ピクセル毎にパリティエラーの有無をカウントして、受信信号のエラーの検出回数又は受信信号の正常受信回数を求める。
図12に、本実施形態におけるソースドライバ30のエラー検出時の動作例のタイミング図を示す。
図12において、図10のエラー回数設定レジスタ140には、10が設定されているものとする。従って、設定信号ErrREGは、「10」に対応した信号となる。
例えば1垂直走査期間内の時刻TG1において、表示ドライバ40の受信I/F回路54からのエラー検出信号CPOがLレベルからHレベルに変化したものとする。即ち、時刻TG1において、受信I/F回路54が受信信号のエラーを検出したものとする。従って、時刻TG1において、通常表示期間から前データ表示期間に切り替わる。前データ表示期間は、通常表示期間からオフ表示期間に切り替わる前に設けられる期間である。前データとは、エラー検出信号CPOがHレベルに変化する前、つまり、最後の正常データを示す。
時刻TG1以降では、ピクセルクロック信号PCLKに同期して第1のカウンタCNT1のカウント値がインクリメントされる。そして、第1のカウンタCNT1のカウント値と設定信号ErrREGが示す「10」とが一致したとき、第1のコンパレータCMP1が、Hレベルとなるパルスを出力する。これを受けた第1の微分回路DF1が、第1のコンパレータCMP1の出力信号の立ち上がりを検出し、セットリセットフリップフロップのセット端子Sに、出力パルスを出力する。この結果、時刻TG2に、エラー処理結果信号flgCPErrがHレベルに変化する。
表示タイミング生成回路136は、水平同期信号HSに同期してエラー処理結果信号flgCPErrを取り込み、スイッチ制御信号CPをLレベルからHレベルに変化させる(時刻TG3)。従って、出力スイッチSWO1〜SWONが非導通状態に設定されると共に、スイッチ回路SW1〜SWNが導通状態に設定される。これにより、オフ表示期間が開始される。こうして、オフ表示は、1水平走査期間の開始タイミングに同期して行われる。
図13に、本実施形態におけるエラー処理対策の説明図を示す。
図13では、1垂直走査期間分の画面を模式的に表している。1垂直走査期間が開始されると、水平走査が開始され、エラー検出信号CPOがHレベルとなる時刻TG1まで通常表示期間が開始される(ND)。
そして、エラー検出信号CPOがHレベルとなった後、ピクセルクロック信号PCLKの立ち上がりに同期して10回連続、エラー検出信号CPOがHレベルであることが検出されると、エラー処理結果信号flgCPErrがHレベルに変化する。そして、エラー処理結果信号flgCPErrがHレベルに変化した水平走査期間の次の水平走査期間の先頭に、スイッチ制御信号CPがHレベルに変化する。従って、時刻TG1から時刻TG3までの期間が、前データ表示期間となる(BD)。時刻TG3以降では、上述のようにオフ表示期間となる(OD)。
以上のように、当該垂直走査期間の画面に着目すると、垂直走査期間の開始タイミングから前データ表示期間の終了タイミングまでがオン表示領域となり、オフ表示期間中がオフ表示領域となる。
以上説明したように、本実施形態によれば、受信信号のエラーを偶然検出したからといって、画質への影響を避けるために直ぐにオフ表示の制御を行うことなく、安定した画像表示を実現させることができるようになる。
更に本実施形態では、以下に述べるようにオフ表示期間から復帰させることで、画質への影響を極力抑えることができるようになっている。
図14に、本実施形態におけるソースドライバ30のエラー復帰時の動作例のタイミング図を示す。
図14において、図10の復帰回数設定レジスタ142には、10が設定されているものとする。従って、設定信号RecREGは、「10」に対応した信号となる。
例えば当該垂直走査期間の開始タイミングにおいて、既にエラー検出信号CPOがHレベル(スイッチ制御信号CPもHレベル)であり、当該垂直走査期間内の時刻TG10において、エラー検出信号CPOがHレベルからLレベルに変化したものとする。即ち、時刻TG10において、それ以前は受信信号のエラーを検出していた受信I/F回路50が、受信信号の正常受信を検出したものとする。
時刻TG10以降では、ピクセルクロック信号PCLKに同期して第2のカウンタCNT2のカウント値がインクリメントされる。そして、第2のカウンタCNT2のカウント値と設定信号RecREGが示す「10」とが一致したとき、第2のコンパレータCMP2が、Hレベルとなるパルスを出力する。これを受けた第2の微分回路DF2が、第2のコンパレータCMP2の出力信号の立ち上がりを検出し、セットリセットフリップフロップのリセット端子Rに、出力パルスを出力する。この結果、時刻TG11に、エラー処理結果信号flgCPErrがHレベルからLレベルに変化する。
表示タイミング生成回路136は、水平同期信号HSではなく垂直同期信号VSに同期してエラー処理結果信号flgCPErrを取り込み、スイッチ制御信号CPをHレベルからLレベルに変化させる(時刻TG12)。これにより、出力スイッチSWO1〜SWONが導通状態に設定されると共に、スイッチ回路SW1〜SWNが非導通状態に設定され、オフ表示期間が終了する。こうして、オフ表示期間から、表示データに基づく液晶表示パネル20の駆動制御を行うオン表示期間(通常表示期間)への切換タイミングは、1垂直走査期間の開始タイミングとすることができる。
以上説明したように、本実施形態によれば、受信信号の正常受信を偶然検出したからといって、直ぐにオン表示の制御を行うことなく、安定した正常受信を確認してからオン表示を行わせるようにしたので、画質の劣化を最小限に抑えることができるようになる。
4. 変形例
本実施形態では、液晶表示パネル20にスイッチ回路SW1〜SWNを設けて、対向電極に供給される対向電極電圧VCOMを、オフ表示期間中にソース線SL1〜SLNに供給することでいわゆるオフ表示を実現していたが、これに限定されるものではない。本実施形態の変形例では、ソースドライバがソース線SL1〜SLNに対向電極電圧VCOMを供給することで、液晶表示パネル20がスイッチ回路SW1〜SWNを省略する構成を採用できるようにしている。
本実施形態では、液晶表示パネル20にスイッチ回路SW1〜SWNを設けて、対向電極に供給される対向電極電圧VCOMを、オフ表示期間中にソース線SL1〜SLNに供給することでいわゆるオフ表示を実現していたが、これに限定されるものではない。本実施形態の変形例では、ソースドライバがソース線SL1〜SLNに対向電極電圧VCOMを供給することで、液晶表示パネル20がスイッチ回路SW1〜SWNを省略する構成を採用できるようにしている。
図15に、本実施形態の変形例における液晶表示装置200の構成例のブロック図を示す。図15において、図1と同一部分には同一符号を付し、適宜説明を省略する。
図15の液晶表示装置200の液晶表示パネル210が図1の液晶表示パネル20と異なる点は、液晶表示パネル210が、液晶表示パネル20のスイッチ回路SW1〜SWNが省略された構成を有している点である。
図15の表示ドライバ220が図1の表示ドライバ40と異なる点は、表示ドライバ220が、表示ドライバ40のソースドライバ30に代えてソースドライバ230が設けられている点である。
図16に、図15の液晶表示装置200の他の構成例のブロック図を示す。図16において、図2又は図15と同一部分には同一符号を付し、適宜説明を省略する。
図17に、図15又は図16のソースドライバ230の構成例のブロック図を示す。図17において、図9と同一部分には同一符号を付し、適宜説明を省略する。
図17のソースドライバ230が図9のソースドライバ30と異なる第1の点は、表示タイミング生成回路136に代えて表示タイミング生成回路232が設けられている点である。また第2の点は、レベルシフタ138に代えてレベルシフタ234が設けられている点である。また第3の点は、出力スイッチSWO1〜SWONに代えて出力スイッチSWP1〜SWPNが設けられている点である。更に第4の点は、図17では対向電極電圧VCOMがソースドライバ230に供給されている点である。
表示タイミング生成回路232は、垂直同期信号VS、水平同期信号HS、ピクセルクロック信号PCLK及びエラー処理結果信号flgCPErrに基づいて、ソース線の駆動タイミングを制御する制御信号を生成する。レベルシフタ234は、表示タイミング生成回路232によって生成された該制御信号の各ビットの電圧レベルを変換する。例えばレベルシフタ234は、ゲートドライバ32の表示タイミングを制御するためのクロック信号VCK、スタートパルス信号VSP、出力イネーブル信号VENB、反転スイッチ制御信号XCPを出力する。
出力スイッチSWP1〜SWPNは、反転スイッチ制御信号XCPに基づいて、ソース線SL1〜SLNに、出力バッファ130の演算増幅器の出力電圧を供給する状態か、対向電極電圧VCOMを供給する状態かを切り替える。
従って、本実施形態と同様に、表示タイミング生成回路232は、受信信号にエラーが検出されたときにはエラー処理結果信号flgCPErrを水平同期信号HSに同期して取り込み、受信信号が正常受信されたときには、エラー処理結果信号flgCPErrを垂直同期信号VSに同期して取り込む。これにより、通常表示期間からオフ表示期間に遷移させるときには図12と同様に遷移させることができ、オフ表示期間から通常表示期間に遷移させるときには図14と同様に遷移させることができる。
このようなソースドライバ230(表示ドライバ220)に供給される対向電極電圧VCOMは、電源回路100によって生成される。
図18に、図1、図2、図15又は図16の電源回路100の構成例のブロック図を示す。
電源回路100は、ソース電圧生成回路310、ゲート電圧生成回路320、対向電極電圧生成回路330を含む。ソース電圧生成回路310は、図9又は図17の基準電圧発生回路126に供給される高電位側電源電圧VDDHと低電位側電源電圧VSSHとを生成する。ゲート電圧生成回路320は、ゲートドライバ32が各ゲート線に出力する選択パルスの高電位側電圧VHH、低電位側電圧VLLを生成する。対向電極電圧生成回路330は、対向電極電圧VCOMの高電位側電圧VCOMHと低電位側電圧VCOMLとを生成する。
ソース電圧生成回路310、ゲート電圧生成回路320及び対向電極電圧生成回路330のそれぞれは、システム電源電圧VDD及びシステム接地電源電圧VSSが供給され、チャージポンプ回路等の昇圧回路と出力電位を調整するためのレギュレータとを用いて、上記の各電圧を生成することができる。
図19に、図18のソース電圧生成回路310の動作説明図を示す。
ソース電圧生成回路310は、システム接地電源電圧VSSを基準に、システム接地電源電圧VSSとシステム電源電圧VDDとの間の電圧を正方向に2倍に昇圧した昇圧電圧VOUT1を生成する。そして、ソース電圧生成回路310は、レギュレータにより昇圧電圧VOUT1の電位を調整した高電位側電源電圧VDDHを出力する。また、ソース電圧生成回路310に供給されるシステム接地電源電圧VSSは、低電位側電源電圧VSSHとして出力される。
図20に、図18のゲート電圧生成回路320及び対向電極電圧生成回路330の動作説明図を示す。
ゲート電圧生成回路320又は対向電極電圧生成回路330では、レギュレータによりシステム電源電圧VDDの電位を調整した昇圧電圧VDCが生成される。そして、ゲート電圧生成回路320又は対向電極電圧生成回路330は、システム接地電源電圧VSSを基準に、システム接地電源電圧VSSと昇圧電圧VDCとの間の電圧を正方向に2倍に昇圧した昇圧電圧VOUT2を生成する。
対向電極電圧生成回路330は、システム接地電源電圧VSSを基準に、システム接地電源電圧VSSとシステム電源電圧VDDとの間の電圧を負方向に1倍に昇圧した昇圧電圧VOUTMを生成する。そして対向電極電圧生成回路330は、レギュレータにより昇圧電圧VOUTMの電位を調整した低電位側電圧VCOMLを生成する。また、対向電極電圧生成回路330は、レギュレータにより昇圧電圧VOUT2の電位を調整した高電位側電圧VCOMHを生成する。
ゲート電圧生成回路320は、レギュレータにより昇圧電圧VOUT2の電位を調整した調整電圧VGON、VGOFを生成する。その後、ゲート電圧生成回路320は、システム接地電源電圧VSSを基準に、システム接地電源電圧VSSと調整電圧VGONとの間の電圧を正方向に2倍に昇圧した高電位側電圧VHHを生成する。更にゲート電圧生成回路320は、システム接地電源電圧VSSを基準に、システム接地電源電圧VSSと調整電圧VGOFとの間の電圧を負方向に1倍に昇圧した低電位側電圧VLLを生成する。
以上のように生成される電圧のうち、本実施形態の場合には対向電極電圧VCOMが、液晶表示パネル20の対向電極に供給され、本実施形態の変形例の場合には対向電極電圧VCOMが液晶表示パネル210の対向電極と表示ドライバ220のソースドライバ230に供給される。
5. 電子機器
図21に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図21において、図1、図2、図15又は図16と同一部分には同一符号を付し、適宜説明を省略する。
図21に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図21において、図1、図2、図15又は図16と同一部分には同一符号を付し、適宜説明を省略する。
携帯電話機900は、カメラモジュール910を含む。カメラモジュール910は、CCDカメラを含み、CCDカメラで撮像した画像のデータを、YUVフォーマットでホスト38に供給する。
携帯電話機900は、液晶表示パネル20又は液晶表示パネル210を含む。液晶表示パネル20又は液晶表示パネル210は、ソースドライバ30及びゲートドライバ32を含む表示ドライバ40、或いはソースドライバ230及びゲートドライバ32を含む表示ドライバ220によって駆動される。液晶表示パネル20又は液晶表示パネル210は、複数のソース線、複数のゲート線、複数の画素を含む。ソースドライバ30又はソースドライバ230は、表示データに基づいてソース線の駆動制御を行う。
ホスト38は、表示ドライバ40又は表示ドライバ220に接続され、ソースドライバ30又はソースドライバ230に対してRGBフォーマットの表示データを供給する。
電源回路100は、表示ドライバ40又は表示ドライバ220に接続され、各ドライバに対して、駆動用の電源電圧を供給する。また液晶表示パネル20又は液晶表示パネル210の対向電極に、対向電極電圧VCOMを供給する。
またホスト38は、アンテナ960を介して受信された表示データを、変復調部950で復調した後、表示ドライバ40又は表示ドライバ220に供給できる。ホスト38は、このように表示データに基づき、表示ドライバ40又は表示ドライバ220により液晶表示パネル20又は液晶表示パネル210に表示させる。
ホスト38は、カメラモジュール910で生成された表示データを変復調部950で変調した後、アンテナ960を介して他の通信装置への送信を指示できる。
ホスト38は、操作入力部970からの操作情報に基づいて階調データの送受信処理、カメラモジュール910の撮像、液晶表示パネル20又は液晶表示パネル210の表示処理を行う。
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば本実施形態における表示ドライバを、1つの出力線に複数ドット分の表示データに対応した複数種類の駆動電圧を多重化させて電気光学装置側でドット毎に駆動電圧を振り分けて電気光学装置を駆動する駆動回路に適用することができる。
また、パリティエラー処理回路132からのエラー処理結果信号flgCPErrをホスト38に通知するようにしてもよい。また、エラー処理結果信号flgCPErrに基づいて、表示ドライバのうち少なくともソースドライバの動作を停止させたり、初期化させたりしてもよい。
或いはまた、エラーの検出回数が10回連続検出したときはオフ表示を行い、更に、閾値となる連続回数が多い例えば30回連続検出したときは、ソースドライバ(表示ドライバ)の動作を停止させたり、電源を切るようにしてもよい。また、オフ表示を行うときは、ピクセル単位でエラーの検出回数をカウントし、電源を切るときは、1垂直走査期間を単位にエラーの検出回数をカウントするようにして、エラー処理の種類に応じて、エラーの検出回数をカウントする周期を異ならせてもよい。
また例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
10、200 液晶表示装置、 20、210 液晶表示パネル、
30、230 ソースドライバ、 32 ゲートドライバ、 38 ホスト、
40、220 表示ドライバ、 78 画素形成領域、 100 電源回路、
120 データラッチ、 122 ラインラッチ、 124 レベルシフタ、
126 基準電圧発生回路、 128 DAC、 130 出力バッファ、
132 パリティエラー処理回路、 134 制御レジスタ部、
136 表示タイミング生成回路、 138 レベルシフタ、
flgCPErr エラー処理結果信号、 CP スイッチ制御信号、
CPO エラー検出信号、 DBUS 表示データ、 GL1〜GLM ゲート線、
HS 水平同期信号、 PCLK ピクセルクロック信号、 POL 極性反転信号、
SL1〜SLN ソース線、 SW1〜SWN スイッチ回路、
SWO1〜SWON、SWP1〜SWPN 出力スイッチ、
VCOM 対向電極電圧、 VS 垂直同期信号、 VSP スタートパルス信号、
VCK クロック信号、 VENB 出力イネーブル信号、
XCP 反転スイッチ制御信号
30、230 ソースドライバ、 32 ゲートドライバ、 38 ホスト、
40、220 表示ドライバ、 78 画素形成領域、 100 電源回路、
120 データラッチ、 122 ラインラッチ、 124 レベルシフタ、
126 基準電圧発生回路、 128 DAC、 130 出力バッファ、
132 パリティエラー処理回路、 134 制御レジスタ部、
136 表示タイミング生成回路、 138 レベルシフタ、
flgCPErr エラー処理結果信号、 CP スイッチ制御信号、
CPO エラー検出信号、 DBUS 表示データ、 GL1〜GLM ゲート線、
HS 水平同期信号、 PCLK ピクセルクロック信号、 POL 極性反転信号、
SL1〜SLN ソース線、 SW1〜SWN スイッチ回路、
SWO1〜SWON、SWP1〜SWPN 出力スイッチ、
VCOM 対向電極電圧、 VS 垂直同期信号、 VSP スタートパルス信号、
VCK クロック信号、 VENB 出力イネーブル信号、
XCP 反転スイッチ制御信号
Claims (16)
- 受信信号のエラーを検出するインターフェース回路を介して得られる受信信号から生成される表示データに基づいて、電気光学装置を駆動するための駆動回路であって、
前記エラーの検出回数をカウントし、該検出回数が所与の回数連続したか否かを検出するエラー処理部と、
前記表示データに基づいて前記電気光学装置のソース線を駆動するためのソース線駆動部とを含み、
前記ソース線駆動部が、
前記検出回数が所与の回数連続したことが前記エラー処理部により検出されたことを条件に、前記表示データにかかわらずオフ表示となるように前記電気光学装置の駆動制御を行うことを特徴とする駆動回路。 - 請求項1において、
前記エラー処理部が、
前記受信信号の正常受信回数をカウントし、該正常受信回数が所与の回数連続したか否かを検出し、
前記ソース線駆動部が、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが前記エラー処理部により検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行うことを特徴とする駆動回路。 - 請求項2において、
前記オフ表示の期間から、前記表示データに基づく前記電気光学装置の駆動制御を行うオン表示の期間への切換タイミングは、1垂直走査期間の開始タイミングであることを特徴とする駆動回路。 - 請求項1乃至3のいずれかにおいて、
前記オフ表示は、
1水平走査期間の開始タイミングに同期して行われることを特徴とする駆動回路。 - 受信信号のエラーを検出するインターフェース回路を介して得られる受信信号から生成される表示データに基づいて、電気光学装置を駆動するための駆動回路であって、
前記受信信号の正常受信回数をカウントし、該正常受信回数が所与の回数連続したか否かを検出するエラー処理部と、
前記表示データに基づいて前記電気光学装置のソース線を駆動するためのソース線駆動部とを含み、
オフ表示の期間中に前記正常受信回数が所与の回数連続したことが前記エラー処理部により検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行うことを特徴とする駆動回路。 - 請求項5において、
前記オフ表示の期間から、前記表示データに基づく前記電気光学装置の駆動制御を行うオン表示の期間への切換タイミングは、1垂直走査期間の開始タイミングであることを特徴とする駆動回路。 - 請求項1乃至6のいずれかにおいて、
前記受信信号が、シリアル信号であり、
前記エラー処理部が、
1ピクセル毎にエラーの有無をカウントして、前記検出回数又は前記正常受信回数を求めることを特徴とする駆動回路。 - 請求項1乃至7のいずれかにおいて、
前記ソース線駆動部が、
各出力バッファが、前記電気光学装置の複数のソース線の各ソース線を駆動するための複数の出力バッファを含み、
前記オフ表示の期間中に所与のオフ信号が供給される各ソース線に接続される各出力バッファの出力が、ハイインピーダンス状態となるように制御されることを特徴とする駆動回路。 - 請求項1乃至7のいずれかにおいて、
前記ソース線駆動部が、
前記オフ表示期間中に所与のオフ信号を前記電気光学装置の複数のソース線に供給することを特徴とする駆動回路。 - 請求項1乃至9のいずれかにおいて、
前記電気光学装置が、各画素電極が複数のゲート線の各ゲート線と複数のソース線の各ソース線とにより特定される複数の画素電極を含む場合に、
各画素電極に対向する対向電極の電圧を前記画素電極に印加するように制御することで、前記オフ表示を行うことを特徴とする駆動回路。 - 表示データに基づいて電気光学装置を駆動するための駆動方法であって、
前記表示データを生成するための受信信号のエラーの検出回数をカウントし、
該検出回数が所与の回数連続したか否かを検出し、
前記検出回数が所与の回数連続したことが検出されない期間では、前記受信信号から得られる表示データに基づいて前記電気光学装置を駆動し、
前記検出回数が所与の回数連続したことが検出されたことを条件に、前記表示データにかかわらずオフ表示となるように前記電気光学装置の駆動制御を行うこと特徴とする駆動方法。 - 請求項11において、
前記受信信号の正常受信回数をカウントし、
該正常受信回数が所与の回数連続したか否かを検出し、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行うことを特徴とする駆動方法。 - 表示データに基づいて電気光学装置を駆動するための駆動方法であって、
前記表示データを生成するための受信信号の正常受信回数をカウントし、
該正常受信回数が所与の回数連続したか否かを検出し、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが検出されない期間では、前記表示データにかかわらずオフ表示を継続し、
前記オフ表示の期間中に前記正常受信回数が所与の回数連続したことが検出されたことを条件に、表示データに基づいて前記電気光学装置の駆動制御を行うことを特徴とする駆動方法。 - 複数のゲート線と、
複数のソース線と、
各画素が、前記複数のゲート線の各ゲート線と前記複数のソース線の各ソース線とにより特定される複数の画素と、
前記複数のゲート線及び前記複数のソース線のうち少なくとも前記複数のソース線を駆動する請求項1乃至10のいずれか記載の駆動回路とを含むことを特徴とする電気光学装置。 - 請求項14記載の電気光学装置を含むことを特徴とする電子機器。
- ホストと、
前記ホストに接続される送信側インターフェース回路と、
前記送信側インターフェース回路からのシリアル信号を受信する受信側インターフェース回路と、
前記受信側インターフェース回路の受信信号から得られる表示データが供給される請求項1乃至10のいずれか記載の駆動回路と、
前記表示データに基づいて前記駆動回路により駆動される電気光学装置とを含むことを特徴とする電子機器。
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JP2006112932A JP2007286305A (ja) | 2006-04-17 | 2006-04-17 | 駆動回路、駆動方法、電気光学装置及び電子機器 |
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JP2018136370A (ja) * | 2017-02-20 | 2018-08-30 | セイコーエプソン株式会社 | ドライバー、電気光学装置及び電子機器 |
CN108988122A (zh) * | 2018-09-30 | 2018-12-11 | 无锡源清瑞光激光科技有限公司 | 一种适用于激光点焊的qcw准连续半导体激光控制*** |
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CN111613159A (zh) * | 2019-02-26 | 2020-09-01 | 精工爱普生株式会社 | 定时控制器和显示装置 |
US10861363B2 (en) | 2018-06-25 | 2020-12-08 | Seiko Epson Corporation | Display driver, electronic apparatus, and mobile body |
-
2006
- 2006-04-17 JP JP2006112932A patent/JP2007286305A/ja active Pending
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US9858878B2 (en) | 2013-04-23 | 2018-01-02 | Sharp Kabushiki Kaisha | Liquid crystal display device |
KR20150057463A (ko) * | 2013-11-19 | 2015-05-28 | 엘지디스플레이 주식회사 | 타이밍 콘트롤러와 이를 이용한 표시장치 |
KR102063350B1 (ko) * | 2013-11-19 | 2020-01-07 | 엘지디스플레이 주식회사 | 타이밍 콘트롤러와 이를 이용한 표시장치 |
CN104157258A (zh) * | 2014-08-27 | 2014-11-19 | 南京中电熊猫液晶显示科技有限公司 | 源极驱动器及显示器 |
JP2018136370A (ja) * | 2017-02-20 | 2018-08-30 | セイコーエプソン株式会社 | ドライバー、電気光学装置及び電子機器 |
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