JP2020003802A - 表示装置及びその駆動方法 - Google Patents

Abstract

【課題】消費電力を減らすことができる表示装置、及びその駆動方法を提供する。【解決手段】表示装置の駆動方法は、データ駆動部と、ゲート駆動部と、データ駆動部及びゲート駆動部を制御する信号制御部と、アナログ電源電圧の印加を受けてデータ駆動部に階調電圧を伝達する階調電圧生成部とを含む表示装置において、信号制御部は、データ駆動部に映像データを印加しないブランク時間の間に、データ駆動部がいずれも同一のデータ電圧を出力し、階調電圧生成部が全て同一の階調電圧を出力できるように制御し、階調電圧生成部は、データ駆動部に映像データを印加する時間に出力する階調電圧を保存する第１記憶部と、ブランク時間に出力される階調電圧を保存する第２記憶部とを含み、階調電圧生成部は、ブランク時間の間に、アナログ電源電圧の印加を受けて第２記憶部に保存される全て同一の階調電圧を出力することを含む。【選択図】図１

Description

本発明は、表示装置及びその駆動方法に関し、より詳しくは、消費電力を削減できる表示装置及びその駆動方法に関する。

今日、幅広く利用されるコンピュータモニタ、テレビ、及び携帯電話機などには表示装置が必要である。表示装置には、陰極線管表示装置、液晶表示装置、及びプラズマ表示装置などがある。

このような表示装置は、表示パネル及び信号制御部を含む。信号制御部は、外部から印加された映像信号と共に表示パネルを駆動するための制御信号を生成し、表示パネルに伝送して表示装置を駆動する。

表示パネルが表示する画像は、静止画と動画とに大きく区分される。表示パネルは、１秒当たり複数のフレームを示し、このとき、各フレームが有する映像データが同一であれば、静止画を表示する。また、各フレームが有する映像データが相異すれば、動画を表示する。

このとき、信号制御部は、表示パネルが動画を表示するときだけでなく、静止画を表示するときにも、グラフィック処理装置から同一の映像データを毎フレームごとに受信するため、消費電力量が過多になるという問題点があった。

そこで、本発明の目的は、消費電力を減らすことができる表示装置、及びその駆動方法を提供することにある。

このような課題を解決するために、本発明の実施形態による表示装置は、ゲート線と、データ線、ゲート線及びデータ線に接続されている画素を含む表示パネルと、データ線に接続されているデータ駆動部と、ゲート線に接続されているゲート駆動部と、データ駆動部及びゲート駆動部を制御する信号制御部とを含み、信号制御部が、データ駆動部に映像データを印加しないブランク時間の間に、データ駆動部を駆動する電源電圧を印加しない。

電源電圧は、アナログ電源電圧であってもよい。

電源電圧を生成するＰＭＩＣ部をさらに含んでもよい。

データ駆動部に階調電圧を伝達する階調電圧生成部をさらに含み、階調電圧生成部は、通常はアナログ電源電圧の印加を受け、ブランク時間の間はアナログ電源電圧の印加を受けなくてもよい。

階調電圧生成部は、ブランク時間に出力されるＢＰＣ用階調電圧が保存されているバンクを含み、ブランク時間の間にＢＰＣ用階調電圧を出力してもよい。

ＢＰＣ用階調電圧は０Ｖ電圧であってもよい。

表示パネルに共通電圧を印加するＤＣ−ＤＣ部をさらに含んでもよい。

ＤＣ−ＤＣ部は通常、アナログ電源電圧の印加を受け、ブランク時間の間はアナログ電源電圧の印加を受けなくてもよい。

ＤＣ−ＤＣ部は、通常、ゲートオン電圧、ゲートオフ電圧及び共通電圧のうちの少なくとも一つを生成することができる。

ＤＣ−ＤＣ部は、ゲートオフ電圧及び共通電圧を生成し、ゲートオフ電圧を生成するＤＣ−ＤＣと、共通電圧を生成するＤＣ−ＤＣとが、それぞれ形成されてもよい。

データ駆動部、階調電圧生成部及びＤＣ−ＤＣ部は、通常はアナログ電源電圧の印加を受け、データ駆動部及び階調電圧生成部は、ブランク時間の間にアナログ電源電圧の印加を受けず、ＤＣ−ＤＣ部はブランク時間の間にアナログ電源電圧の印加を受けてもよい。

データ駆動部は、出力バッファ部、ＤＣ−ＡＣ変換器、ラッチ部、及びシフトレジスタを含み、出力バッファ部及びＤＣ−ＡＣ変換器は通常アナログ電源電圧の印加を受け、ブランク時間の間は、アナログ電源電圧の印加を受けなくてもよい。

ＰＭＩＣ部は、電源電圧だけでなく、ゲートオン電圧または共通電圧をさらに通常生成してもよい。

電源電圧は、デジタル電源電圧を含んでもよい。

デジタル電源電圧は通常、データ駆動部に印加され、ブランク時間の間は、すくなくともアナログ電源電圧またはデジタル電源電圧のいずれかはデータ駆動部に選択的に印加されない。

データ駆動部は、出力バッファ部、ＤＣ−ＡＣ変換器、ラッチ部、及びシフトレジスタを含み、出力バッファ部及びＤＣ−ＡＣ変換器は通常アナログ電源電圧の印加を受け、ブランク時間の間はアナログ電源電圧の印加を受けなくてもよい。

ラッチ部及びシフトレジスタは通常、デジタル電源電圧の印加を受け、ブランク時間の間はデジタル電源電圧の印加を受けなくてもよい。

データ駆動部に階調電圧を伝達する階調電圧生成部をさらに含み、階調電圧生成部は通常デジタル電源電圧及びアナログ電源電圧の印加を受け、ブランク時間の間はすくなくともデジタル電源電圧またはアナログ電源電圧のいずれか１つの印加を受けなくてもよい。

デジタル電源電圧を先に印加し、それから一定時間が経過した後、アナログ電源電圧を印加し、その後、アナログ電源電圧を先に遮断した後、デジタル電源電圧を遮断してもよい。

アナログ電源電圧が印加されない時間は、ブランク時間であってもよい。

電源電圧は、デジタル電源電圧であってもよい。

データ駆動部は、出力バッファ部、ＤＣ−ＡＣ変換器、ラッチ部、及びシフトレジスタを含み、ラッチ部及びシフトレジスタは通常デジタル電源電圧の印加を受け、ブランク時
間の間はデジタル電源電圧の印加を受けなくてもよい。

データ駆動部に階調電圧を伝達する階調電圧生成部をさらに含み、階調電圧生成部は通常デジタル電源電圧の印加を受け、ブランク時間の間はデジタル電源電圧の印加を受けなくてもよい。

本発明の実施形態による表示装置は、ゲート線と、データ線、ゲート線及びデータ線に接続されている画素を含む表示パネルと、データ線に接続されているデータ駆動部と、ゲート線に接続されているゲート駆動部と、データ駆動部及びゲート駆動部を制御する信号制御部とを含み、信号制御部がデータ駆動部に新たな映像データを印加しないブランク時間の間に、データ駆動部にクロック信号を印加しない。

信号制御部は、クロック信号を生成するＰＬＬ部及びクロック信号を出力する出力端を含み、データ駆動部は、クロック信号を受信する受信端を含み、信号制御部のイネーブル信号によりＰＬＬ部を制御して、ブランク時間の間にクロック信号を発生させなくてもよい。

信号制御部はクロック信号を出力する出力端を含み、データ駆動部は通常クロック信号を受信する受信端を含み、信号制御部のイネーブル信号によって、出力端はブランク時間の間にクロック信号を出力しなくてもよい。

出力端と受信端は一対の配線により接続されており、クロック信号を出力しないときは、一対の配線のうちの一つをフローティングさせて出力しなくてもよい。

信号制御部は、データ駆動部に映像データを印加しないブランク時間の間に、データ駆動部を駆動する電源電圧を印加しなくてもよい。

電源電圧は、アナログ電源電圧であってもよい。

データ駆動部に階調電圧を伝達する階調電圧生成部をさらに含み、階調電圧生成部は通常、アナログ電源電圧の印加を受け、ブランク時間の間はアナログ電源電圧の印加を受けなくてもよい。

表示パネルに共通電圧を印加するＤＣ−ＤＣ部をさらに含んでもよい。

ＤＣ−ＤＣ部は通常、アナログ電源電圧の印加を受け、ブランク時間の間はアナログ電源電圧の印加を受けなくてもよい。

ＤＣ−ＤＣ部は、ゲートオン電圧、ゲートオフ電圧、及び共通電圧のうちの少なくとも一つを生成してもよい。

データ駆動部、階調電圧生成部、及びＤＣ−ＤＣ部は、通常、アナログ電源電圧の印加を受け、データ駆動部及び階調電圧生成部は、ブランク時間の間にアナログ電源電圧の印加を受けず、ＤＣ−ＤＣ部は、ブランク時間の間にアナログ電源電圧の印加を受けてもよい。

データ駆動部は、出力バッファ部、ＤＣ−ＡＣ変換器、ラッチ部、及びシフトレジスタを含み、出力バッファ部及びＤＣ−ＡＣ変換器は、通常アナログ電源電圧の印加を受け、ブランク時間の間はアナログ電源電圧の印加を受けなくてもよい。

本発明の実施形態による表示装置の駆動方法は、ゲート線と、データ線、ゲート線及びデータ線に接続されている画素を含む表示パネルと、データ線に接続されているデータ駆動部と、ゲート線に接続されているゲート駆動部と、データ駆動部及びゲート駆動部を制御する信号制御部とを含む表示装置において、信号制御部がデータ駆動部に映像データを印加しないブランク時間の間に、データ駆動部を駆動する電源電圧を印加しないようにすることを含む。

電源電圧は、アナログ電源電圧であってもよい。

表示装置は、電源電圧を生成するＰＭＩＣ部をさらに含んでもよい。

表示装置は、データ駆動部に通常階調電圧を伝達する階調電圧生成部をさらに含み、信号制御部は、通常アナログ電源電圧の印加を受ける階調電圧生成部に、ブランク時間の間はアナログ電源電圧を印加しないことをさらに含んでもよい。

階調電圧生成部は、ブランク時間に出力されるＢＰＣ用階調電圧が保存されているバンクを含み、階調電圧生成部は、ブランク時間の間にＢＰＣ用階調電圧を出力してもよい。

ＢＰＣ用階調電圧は０Ｖ電圧であってもよい。

表示装置は、表示パネルに共通電圧を印加するＤＣ−ＤＣ部をさらに含んでもよい。

信号制御部は、通常アナログ電源電圧の印加を受けるＤＣ−ＤＣ部に、ブランク時間の間はアナログ電源電圧を印加しないことをさらに含んでもよい。

ＤＣ−ＤＣ部が、ゲートオン電圧、ゲートオフ電圧及び共通電圧のうちの少なくとも一つを生成するようにすることをさらに含んでもよい。

ＤＣ−ＤＣ部が、ゲートオフ電圧及び共通電圧を生成するようにすることをさらに含み、ゲートオフ電圧を生成するＤＣ−ＤＣ部と、共通電圧を生成するＤＣ−ＤＣ部とが、ＤＣ−ＤＣ部に含まれてもよい。

信号制御部は、アナログ電源電圧の印加を受けるデータ駆動部、階調電圧生成部、及びＤＣ−ＤＣ部に対して、ブランク時間の間にデータ駆動部及び階調電圧生成部は、アナログ電源電圧の印加を受けないようにし、ＤＣ−ＤＣ部は、ブランク時間の間にアナログ電源電圧の印加を受けるようにすることをさらに含んでもよい。

データ駆動部は、出力バッファ部、ＤＣ−ＡＣ変換器、ラッチ部、及びシフトレジスタを含み、信号制御部は、アナログ電源電圧の印加を受ける出力バッファ部及びＤＣ−ＡＣ変換器が、ブランク時間の間はアナログ電源電圧の印加を受けるようにすることをさらに含んでもよい。

ＰＭＩＣ部は、電源電圧だけでなく、ゲートオン電圧または共通電圧をさらに生成してもよい。

電源電圧はデジタル電源電圧を含んでもよい。

信号制御部は、デジタル電源電圧の印加を受けるデータ駆動部に、ブランク時間の間はアナログ電源電圧またはデジタル電源電圧の少なくとも１つは印加されないようにすることをさらに含んでもよい。

データ駆動部は、出力バッファ部、ＤＣ−ＡＣ変換器、ラッチ部、及びシフトレジスタを含み、信号制御部は、通常、アナログ電源電圧の印加を受ける出力バッファ部及びＤＣ−ＡＣ変換器が、ブランク時間の間はアナログ電源電圧の印加を受けないようにすることをさらに含んでもよい。

信号制御部は、通常、デジタル電源電圧の印加を受けるラッチ部及びシフトレジスタが、ブランク時間の間はデジタル電源電圧の印加を受けないようにすることをさらに含んでもよい。

表示装置は、データ駆動部に階調電圧を伝達する階調電圧生成部をさらに含み、信号制御部は、アナログ電源電圧及びデジタル電源電圧の印加を受ける階調電圧生成部が、ブランク時間の間はデジタル電源電圧またはアナログ電源電圧の印加を受けないようにすることをさらに含んでもよい。

デジタル電源電圧を先に印加し、それから一定時間が経過した後、アナログ電源電圧を印加し、その後、アナログ電源電圧を先に遮断した後、デジタル電源電圧を遮断してもよい。

アナログ電源電圧が印加されない時間は、ブランク時間であってもよい。

電源電圧は、デジタル電源電圧であってもよい。

データ駆動部は、出力バッファ部、ＤＣ−ＡＣ変換器、ラッチ部、及びシフトレジスタを含み、信号制御部は、通常、デジタル電源電圧の印加を受けるラッチ部及びシフトレジスタを、ブランク時間の間デジタル電源電圧の印加を受けないように制御してもよい。

表示装置は、データ駆動部に階調電圧を伝達する階調電圧生成部をさらに含み、信号制御部は、通常、デジタル電源電圧の印加を受ける階調電圧生成部を、ブランク時間の間デジタル電源電圧の印加を受けないように制御してもよい。

本発明の実施形態による表示装置の駆動方法は、ゲート線と、データ線、ゲート線及びデータ線に接続されている画素を含む表示パネルと、データ線に接続されているデータ駆動部と、ゲート線に接続されているゲート駆動部と、データ駆動部及びゲート駆動部を制御する信号制御部とを含む表示装置において、信号制御部がデータ駆動部に映像データを印加しないブランク時間の間に、データ駆動部にクロック信号を印加しないようにすることを含む。

信号制御部は、通常、クロック信号を生成するＰＬＬ部及びクロック信号を出力する出力端を含み、データ駆動部はクロック信号を受信する受信端を含み、信号制御部はイネーブル信号によりＰＬＬ部を制御して、ブランク時間の間にクロック信号が発生しないようにすることをさらに含んでもよい。

信号制御部は通常クロック信号を出力する出力端を含み、データ駆動部は通常クロック信号を受信する受信端を含み、信号制御部は、イネーブル信号によって出力端がブランク時間の間にクロック信号を出力しないようにすることをさらに含んでもよい。

出力端と受信端は、一対の配線により接続されており、クロック信号を出力しないように、信号制御部が一対の配線のうちの一つをフローティングさせてもよい。

信号制御部がデータ駆動部に映像データを印加しないブランク時間の間に、データ駆動部を駆動する電源電圧を印加しないようにすることをさらに含んでもよい。

電源電圧は、アナログ電源電圧であってもよい。

表示装置は、通常データ駆動部に階調電圧を伝達する階調電圧生成部をさらに含み、信号制御部は、通常アナログ電源電圧の印加を受ける階調電圧生成部が、ブランク時間の間アナログ電源電圧の印加を受けるようにすることをさらに含んでもよい。

表示装置は、表示パネルに共通電圧を印加するＤＣ−ＤＣ部をさらに含んでもよい。

信号制御部は、アナログ電源電圧の印加を受けるＤＣ−ＤＣ部が、ブランク時間の間はアナログ電源電圧の印加を受けないようにすることをさらに含んでもよい。

ＤＣ−ＤＣ部が、ゲートオン電圧、ゲートオフ電圧、及び共通電圧のうちの少なくとも一つを生成するようにすることをさらに含んでもよい。

信号制御部は、アナログ電源電圧の印加を受けるデータ駆動部、階調電圧生成部、及びＤＣ−ＤＣ部に対して、ブランク時間の間にデータ駆動部及び階調電圧生成部は、アナログ電源電圧の印加を受けないようにし、ＤＣ−ＤＣ部は、ブランク時間の間にアナログ電源電圧の印加を受けるようにすることをさらに含んでもよい。

データ駆動部は、出力バッファ部、ＤＣ−ＡＣ変換器、ラッチ部、及びシフトレジスタを含み、信号制御部は、通常アナログ電源電圧の印加を受ける出力バッファ部及びＤＣ−ＡＣ変換器が、ブランク時間の間はアナログ電源電圧の印加を受けないようにすることをさらに含んでもよい。

以上のように、ブランク時間を利用して表示装置内で駆動電圧またはクロック信号の少なくとも１つを遮断させて、ブランク時間の間、通常当該駆動部が動作しないようにすることにより、表示装置の消費電力を減らす。

本発明の一実施形態による表示装置のブロック図である。 本発明の実施形態による表示装置における信号を遮断する構造を示したブロック図である。 本発明の一実施形態による表示装置の信号の印加のタイミング図である。 本発明の実施形態による階調電圧生成部のブロック図である。 本発明の他の実施形態によるＰＭＩＣ部のブロック図である。 本発明の他の実施形態によるＤＣ−ＤＣ部のブロック図である。 本発明の実施形態によるＰＭＩＣ部６５０及び周辺回路を示した図面である。 図７による信号の印加のタイミング図である。 本発明の一実施形態によるＡＶＤＤ電圧の印加方式を示したブロック図である。 本発明の実施形態によるデータ駆動部のブロック図である。 図１０の実施形態によるデータ駆動部のうちのＡＶＤＤ電圧が使用される部分を拡大して示した図面である。 他の実施形態によるデータ駆動部のうちのＤＶＤＤ電圧が使用される部分を拡大して示した図面である。 本発明の一実施形態によってデジタル電源電圧とアナログ電源電圧を共に制御するタイミング図である。 本発明の一実施形態によってクロック信号を利用して消費電力を減らす方法についてのブロック図である。 本発明の一実施形態によってクロック信号を利用して消費電力を減らす方法についてのタイミング図である。 本発明の一実施形態と比較例の映像表示周波数による消費電流のグラフである。

添付した図面を参照して、本発明の実施形態について本発明が属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は種々の異なる形態に実現でき、ここで説明する実施形態に限られない。

図面において、種々の層及び領域を明確に表現するために、厚さを拡大して示した。明細書の全体にわたって類似する部分に対しては同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の「上」にあるというとき、これは他の部分の「すぐ上」にある場合だけでなく、その中間に他の部分がある場合も含む。一方、ある部分が他の部分の「すぐ上」にあるというときには、中間に他の部分がないことを意味する。

以下、本発明の実施形態による表示装置について、図１を参照して詳細に説明する。

図１は、本発明の一実施形態による表示装置のブロック図である。

本発明の一実施形態による表示装置は、図１に示したように、映像（動画映像を含む）を表示する表示パネル３００、表示パネル３００のデータ線及びゲート線を駆動させるためにそれぞれに接続されたデータ駆動部５００及びゲート駆動部４００を含む。また、信号制御部６００はデータ駆動部５００及びゲート駆動部４００を制御するとともに、データ駆動部５００によって要求される電圧を生成する階調電圧生成部８００を制御する。さらに、信号制御部６００はＤＣ−ＤＣ部６６０及びＰＭＩＣ部６５０を制御する。ＰＭＩＣ部６５０は、外部電源部７００から電源の印加を受ける。

以下、各部分について詳細に説明し、先ず表示パネル３００について説明する。

表示パネル３００は、複数のゲート線Ｇ１−Ｇｎと、複数のデータ線Ｄ１−Ｄｍを含み、複数のゲート線Ｇ１−Ｇｎは、横方向に延在しており、複数のデータ線Ｄ１−Ｄｍは、複数のゲート線Ｇ１−Ｇｎと交差して縦方向に延在している。

一つのゲート線Ｇ１−Ｇｎ及び一つのデータ線Ｄ１−Ｄｍは一つの画素部と接続されており、それぞれの画素部にはゲート線Ｇ１−Ｇｎ及びデータ線Ｄ１−Ｄｍと接続されている少なくとも１つのスイッチング素子Ｑ（図１に図示しないが、薄膜の半導電性を有するトランジスタやゲート及びソース電極を有するＴＦＴであってもよい。）を含む。スイッチング素子Ｑは画素部の画素電極に接続されるドレイン電極等の出力端子を含んでもよい。画素電極は、液晶表示装置である場合には、液晶キャパシタの一端を構成し、他端は、いわゆる共通電極に接続される。有機発光表示装置の場合、ドレイン電極は、ＯＬＥＤの一端へ流す電流の大きさを制御する駆動トランジスタに容量として蓄積された制御信号を提供する。その他の表示装置の種類によってスイッチング素子Ｑの出力機能の役割は互いに異なってもよい（例えば、プラズマ、ＬＣＤ、ＯＬＥＤ、電気泳動、表面浸潤性電解質等）。

以下、表示パネル３００は液晶表示パネルを中心に説明する。しかし、本発明が適用できる表示パネル３００には、液晶表示パネル以外に、有機発光表示パネル、電気泳動表示パネル、プラズマ表示パネルなど多様な表示パネルを用いることができる。

表示パネル３００は、静止画と動画を表示することができる。連続する複数のフレームが同一の映像データを有していれば、静止画を表示し、互いに異なる映像データを有していれば、動画を表示する。また、信号制御部６００は、静止画を表示するとき画像を表示する静止画周波数を、動画を表示するとき画像を表示する動画周波数よりも低い低周波数で表示するようにしてもよい。

信号制御部６００は、外部から入力される映像データＲ、Ｇ、Ｂを液晶表示パネル３００の動作条件に適するように処理し、例えば、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、メインクロック信号ＭＣＬＫ、及びデータイネーブル信号ＤＥなどの外部から入力される入力制御信号に応答する。そして、信号制御部６００は、映像データＲ’、Ｇ’、Ｂ’、ゲート制御信号ＣＯＮＴ１、データ制御信号ＣＯＮＴ２、及びクロックｃｌｏｃｋ信号を生成及び出力する。

ゲート制御信号ＣＯＮＴ１は、ゲートオンパルス（ゲート信号ＧＳのハイ区間）の出力開始を指示する垂直同期開始信号ＳＴＶ（以下、「ＳＴＶ信号」という）、及びゲートオンパルスの出力時期を制御するゲートクロック信号ＣＰＶ（以下、「ＣＰＶ信号」という）などを含む。

データ制御信号ＣＯＮＴ２は、映像データＤＡＴの入力開始を指示する水平同期開始信号ＳＴＨ、及びデータ線Ｄ１−Ｄｍに当該データ電圧の印加を指示するロード信号ＴＰなどを含む。

表示パネル３００の複数のゲート線Ｇ１−Ｇｎはゲート駆動部４００と接続されており、ゲート駆動部４００は、信号制御部６００から印加されたゲート制御信号ＣＯＮＴ１によって、ゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆを交互にゲート線Ｇ１−Ｇｎに印加する。図１の実施形態においては、ゲート駆動部４００から出力するゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆには、ＤＣ−ＤＣ部６６０から入力を受けた電圧を使用する。しかし、実施形態によっては、ゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆのうちの一つの電圧だけがＤＣ−ＤＣ部６６０から印加を受け、それ以外の一つの電圧は、例えば、ＤＣ−ＤＣ部６６０から印加された１つの電圧に応じて、ゲート駆動部４００で生成されてもよい。

表示パネル３００の複数のデータ線Ｄ１−Ｄｍはデータ駆動部５００と接続されており、データ駆動部５００は、信号制御部６００からデータ制御信号ＣＯＮＴ２及び映像データＤＡＴが伝達される。データ駆動部５００は、階調電圧生成部８００で生成された階調電圧を利用して、映像データＤＡＴをアナログデータ電圧に変換し、これをデータ線Ｄ１−Ｄｍに伝達する。

図１の実施形態において、データ駆動部５００、階調電圧生成部８００及びＤＣ−ＤＣ部６６０によって生成される出力電圧は、電源部からの電源電圧として出力されるＡＶＤＤ電圧またはＤＶＤＤ電圧の少なくとも１つに対応する。ここで、ＡＶＤＤ電圧は、図１のデータ駆動部５００や階調電圧生成部８００のようなアナログ信号出力部によって用いられるアナログ電源電圧であってもよく、ＤＶＤＤ電圧は図１のデータ駆動部５００や階調電圧生成部８００のようなデジタル信号処理部によって用いられるデジタル電源電圧であってもよい。

このようなＡＶＤＤまたはＤＶＤＤ電源電圧は、外部電源部７００によって提供された１つ以上の外部電源信号を利用して生成される。ＤＶＤＤ電源電圧は、例えば図１のＰＭＩＣ部６５０で変換される。

ＰＭＩＣ部６５０は集積回路で構成されてもよく、複数の入力端子と複数の出力端子を有してもよい。ＰＭＩＣ部６５０では、外部電源部７００から外部電源電圧の印加（１ルート参照）を受け、信号制御部６００から制御信号の印加（４ルート参照）受ける。外部インダクタ（Ｌ）と連動して動作するための交換型インダクタ回路を含むＰＭＩＣ部６５０では、信号制御部６００の制御信号に従って外部電源電圧に基づいてＤＶＤＤ電圧及びＡＶＤＤ電圧を生成する。

ＰＭＩＣ部６５０において、ＡＶＤＤ電圧は、外部電源電圧に基づいて生成されたスイッチング信号と、インダクタ及びダイオードを経て生成される（図１の２及び５ルート参照）。また、ＰＭＩＣ部６５０において、ＤＶＤＤ電圧は交換型インダクタを用いて外部電源電圧を変形し、所望のレベルにて生成される（図１の３及び６ルート参照）。より具体的には、電気的な流れの第一パルスは、外部インダクタ（Ｌ）を通じて流れるようになり、それから遮断される。これに対応して、外部インダクタ（Ｌ）はダイオードを通じて出力される電気的な流れの第二パルスを提供する。外部キャパシタ（図示せず）は、対応する電圧レベルをＡＶＤＤのレベルとして提供するために電気的な流れの第二パルスを集積する。ＡＶＤＤのレベルは外部電源電圧よりも大きく、ＤＶＤＤのレベルよりも大きい。

図１において、１ルートは、外部電源電圧（例えば５ボルト）がＡＶＤＤ及びＤＶＤＤ電圧を共に生成するように、外部電源部７００からＰＭＩＣ部６５０に入力される場合を示しており、２ルートは、外部電源がＡＶＤＤ電圧を生成するように、外部電源部７００から外部インダクタ（Ｌ）やＰＭＩＣ部６５０に入力される場合を示しており、３ルートは、外部電源電圧がＤＶＤＤ電圧を生成するように、外部電源部７００からＰＭＩＣ部６５０に入力される場合を示している。

実施形態によっては、１、２、及び３ルートが全て含まれていてもよく、また、全てのルートが含まれていなくてもよい。

図１において、４ルートは、信号制御部６００から制御信号がＰＭＩＣ部６５０に伝達される経路を示しており、５ルートは、ＰＭＩＣ部６５０からＡＶＤＤ電圧が出力される経路を示しており、６ルートは、ＰＭＩＣ部６５０からＤＶＤＤ電圧が出力される経路を示している。

ＰＭＩＣ部６５０から出力されたＡＶＤＤ電圧は、データ駆動部５００、階調電圧生成部８００、及びＤＣ−ＤＣ部６６０に印加され、ＤＶＤＤ電圧は、データ駆動部５００及び階調電圧生成部８００に印加されて、各部分が動作するようにする。

ＤＣ−ＤＣ部６６０は、ＰＭＩＣ部６５０からＡＶＤＤ電圧の印加を受けて、ＤＣ−ＤＣ変換を通じてゲートオン電圧Ｖｏｎ、ゲートオフ電圧Ｖｏｆｆ、及び共通電圧Ｖｃｏｍを生成するために印加されたＡＶＤＤ電圧のレベルを使用する。ゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆはゲート駆動部４００に伝達され、共通電圧Ｖｃｏｍは表示パネル３００の共通電極に伝達される。

本発明の実施形態による表示装置においては、消費電力を減少させるために、信号制御部６００からパネル駆動部へと画像を表示するデータが伝達されないブランク時間（ｂｌａｎｋ ｔｉｍｅ）に、表示装置のうちの少なくとも一つの駆動部、ゲート駆動部４００やデータ駆動部５００が動作しないようにする。パネル駆動部（例えばゲート駆動部４００やデータ駆動部５００）の少なくとも１つは、さらに消費電力を減少させるために、ブランク時間の間通常の最大電力で動作させない。ブランク時間の間に動作しない駆動部としては、ＰＭＩＣ部６５０、階調電圧生成部８００、データ駆動部５００、ＤＣ−ＤＣ部６６０、及びゲート駆動部４００があってもよい。

図１の実施形態においては、１乃至６ルートのうちの少なくとも一つをブランク時間の間に遮断して、ＡＶＤＤ電圧またはＤＶＤＤ電圧が生成されないようにして、ＡＶＤＤ電圧またはＤＶＤＤ電圧で動作するそれぞれのパネル駆動部が動作しないようにし、消費電力を減少させることができる。

つまり、１ルートをブランク時間の間に遮断して、外部電源部７００からＰＭＩＣ部６５０に外部電源が印加されないようにして、ＰＭＩＣ部６５０が動作しないようにする（例えば、ブランク時間の間、インダクタ（Ｌ）のレベルを上げない）。その結果、通常、ＰＭＩＣ部６５０で生成されるＡＶＤＤ電圧及びＤＶＤＤ電圧がいずれも生成されず、ＡＶＤＤ電圧及びＤＶＤＤ電圧がいずれも事前設定された閾値を下回る。

一方、２ルートをブランク時間の間に遮断すると、外部電源部７００の外部電源がインダクタ（Ｌ）に印加されないので、通常ＰＭＩＣ部６５０で生成されるＡＶＤＤ電圧の通常の値は生成されず、ＡＶＤＤ電圧は事前設定された最小の閾値を下回る。ＡＶＤＤ電圧の通常の値の印加を受けるときに動作する１つ以上の駆動回路は、事前設定された最小の閾値を下回るときに電力を下げるように構成される。その結果、ＡＶＤＤ電圧の印加を受ける１つ以上の駆動部（データ駆動部５００、階調電圧生成部８００、及びＤＣ−ＤＣ部６６０）は、自動的に各自電力を下げ（例えば、仮に、電力を切断する等して）、ブランク時間に動作させない。

一方、ＰＭＩＣ部６５０のＤＶＤＤ生成部に電源が印加される３ルートをブランク時間の間に遮断すると、通常のＤＶＤＤ値を生成するために外部電源部７００からＰＭＩＣ部６５０に通常印加される外部電源が、ＰＭＩＣ部６５０でＤＶＤＤ電圧が生成されるルートには印加されないようにして、ＤＶＤＤ電圧が生成されないようにする。それゆえ、通常生成されるＤＶＤＤ電圧の値ではなく、ＤＶＤＤ電圧の準閾値がＰＭＩＣ部６５０によって生成される。ＤＶＤＤ電圧の通常の値の印加を受けるときに最大電力で作動する１つ以上の駆動回路は、ＤＶＤＤ電圧が事前設定された最小閾値を下回るときに各自電力を下げるように構成される。
その結果、ＤＶＤＤ電圧の印加を受ける駆動部（データ駆動部５００及び階調電圧生成部８００）は、ブランク時間にそれぞれの最大電力消費値で動作しない。

一方、４ルートをブランク時間の間に遮断すると、動画が表示されるときに通常のＡＶＤＤ電圧や通常のＤＶＤＤ電圧の生成を制御するために、信号制御部６００からＰＭＩＣ部６５０に通常伝達される制御信号がデアサートされる。その結果、信号制御部６００から４ルートを通じてＰＭＩＣ部６５０に制御信号を印加せず、これに対応してＰＭＩＣ部６５０では、ＡＶＤＤ電圧またはＤＶＤＤ電圧もしくはその両方が生成されない。また、実施形態によっては、ＡＶＤＤ電圧またはＤＶＤＤ電圧もしくはその両方を生成しない制御信号が、ブランク時間の間に印加される。したがって、通常のＡＶＤＤ電圧の値及び通常のＤＶＤＤ電圧の値のうちの少なくとも一つの電圧が生成されない（通常とは動画が表示されるときに通常使用される値をいう）。

一方、５ルート及び６ルートをブランク時間の間に遮断すると、ＰＭＩＣ部６５０で通常のＡＶＤＤ電圧及び通常のＤＶＤＤ電圧が出力されない。つまり、ＰＭＩＣ部６５０において、５ルートにＡＶＤＤ電圧が出力されないように出力端を遮断するか、または６ルートにＤＶＤＤ電圧が出力されないように出力端を遮断する。

以上のように、通常の電源電圧が印加されず、通常のＡＶＤＤ電圧及び通常のＤＶＤＤ電圧が生成されないか、伝達されないようにして、データ駆動部５００、階調電圧生成部８００、及びＤＣ−ＤＣ部６６０のそれぞれに準閾値の電圧が印加される。ゲート駆動部４００も、ＤＣ−ＤＣ部６６０から通常のゲートオン電圧Ｖｏｎと通常のゲートオフ電圧Ｖｏｆｆが印加されないことによって動作させなくてもよい。その結果、ブランク時間の間に表示装置を通常の電力消費値で動作させないことで、消費電力が減少する。

ここで、ブランク時間は、水平ブランク時間（１Ｈ）と垂直ブランク時間（１Ｖ）のうちの一つまたは両方であってもよい。本実施形態では垂直ブランク時間（１Ｖ 例えば、ブランク時間はＳＴＶパルスの間の時間よりもかすかに小さい時間である。）を利用した（図３参照）。

図１では１〜６ルートを中心に説明したが、実施形態はこれに限られない。

また、図１の１〜６ルートのうちの少なくとも一つを遮断するためには、当該ルートにスイッチ（例えば、パストランジスタ（ａ ｐａｓｓ ｔｒａｎｓｉｓｔｅｒ）を使用するか、またはＭＵＸを使用して形成されてもよい。

これについては、図２を参照して説明する。

図２は、本発明の実施形態による表示装置における信号を遮断する構造を示したブロック図である。

図２の実施形態においては、図１とは異なって外部電源部７００及びＰＭＩＣ部６５０の間にＭＵＸまたはスイッチ６１０を設けた一実施形態であり、信号制御部６００がＭＵＸまたはスイッチ６１０の転換の状態を制御するＰＭＩＣ部６５０が用いるために、ＭＵＸまたはスイッチ６１０は、接地電圧ＧＮＤか外部電源部７００から供給される電源イネーブル信号のいずれか１つを選択的に供給する。つまり、ＭＵＸまたはスイッチ６１０は、信号制御部６００の制御信号によって、外部電源部７００から外部電源をＰＭＩＣ部６５０に伝達するか、または遮断させる。ＭＵＸまたはスイッチ６１０は、接地電圧ＧＮＤの印加を受け、外部電源と接地電圧ＧＮＤのうちの一つをＰＭＩＣ部６５０に伝達してもよい。

図２の実施形態は、図１の１ルートにＭＵＸまたはスイッチを設けた場合であり、図１の２〜６ルートでもＭＵＸまたはスイッチを設けて、遮断動作を行ってもよい。

ＭＵＸまたはスイッチにおいて、ＭＵＸは回路の動作によって遮断するもので、デジタル方式により遮断するものであるが、スイッチはアナログ方式により配線の接続をオープンさせることにより遮断する。

以下、図３を参照して、図１の実施形態による表示装置における波形図を説明する。

図３は、本発明の一実施形態による表示装置の信号印加タイミング図である。

図３に示したように、垂直同期開始信号ＳＴＶが印加された後、次の垂直同期開始信号ＳＴＶが印加される前までの時間（１００ｍｓ）のうち、画像を表示するデータＤａｔａが印加される時間を除いた時間（８４ｍｓ）はブランク時間である。このようなブランク時間（例えば、８４ｍｓ）の間に駆動部のうちの少なくとも一つが動作しないようにし、図３には電源電圧のうちの通常の動作レベルのＡＶＤＤ電圧が印加されない実施形態を示している。

つまり、図３においては、新たな映像情報のためのデータＤａｔａが印加される時間にはＡＶＤＤ電圧も生成されて、各駆動部（ゲート駆動部４００やデータ駆動部５００）にはＡＶＤＤ電圧が印加されて動作する。しかし、ブランク時間に通常値のＡＶＤＤ電圧が生成されないとき、または、代わりに準閾値がＡＶＤＤ提供線（ＡＶＤＤ−ｐｒｏｖｉｄｉｎｇ ｌｉｎｅｓ）に存在するとき、対応する駆動部（ゲート駆動部４００やデータ駆動部５００）は動作しないか、省電力モードかを、即座に転換する結果、ＡＶＤＤ電圧の印加を受ける駆動部は通常動作しないようになる。その結果、消費電力を減らすことができる。

以下、図４を参照して、本発明の実施形態による階調電圧生成部８００の構造及び動作について説明する。

図４は、本発明の実施形態による階調電圧生成部のブロック図である。

図４に示している階調電圧生成部８００は、図１で説明した通り、ＰＭＩＣ部６５０からＡＶＤＤ及びＤＶＤＤ電圧の印加を受けることで通常動作をし、階調電圧ＧＭＡ１〜１４を提供する。他方、これら電圧のうちの少なくとも一つの電圧をブランク時間の間に遮断して消費電力を減らす場合が、１ルート及び２ルートに示されている。つまり、１ルート及び２ルートにはそれぞれＰＭＩＣ部６５０からＡＶＤＤ電圧及びＤＶＤＤ電圧が印加され、これら電圧のうちの少なくとも一つがブランク期間の間に遮断される場合、階調電圧生成部８００が動作せず、階調電圧ＧＭＡ１〜１４が提供されない。

図４においては、以上のようにＡＶＤＤ電圧またはＤＶＤＤ電圧を遮断する場合以外にも、他の方式により階調電圧生成部８００が動作しないようにする実施形態も示している。

図４の３においては、階調電圧生成部８００が内部に出力する階調電圧ＧＭＡ１〜１４が保存されている内部レジスタである第１のレジスタバンク（Ｂａｎｋ Ａ）を有するが、図４の実施形態においては、バンクＡのみならず追加的にバンクＢ（Ｂａｎｋ Ｂ）をさらに有している。バンクＢは、ＢＰＣ（ｂｌａｃｋ ｔｉｍｅ ｐｏｗｅｒ ｃｏｎｔｒｏｌ）用で、ブランク時間に出力されるＢＰＣ用階調電圧が保存されており、各ＢＰＣ用階調電圧は０Ｖ値を有する。その結果、ブランク時間に階調電圧生成部８００が０Ｖの階調電圧ＧＭＡ１〜１４を出力するので、データ駆動部５００で生成されるデータ電圧も０Ｖを有し、消費電力が減少する。

本発明の実施形態で適用される階調電圧生成部８００は、図４の１’、２’及び３のうちの少なくとも一つだけが適用されてもよい。

図５においては、本発明の他の実施形態によるＰＭＩＣ部６５０を示している。

図５は、本発明の他の実施形態によるＰＭＩＣ部のブロック図である。

図５は、図１の実施形態とは異なり、ＤＣ−ＤＣ部６６０で生成されたゲートオフ電圧Ｖｏｆｆ及び共通電圧Ｖｃｏｍを、ＰＭＩＣ部６５０で生成する実施形態である。

図５においては、図１の実施形態でＰＭＩＣ部６５０の集積回路の構成を追加的に構成して、ゲートオフ電圧Ｖｏｆｆ及び共通電圧Ｖｃｏｍも生成するようにする実施形態であ
る。

図５の１ルートを参照すれば、ＰＭＩＣ部６５０ではブランク時間の間にゲートオフ電圧Ｖｏｆｆまたは共通電圧Ｖｃｏｍの出力端を遮断して、通常のゲートオフ電圧Ｖｏｆｆ及び通常の共通電圧Ｖｃｏｍが出力されないようにして、消費電力を減らすことができる。

図５において、Ｇａｍｍａ Ｒｅｆ．は階調電圧生成部８００を示し、Ｄ−ＩＣはデータ駆動部５００を示す。

図１において、通常のゲートオフ電圧Ｖｏｆｆ及び通常の共通電圧Ｖｃｏｍが生成されるためには、外部電源部７００、ＰＭＩＣ部６５０、及びＤＣ−ＤＣ部６６０を通らなければならないが、これを単純化して（回路の部品数を減らして）ゲートオフ電圧Ｖｏｆｆ及び共通電圧ＶｃｏｍがＰＭＩＣ部６５０で生成されるようにする実施形態が図５に示されている。

図６は、本発明の他の実施形態によるＤＣ−ＤＣ部のブロック図である。

図６の実施形態によるＤＣ−ＤＣ部６６０は、二つのＤＣ−ＤＣ変換部６６１、６６２を含み、それぞれのＤＣ−ＤＣ変換部６６１、６６２は、外部電源部７００から直接外部電源の印加を受ける。このとき、印加された外部電源をそれぞれＤＣ−ＤＣ変換して、通常の共通電圧Ｖｃｏｍ及び通常のゲートオフ電圧Ｖｏｆｆを生成する。

図６の実施形態においては示されていないが、ＭＵＸやアナログ変換部が選択的に提供されることで、ブランク時間の間に外部電源部７００の外部電源が各ＤＣ−ＤＣ変換部６６１、６６２に印加されないようにすると外部に共通電圧Ｖｃｏｍ及びゲートオフ電圧Ｖｏｆｆを出力しないので消費電力が減る。

以下、図７及び図８を参照して、ＰＭＩＣ部６５０及び周辺回路と、それによる信号印加タイミングについて説明する。

図７は、本発明の実施形態によるＰＭＩＣ部６５０及び周辺回路を示した図面であり、図８は、図７による信号印加タイミング図である。

図７においては、ＰＭＩＣ部６５０で集積回路ＩＣとして使用されたチップはＲＴ９９１０Ａであり、それによる周辺回路が示されている。

ＲＴ９９１０Ａの集積回路チップは、イネーブル入力端（図７のＢＰＣ−ＥＮピン１９参照）、及びゲートオン電圧Ｖｏｎを出力する端子（図７のＶＯＮＳ＿２２Ｖ参照）を有する。また、ＲＴ９９１０Ａの集積回路チップと周辺回路を通ってＡＶＤＤ電圧も出力（図７のＡＶＤＤ＿７．８Ｖ参照）される。

信号制御部６００では集積回路チップのイネーブル入力端（図７の１９）に印加される信号を伝送し、当該信号を利用して、例えばＢＰＣ信号を利用して、ＰＭＩＣ部６５０がブランク時間には通常の動作をしないように制御する。その結果、図７の実施形態によるＰＭＩＣ部６５０を使用する実施形態においては、ブランク時間には通常のＡＶＤＤ電圧と通常のゲートオン電圧Ｖｏｎが出力されないので、消費電力を減らすことができる。

図７の実施形態によるＰＭＩＣ部６５０を含む表示装置においては、図８に示した通りの信号タイミングを有する。

図８において、ＢＰＣ−ＥＮ信号は、信号制御部６００からＰＭＩＣ部６５０のイネーブル入力端に印加される信号である。ＢＰＣ−ＥＮ信号は、ブランク時間の区間（Ｂｌａｎｋｉｎｇ ｔｉｍｅ Ｐｅｒｉｏｄ）ＢＰがｔｒｕｅのとき、高い値を有し、ＰＭＩＣ部６５０が通常動作しないようにする。ＰＭＩＣ部６５０が通常動作をするとき（／ＥＮ＝０）、ＢＰＣ−ＥＮ信号は低い値を有する。すなわち、ＢＰＣ−ＥＮ信号が低い値のとき、ＰＭＩＣ部６５０は通常動作する。実施形態によっては、図８のＢＰＣ−ＥＮ信号において、高い値と低い値が互いに反転するような場合をＥＮ―ＢＰＣ信号という。つまり、ＢＰＣ−ＥＮ信号の高い値／低い値とは無関係に、ＢＰＣ−ＥＮ信号はブランク時間にＰＭＩＣ部６５０が動作しないようにする。

図８に示したように、垂直同期開始信号ＳＴＶが印加された後、次の垂直同期開始信号ＳＴＶが印加される前までの時間（１００ｍｓ）のうち、画像を表示するデータＤａｔａが印加される時間を除いた時間（８４ｍｓ）はブランク時間である。このようなブランク時間の間に、信号制御部６００ではＰＭＩＣ部６５０のイネーブル入力端に印加されるＢＰＣ−ＥＮ信号を高い値を有するように印加する。その結果、ＰＭＩＣ部６５０では通常のＡＶＤＤ電圧と通常のゲートオン電圧Ｖｏｎが生成されない。図８ではＡＶＤＤ電圧だけを示しており、通常のゲートオン電圧Ｖｏｎ（図示していない波形）はブランク時間の間には生成されない。

このようにブランク時間の間に通常のＡＶＤＤ電圧と通常のゲートオン電圧Ｖｏｎが生成されないので、ＡＶＤＤ電圧またはゲートオン電圧Ｖｏｎを使用する駆動部はブランク時間に通常の動作をせず、代わりに省電力モードとすることもできる。

つまり、図１の実施形態を参照すれば、ＡＶＤＤ電圧を使用する駆動部は、階調電圧生成部８００、データ駆動部５００、及びＤＣ−ＤＣ部６６０があって、これら駆動部はブランク時間の間に省電力消費モードで動作させてもよい。また、ゲートオン電圧Ｖｏｎを使用するゲート駆動部４００も、ブランク時間の間に通常の動作をしないようにさせてもよい。

図１の実施形態とは異なり、図７の実施形態ではゲートオン電圧ＶｏｎがＰＭＩＣ部６５０で生成されている。ＰＭＩＣ部６５０が作動されないとき、図７の通常のゲートオン電圧Ｖｏｎは生成されない。

以下、図９を参照して、他の方法によりブランク時間の間に駆動部が動作しないようにする方法について説明する。

図９は、本発明の一実施形態によるＡＶＤＤ電圧の印加方式を示したブロック図である。ここで、Ｄ−ＩＣはデータ駆動部５００に送られる通常動作イネーブル信号を示し、Ｇａｍｍａは階調電圧生成部８００に送られる通常動作イネーブル信号を示し、Ｖｃｏｍ―ｅｎはＤＣ−ＤＣ部６６０に送られる通常動作イネーブル信号を示し、そこではＤＣ−ＤＣ部６６０で通常生成されるＶｃｏｍ基準電圧信号（Ｖｃｏｍ ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ ｓｉｇｎａｌ）が表示パネルの共通電極に印加される。

図９の実施形態においては、データ駆動部５００、階調電圧生成部８００、及びＤＣ−ＤＣ部６６０のそれぞれへの印加のためにＰＭＩＣ部６５０で生成されたＡＶＤＤ電圧用に、３個の独立して作動するアナログスイッチ（ａｎａｌｏｇ ｓｗｉｔｃｈ）が用いられる。図９に示したように、マルチアナログスイッチは、ＡＶＤＤ電圧の電源と、ＡＶＤＤ電圧を保持するか提供するかの制御を可能とするもので、３個の制御駆動部の間に配置される。すなわち、スイッチをオン／オフさせることにより、ＡＶＤＤ電圧が、データ駆動部５００、階調電圧生成部８００、及びＤＣ−ＤＣ部６６０のうちの少なくとも一つに、ブランク時間の間に印加されないようにする。このとき、スイッチの動作は、信号制御部６００（Ｔ−ｃｏｎ）から印加される３ビットイネーブル信号Ｅｎａｂｌｅ（２：０）によって調節される。

図９ではアナログスイッチが示されているが、Ｍｕｘのようなデジタルスイッチを用いてもよい。また、信号制御部６００から印加されるイネーブル信号Ｅｎａｂｌｅは、３個のスイッチを個別制御できる信号として印加されてもよい。

図９の実施形態によってブランク時間にＡＶＤＤ電圧をオン／オフさせる場合の数は、次の表１の通りである。

ここで、非印加は、ＡＶＤＤ電圧が遮断される場合であり、印加は、ＡＶＤＤ電圧が当該駆動部に印加される場合である。

上記の表１に表したように、全部で７通りの場合が存在し、ブランク時間の間に少なくとも一つの駆動部にＡＶＤＤ電圧が印加されない。

これら７通りの場合のうち、消費電力の減少率が良くて、表示装置が画像を表示するとき問題が発生しない場合は、５番の場合である。つまり、データ駆動部５００と階調電圧生成部８００には、ブランク時間の間にＡＶＤＤ電圧を印加せず動作しないようにすることで消費電力を減らすが、ＤＣ−ＤＣ部６６０にはＡＶＤＤ電圧を印加して、共通電圧Ｖｃｏｍは生成されるようにする。共通電圧Ｖｃｏｍが印加されない場合には、表示パネルで基準電圧が変化して表示品質が低下するおそれがあるため、ブランク時間にも共通電圧Ｖｃｏｍは一定に維持する。

しかし、前記７通りの場合のうち、消費電力及び表示品質に問題がない場合には、それ以外の場合も全て適用可能である。

図９ではＡＶＤＤ電圧の印加だけを示しているが、実施形態によってはＤＶＤＤ電圧、ゲートオン電圧Ｖｏｎ、ゲートオフ電圧Ｖｏｆｆ、及び共通電圧Ｖｃｏｍに対しても適用可能である。

以下、図１０乃至図１２を参照して、ＡＶＤＤ電圧と共にＤＶＤＤ電圧が印加されるデータ駆動部５００について説明する。

図１０は、本発明の実施形態によるデータ駆動部のブロック図であり、図１１は、図１０の実施形態によるデータ駆動部のうちのＡＶＤＤ電圧が使用される部分を拡大して示した図面であり、図１２は、他の実施形態によるデータ駆動部のうちのＤＶＤＤ電圧が使用される部分を拡大して示した図面である。

先ず、図１０を参照して説明する。

本発明の実施形態によるデータ駆動部５００は、ＡＶＤＤ電圧とＤＶＤＤ電圧の両方について電源電圧として印加を受け、アナログ電源電圧のＡＶＤＤ電圧によって駆動する出力バッファ部（ｏｕｔｐｕｔ ｂｕｆｆｅｒ）５０１を有する。さらに、データ駆動部５００は、ＤＣ−ＡＣ変換器（Ｒ−ＤＡＣ）５０２とデジタル電源電圧のＤＶＤＤ電圧によって駆動するラッチ部（ｄａｔａ ｌａｔｃｈｅｓ）５１１を有する。さらに、データ駆動部５００は、シフトレジスタ（３４２ ｂｉｔ ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）５１２、及びＲＶＤＳ受信部（ｅＲＶＤＳ ＲＸ ｃｏｒｅ）５１３を含む。

ＲＶＤＳ受信部５１３は、信号制御部６００から印加されるデータＲ’、Ｇ’、Ｂ’をＲＶＤＳ（ｒｅｄｕｃｅｄ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）方式により受信する部分であって、ＲＶＤＳ方式によるデータＲ’、Ｇ’、Ｂ’をデコーディングする。

シフトレジスタ５１２は、信号制御部６００から制御信号の印加を受けて、デコーディングされた映像データを一つずつシフトさせ整列させて出力する。

ラッチ部５１１は、シフトレジスタ５１２から印加された整列された映像データを保存し、信号制御部６００から印加された制御信号によって出力する。

ＤＣ−ＡＣ変換器５０２は、ラッチ部５１１から印加されたデジタル映像データをアナログデータ電圧に変換し、このとき、階調電圧生成部８００から提供された階調電圧ＧＭＡ１〜１４を利用してデータ電圧に変換する。

出力バッファ部５０１は、データ電圧を一定時間保存していて、信号制御部６００から印加された制御信号によって表示パネル３００のＹ１０２６データ線を通ってＹ１に出力する。

図１０及び図１１を参照すれば、この中で出力バッファ部５０１とＤＣ−ＡＣ変換器５０２は、ＡＶＤＤ電圧を電源電圧として使用するので、ＡＶＤＤ電圧が印加されなければ、動作しない。つまり、ブランク時間の間にＡＶＤＤ電圧がデータ駆動部５００に印加されなければ、出力バッファ部５０１とＤＣ−ＡＣ変換器５０２が動作しないため、データ駆動部５００では表示パネル３００のデータ線にデータ電圧を出力せず、その結果、消費電力が減少する。

また、ラッチ部５１１、シフトレジスタ５１２、及びＲＶＤＳ受信部５１３は、ＤＶＤＤ電圧を電源電圧として使用するので、ＤＶＤＤ電圧が印加されなければ、動作しない。つまり、ブランク時間にＤＶＤＤ電圧がデータ駆動部５００に印加されなければ、ラッチ部５１１、シフトレジスタ５１２、及びＲＶＤＳ受信部５１３が動作しないため、データ駆動部５００では表示パネル３００のデータ線にデータ電圧を出力せず、その結果、消費電力が減少する。

ＡＶＤＤ電圧及びＤＶＤＤ電圧がデータ駆動部５００に印加されなければ、出力バッファ部５０１、ＤＣ−ＡＣ変換器５０２、ラッチ部５１１、シフトレジスタ５１２、及びＲＶＤＳ受信部５１３が全て動作せず徐々に電力が減少するので、消費電力が減少する。

一方、図１２には、本発明の他の実施形態によるデータ駆動部５００のブロック図が示されており、図１２のデータ駆動部は、ＤＶＤＤ電圧を使用する部分のブロック構造が図１０と異なる。

図１２の実施形態においては、ＲＶＤＳ受信部５１３の代わりに直並列変換器（ｓｅｒｉａｌ ｔｏ ｐａｒａｌｌｅｌ ｃｏｎｖｅｒｔｅｒ）５１４、及び論理制御器（ｌｏｇｉｃ ｃｏｎｔｒｏｌｌｅｒ）５１５を含む。

論理制御器５１５及び直並列変換器５１４は、信号制御部６００から制御信号に基づいて印加されるデータＲ’、Ｇ’、Ｂ’を受信して、直列に配列されたデータＲ’、Ｇ’、Ｂ’を並列に再整列させる。再整列されたデータＲ’、Ｇ’、Ｂ’はシフトレジスタ５１２に印加され、これを一つずつシフトさせてデータ駆動部５００で処理可能な整列状態を作って出力する。

図１２の実施形態においては、ＤＶＤＤ電圧が二種類である実施形態が示されている。つまり、ＤＶＤＤ１電圧とＤＶＤＤ１Ａ電圧がデジタル電源電圧（ＤＶＤＤ電圧）に印加されている。ＤＶＤＤ１電圧は、ラッチ部５１１及びシフトレジスタ５１２でデジタル電源電圧として使用され、ＤＶＤＤ１Ａ電圧は、直並列変換器５１４でデジタル電源電圧として使用される。

図１２の実施形態ではデジタル電源電圧が二種類に生成される必要があり、二種類のデジタル電源電圧のうちの少なくとも一つをブランク時間の間に遮断する実施形態も可能である。

図１２の実施形態によってブランク時間の間にＤＶＤＤ１電圧とＤＶＤＤ１Ａ電圧をオン／オフさせる場合の数は、次の表２の通りである。

ここで、非印加は、当該デジタル電源電圧が遮断される場合であり、印加は、当該デジタル電源電圧が印加される場合である。

上記の表２に表したように、全部で３通りの場合の数が存在し、ブランク時間に少なくとも一つの部分にデジタル電源電圧が印加されない。

これら３通りの場合は、類似するレベルの消費電力が減少し、実施形態によって３通りの場合のうちのいずれを使用しても消費電力及び表示品質面で差が少ない。

しかし、実施形態によっては、二つのデジタル電源電圧は互いに同一のレベルの信号であってもよい。

以上のようにデジタル電源電圧（ＤＶＤＤ電圧）を制御することができ、このとき、アナログ電源電圧（ＡＶＤＤ電圧）は印加されるが、デジタル電源電圧（ＤＶＤＤ電圧）だけを遮断する場合には、データ駆動部５００で出力バッファ部５０１を動作させて所望しない電圧を出力することで、所望しない画像が表示されるかもしれない。このような問題は、実施形態によって発生したり発生しなかったりするが、発生する実施形態においては、図１３に示したように制御して表示品質の低下を防止してもよい。

図１３は、本発明の一実施形態によってデジタル電源電圧とアナログ電源電圧を共に制御するタイミング図である。

図１３には、ＡＶＤＤ電圧とＤＶＤＤ電圧（ＤＶＤＤ１と図示）の電圧印加タイミングが示されている。

ＤＶＤＤ電圧とＡＶＤＤ電圧の遮断を共に行うようにする場合には、図１３のタイミング図に示したように、ＤＶＤＤ電圧を先に印加し、それから一定時間が経過した後、ＡＶＤＤ電圧を印加し、ブランク時間が始まると、その後、ＡＶＤＤ電圧を先に遮断した後、ＤＶＤＤ電圧を遮断する。ＡＶＤＤ電圧が印加されない時間は、図３及び図８を参照すれば、ブランク時間であるので、ＡＶＤＤ電圧はブランク時間に合わせて遮断されるが、ＤＶＤＤ電圧はブランク時間のうちにも一部が印加される時間が存在する場合がある。つまり、ブランク時間が開始した後、一定時間が経過してからＤＶＤＤ電圧が遮断され、ブランク時間が終了する一定時間の前にＤＶＤＤ電圧が印加される。ここで、ブランク時間が開始してからの一定時間と、ブランク時間が終了する前の一定時間は、互いに異なる時間を有してもよい。

図１３に示したように、ＡＶＤＤ電圧が印加される前にＤＶＤＤ電圧を印加することによって、データ駆動部５００の入力側に位置して、先に動作しなければならない部分（ラッチ部５１１、シフトレジスタ５１２、ＲＶＤＳ受信部５１３、及び直並列変換器５１４）が先に動作するようにし、その後、データ駆動部５００の出力側に位置して、後に動作してもよい部分（出力バッファ部５０１とＤＣ−ＡＣ変換器５０２）が後に動作するようにする。

また、ＡＶＤＤ電圧が遮断される前にＤＶＤＤ電圧を遮断することによって、データ駆動部５００の入力側に位置して、先に動作しなければならない部分（ラッチ部５１１、シフトレジスタ５１２、ＲＶＤＳ受信部５１３、及び直並列変換器５１４）が先に遮断するようにし、その後、データ駆動部５００の出力側に位置して、後に動作してもよい部分（出力バッファ部５０１とＤＣ−ＡＣ変換器５０２）が後に遮断されるようにする。このとき、データ駆動部５００の出力側では入力側から提供されたデータのみを出力するように設定して、提供されない画像が表示されないようにしてもよい。

図１３に示したように、ＤＶＤＤ電圧のうちの一部の時間は、論理入力（ｌｏｇｉｃ ｉｎｐｕｔ）信号が印加される時間を含んでもよい。

また、図１３において、ＧＭＡカーブは階調電圧のランプアップや流出を示し、ＡＶＤＤ電圧が印加された後、階調電圧生成部８００が動作して生成され、ＡＶＤＤ電圧が除去される前に予め出力されないように設定してもよい。

以下、図１４及び図１５を参照して、クロック信号を利用してデータ駆動部５００の動作を遮断する実施形態について説明する。

図１４及び図１５は、本発明の一実施形態によってクロック信号を利用して消費電力を減らす方法に対するブロック図及びタイミング図である。

図１４及び図１５においては、信号制御部６００（Ｔ−ｃｏｎ）とデータ駆動部５００の間に印加されるクロック（ｃｌｏｃｋ）信号（Ｉ／Ｆ ＣＬＫ）を遮断して、データ駆動部５００がブランク時間の間に動作しないようにする実施形態が示されている。

先ず、図１４においては、信号制御部６００の内部でクロック（ｃｌｏｃｋ）信号を生成するＰＬＬ部６０２をオン／オフさせてクロック信号が生成されないようにする実施形態が示されている。

図１４において、信号制御部６００はクロック信号を生成するＰＬＬ部６０２と、インターフェース（Ｉ／Ｆ）の出力端（Ｔｘ）６０１を含む。クロック信号を生成するＰＬＬ部６０２は、信号制御部６００の内部に提供されるＢＰＣイネーブル信号（ＢＰＣ ＥＮ）によってクロック信号を生成するか、または遮断する。図１４のタイミング図を参照すれば、ＢＰＣイネーブル信号（ＢＰＣ ＥＮ）が高い値を有するとき、ＰＬＬ部６０２はクロック信号を生成しない。ＢＰＣイネーブル信号（ＢＰＣ ＥＮ）が高い値を有する時間はブランク時間である。ＢＰＣイネーブル信号（ＢＰＣ ＥＮ）が低い値を有するとき、ＰＬＬ部６０２はクロック信号を生成する。

ＰＬＬ部６０２で生成されたクロック信号は、信号制御部６００の内部に位置するインターフェース（Ｉ／Ｆ）の出力端６０１に伝達される。

一方、データ駆動部５００（Ｄ−ＩＣ）は、図１５に示したように、その内部に位置するインターフェース（Ｉ／Ｆ）の受信端（Ｒｘ）６０３をさらに含む。

データ駆動部５００のインターフェース（Ｉ／Ｆ）の受信端６０３は、インターフェース（Ｉ／Ｆ）の出力端６０１から出力されたクロック信号を受信して、データ駆動部５００の少なくとも一部分（ラッチ部５１１、シフトレジスタ５１２、ＲＶＤＳ受信部５１３、直並列変換器５１４、出力バッファ部５０１、及びＤＣ−ＡＣ変換器５０２）に伝達して、当該クロック信号によって動作するようにする。

ＢＰＣイネーブル信号（ＢＰＣ ＥＮ）が高い値を有してＰＬＬ部６０２がクロック信号を生成しない場合には、インターフェース（Ｉ／Ｆ）の受信端６０３ではクロック信号が印加されないので、データ駆動部５００の内部に位置する少なくとも一部分は、動作の基準となるクロック信号なしで動作しない。代わりに、静的なフローティング状態が維持される。その結果、ブランク時間の間に消費電力が減少する。

図１４の波形図を参照すれば、図１４の実施形態においては、ブランク時間の間にＡＶＤＤ電圧が生成されず、クロック信号がデータ駆動部（Ｄ−ＩＣ）５００及び階調電圧生成部（Ｇａｍｍａ）８００に印加されない。但し、図１４の実施形態においては、ＡＶＤＤ電圧はブランク時間にも共通電圧Ｖｃｏｍは生成するようにしており、このような場合には表示パネルにアーチファクトを表示させてもよい。図１の実施形態によれば、ＤＣ−ＤＣ部６６０にＡＶＤＤ電圧はブランク時間の間に印加されている。

しかし、図１４とは異なり、ＡＶＤＤ電圧がブランク時間の間に印加されてもよく、共通電圧Ｖｃｏｍもまたブランク時間の間に生成されてもよい。その他の先行する実施形態による多様な変形例も適用可能である。

また、図１４においては、信号制御部６００とデータ駆動部５００の間にクロック信号を印加する配線を一つだけ示しているが、データＲ’、Ｇ’、Ｂ’を印加する配線とクロック信号を印加する配線は、互いに別途に形成してもよい。また、その他の多様な制御信号を印加する配線も別途に形成してもよい。

一方、図１５においては、図１４とは異なり、信号制御部６００の出力端（ｅＲＶＤＳＴｘ）６０１’と、データ駆動部５００のインターフェース（Ｉ／Ｆ）受信端６０３との間に接続された配線を出力部６０５によって切断して、クロック信号がデータ駆動部５００に印加されないようにする実施形態である。

図１５の実施形態においては、図１４に示したように信号制御部６００にクロック信号を生成するＰＬＬ部６０２を形成してもよい。

また、図１５の実施形態において、高いインピーダンスを提供するトライステート出力部６０５は、信号制御部６００の出力端（ｅＲＶＤＳ Ｔｘ）６０１’の終端に切断モードが配置されるときに出力する。出力部６０５は、信号制御部６００の内部でＢＰＣイネーブル信号（ＢＰＣ ＥＮ）によって、クロック信号を出力するか、または出力しないようにする。

図１５の実施形態による信号制御部６００とデータ駆動部５００は、差動信号（ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）方式により信号を送受信する。図１５では差動信号（ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）方式のうち、ＲＶＤＳ方式が使用されているが、ＬＶＤＳ方式を使用してもよい。

差動信号（ｄｉｆｆｅｒｅｎｔｉａｌｓｉｇｎａｌｉｎｇ）方式は、信号の送受信において、図１５の上部に拡大して示したように、二つの配線（一対の配線）が使用される。このような二つの配線を通じて電圧差により信号を印加して、低電圧で信号を印加することができる。このような二つの配線を通じて信号を印加する差動信号（ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）方式においては、ブランク時間の間に矢印方向（またはその逆方向）に電流が流れる電流通路（ｃｕｒｒｅｎｔ ｐａｔｈ）を形成してもよく、それによって電力が消費される。したがって、図１５の実施形態においては、信号制御部６００のＢＰＣイネーブル信号（ＢＰＣ ＥＮ）によって、出力部６０５とデータ駆動部５００（Ｄ−ＩＣ）のインターフェース（Ｉ／Ｆ）受信端（Ｒｘ）６０３の間の配線のうちの一つをフローティングするか、または切断するようにする。その結果、データ駆動部５００にはクロック信号がブランク時間の間に印加されないようにし、消費電力が減少させてもよい。

図１５の波形図を参照すれば、図１５の実施形態においては、ブランク時間にクロック信号を生成しないだけでなく、ＡＶＤＤ電圧を生成しないため、ＡＶＤＤ電圧がデータ駆動部（Ｄ−ＩＣ）５００及び階調電圧生成部（Ｇａｍｍａ）８００に印加されない。但し、図１５の実施形態においては、ＡＶＤＤ電圧はブランク時間に共通電圧Ｖｃｏｍを生成しないようにされており、図１の実施形態によれば、ＤＣ−ＤＣ部６６０にＡＶＤＤ電圧はブランク時間の間に印加される。

しかし、図１５とは異なり、ＡＶＤＤ電圧がブランク時間の間に印加されてもよく、共通電圧Ｖｃｏｍもブランク時間の間に生成されないようにしてもよい。その他の先行する実施形態による多様な変形例も適用可能である。

また、図１５においては、信号制御部６００とデータ駆動部５００の間にクロック信号を印加する配線以外にも、データＲ’、Ｇ’、Ｂ’を印加する配線とクロック信号を印加する配線を、互いに別途に形成してもよい。また、クロック信号を印加する配線及びデータＲ’、Ｇ’、Ｂ’を印加する配線は、それぞれ一対の配線で構成してもよい。また、その他の多様な制御信号を印加する配線（一対の配線）を別途に形成してもよい。

以下、図１６を参照して、本発明の一実施形態によって消費電力が減少する効果の程度について説明する。

図１６は、本発明の一実施形態と比較例における映像表示周波数による消費電流のグラフである。

図１６で使用された比較例は、ブランク時間の間にも各駆動部に電源電圧及びクロック信号などが全て印加される場合であり、本発明の一実施形態は、表１の実施形態のうちの５番の場合（共通電圧Ｖｃｏｍだけが生成される）である。

図１６において、ｘ軸は表示装置の映像表示周波数であり、ｙ軸は消費電流である。当業者であれば、１秒当たり約１０回を下回る周波数の場合には静止画を表示する場合であると評価するだろう。

図１６に示したように、映像表示周波数が高い場合には消費電流の差が大きくなく、映像表示周波数が低い場合にはいつもオン（ｏｎ）のＡＶＤＤと選択的にオフ（ｏｆｆ）になるＡＶＤＤとの間の消費電力の差が大きいことが確認できる。

つまり、表示装置が動画と静止画を表示する場合、静止画を表示するとき適用される静止画周波数は、動画を表示するとき適用される動画周波数に比べ、低い値を有する。したがって、静止画を表示するときのブランク時間の間に、駆動部の少なくとも一つを動作しないようにすれば、比較例に比べて消費電力の差を大きくすることができる。しかし、動画の場合または一定水準以上の映像表示周波数においても、ブランク時間の間に駆動部の少なくとも一つを動作しないようにすれば、大きい差はないが、一定部分の消費電力を削減できるので、このような実施形態も適用可能である。

以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されることではなく、請求の範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態も本発明の権利範囲に属するものである。

３００ 表示パネル
４００ ゲート駆動部
５００ データ駆動部
５０１ 出力バッファ部
５０２ ＤＣ−ＡＣ変換器
５１１ ラッチ部
５１２ シフトレジスタ
５１３ ＲＶＤＳ受信部
５１４ 直並列変換器
５１５ 論理制御器
６００ 信号制御部
６０１ 出力端
６０２ ＰＬＬ部
６０３ 受信端
６０５ 出力部
６１０ ＭＵＸまたはスイッチ
６５０ ＰＭＩＣ部
６６０ ＤＣ−ＤＣ部
６６１、６６２ ＤＣ−ＤＣ
７００ 外部電源部
８００ 階調電圧生成部

Claims (5)

1. ゲート線、データ線、ゲート線及びデータ線に接続されている画素を含む表示パネルと、前記データ線に接続されているデータ駆動部と、前記ゲート線に接続されているゲート駆動部と、前記データ駆動部及び前記ゲート駆動部を制御する信号制御部と、アナログ電源電圧を生成する集積回路と、前記アナログ電源電圧の印加を受けて前記データ駆動部に階調電圧を伝達する階調電圧生成部とを含む表示装置において、
   前記信号制御部は、前記データ駆動部に映像データを印加しないブランク時間の間に、前記データ駆動部がいずれも同一のデータ電圧を出力し、前記階調電圧生成部が全て同一の階調電圧を出力できるように、前記階調電圧生成部を制御し、
   前記階調電圧生成部は、前記データ駆動部に映像データを印加する時間に出力される階調電圧を表す第１デジタル信号が保存されている第１記憶部と、前記ブランク時間に出力される階調電圧を表す第２デジタル信号が保存されている第２記憶部とを含み、
   前記階調電圧生成部は、前記ブランク時間の間に、前記アナログ電源電圧の印加を受けて前記第２記憶部に保存された前記第２デジタル信号で表される前記全て同一の階調電圧を出力することを含む表示装置の駆動方法。
2. 前記信号制御部が、前記データ駆動部に映像データを印加しないブランク時間の間に、前記データ駆動部にクロック信号を印加しないように前記集積回路を制御することをさらに含む、請求項１に記載の表示装置の駆動方法。
3. 前記信号制御部は、前記クロック信号を生成するＰＬＬ部、及び前記クロック信号を出力する出力端を含み、
   前記データ駆動部は、前記クロック信号を受信する受信端を含み、
   前記信号制御部は、イネーブル信号により前記ＰＬＬ部を制御して、前記ブランク時間の間に前記クロック信号が発生しないように前記集積回路を制御することをさらに含む、請求項２に記載の表示装置の駆動方法。
4. 前記信号制御部は、前記クロック信号を出力する出力端を含み、
   前記データ駆動部は、前記クロック信号を受信する受信端を含み、
   前記信号制御部は、イネーブル信号によって前記出力端が前記ブランク時間の間に前記クロック信号を出力しないように前記集積回路を制御することをさらに含む、請求項２に記載の表示装置の駆動方法。
5. 前記出力端と前記受信端は一対の配線によって接続されており、
   前記クロック信号を出力しないときは、前記信号制御部が前記一対の配線のうちの一つをフローティングさせる、請求項４に記載の表示装置の駆動方法。