JP2007286192A - プラズマディスプレイパネルの駆動方法 - Google Patents

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Abstract

【課題】アドレッシングの所要時間を増大させることなくアドレス放電ミスの発生を低減する。
【解決手段】画面を構成するセルがスキャン電極とデータ電極とで制御されるアドレス放電部、およびスキャン電極と補助電極とで制御され且つアドレス放電部よりも放電を生じさせ易いプライミング放電部とを有したプラズマディスプレイパネルによる表示に際して、アドレッシングを行う期間において、スキャン電極に順にスキャンパルスを印加し、それと並行してデータ電極にアドレスパルスを表示データに応じて選択的に印加するとともに、データ電極へのアドレスパルスの印加の有無に係わらずスキャン電極へのスキャンパルスの印加に感応して選択行のセルにおけるプライミング放電部で放電が生じるように、補助電極の電位を制御する。
【選択図】図５

Description

本発明は、プラズマディスプレイパネル（Plasma Display Panel：ＰＤＰ）の駆動方法に関する。
カラー映像の表示に３電極面放電型のＡＣプラズマディスプレイパネルが用いられている。ここでいう３電極面放電型は、前面基板または背面基板の上に表示放電を生じさせるための第１電極および第２電極を平行に配列し、第１電極および第２電極と交差するように第３電極を背面基板または前面基板の上に配列する形式である。
表示に際しては、マトリクス配列されたセルのうちの点灯すべきセルのみに適量の壁電荷を形成する線順次走査形式のデータ書込み動作（アドレッシング）が行われ、その後に壁電荷を利用して表示データの階調値に応じた回数の表示放電を生じさせる点灯維持動作（サステイン）が行われる。アドレッシングでは第２電極が行選択のためのスキャン電極として用いられ、第３電極が列選択のためのデータ電極として用いられる。サステインでは、第１電極および第２電極が表示放電を生じさせるための電極対を構成する。
また、一般に、アドレッシングに先立ってリセットと呼ばれる初期化動作が行われる。リセットを行う目的は、全セルの電荷蓄積状態を均等化して以前のアドレッシングによる壁電荷量の２値設定を解除すること、および次のアドレッシングにおけるアドレス放電を起こし易くするプライミング粒子を生成することである。
プライミング粒子の生成に関する文献として特許２５８１４６５号公報がある。この文献では、プライミング放電を生じさせ易くするための第４電極であるプライミング電極を備えたパネル構造が提案されている。例えば、プライミング電極はスキャン電極と平行に且つ近接するように配列される。これにより、セルには低い電圧の印加で放電が起こるプライミング放電部が形成される。上記公報には、アドレッシングに先立って、プライミング電極を用いて全セルでプライミング放電を生じさせる駆動方法が記載されている。
特許２５８１４６５号公報
放電で生じたプライミング粒子は時間の経過につれて減少する。このため、アドレッシングの開始前にプライミング粒子を生成する従来の駆動方法には、アドレッシングが進むにつれてアドレス放電ミスの発生が多くなるという問題があった。特に、放電ガス空間がセルごとに区画されたパネル構造では、各セルに他のセルからプライミング粒子がほとんど流入しないので、アドレス放電ミスが発生し易い。また、セルサイズが小さい高精細画面では、電荷の中和する粒子どうしの衝突確率が大きいので、プライミング粒子の消滅が早い。これに行数が多くアドレッシングの所要時間が長いことが重なって、アドレス放電ミスが頻発する。
アドレス放電ミスは印加するパルスのパルス幅を大きくして放電確率を高めることによって減少する。しかし、そうすると、アドレッシングに割り当てる時間が長くなって、サステインに割り当て可能な時間が短くなってしまう。アドレッシングの所要時間を短縮するために画面を区画して複数の部分画面のアドレッシングを並行して行うには、部品点数の多い高価な駆動回路が必要である。
本発明は、アドレッシングの所要時間を増大させることなくアドレス放電ミスの発生を低減することを目的としている。
線順次形式のアドレッシングにおけるスキャン電極に印加するスキャンパルスによって、スキャン電極とデータ電極との間で生じさせるアドレス放電のトリガーとなるプライミング放電を生じさせる。スキャンパルスの印加ごとにプライミング粒子を生成するので、スキャン電極の数にかかわらず、アドレッシングの終わり近くに選択される行についても、早い時期に選択される行と同様にアドレス放電を生じさせることができる。
上記目的を達成する駆動方法が適用されるプラズマディスプレイパネルは、行選択のための複数のスキャン電極、列選択のための複数のデータ電極、およびプライミング放電を生じさせるための複数の補助電極を備える。さらに、当該プラズマディスプレイパネルの画面を構成するセルのそれぞれは、前記スキャン電極と前記データ電極とで制御されるアドレス放電部、および前記スキャン電極と前記補助電極とで制御され且つ前記アドレス放電部よりも放電を生じさせ易いプライミング放電部とを有する。
上記目的を達成する駆動方法は、アドレッシングを行う期間において、前記複数のスキャン電極に順にスキャンパルスを印加し、それと並行して前記複数のデータ電極にアドレス放電部で放電を起こすためのアドレスパルスを表示データに応じて選択的に印加するとともに、前記データ電極へのアドレスパルスの印加の有無に係わらず前記スキャン電極への前記スキャンパルスの印加に感応して選択行のセルにおける前記プライミング放電部で放電が生じるように、前記複数の補助電極の電位を制御する。
本発明によれば、アドレッシングの所要時間を増大させることなくアドレス放電ミスの発生を低減することができる。
本発明の実施には図１〜図３に示される面放電ＡＣ型のプラズマディスプレイパネルが好適である。
図１のようにプラズマディスプレイパネル１は、前面板１０、背面板２０、および図示しない放電ガスによって構成される。図では離れているが、実際には前面板１０と背面板２０とが当接する。
前面板１０は、ガラス基板１１、第１の表示電極Ｘ、第２の表示電極Ｙ、補助電極Ｐ、誘電体層１７、および保護膜１８を備える。背面板２０は、ガラス基板２１、アドレス電極Ａ、誘電体層２３、隔壁２９、赤（Ｒ）の蛍光体２４、緑（Ｇ）の蛍光体２５、および青（Ｂ）の蛍光体２６を備える。
表示電極Ｘおよび表示電極Ｙは面放電形態の表示放電を生じさせるための電極対を構成する。表示電極Ｙはアドレッシングに際してスキャン電極として用いられる。補助電極Ｐはプライミング放電を生じさせるための電極である。表示電極Ｘ、表示電極Ｙ、および補助電極Ｐはマトリクス表示の行方向に沿って延び、誘電体層１７で被覆されている。一方、アドレス電極Ａは列方向に沿って延び、アドレッシングに際してデータ電極として用いられる。
隔壁２９は、列間の境界を画定する複数の垂直壁２９１と行間の境界を画定する複数の水平壁２９２とが一体化した平面視格子状の構造体である。この隔壁２９によって放電ガス空間が縦横に区画され、発光素子であるセルどうしの間の放電干渉が防止される。
図２ではアドレス電極Ａに沿って並ぶ２つのセル５０の断面構造が示されている。各セル５０は、表示電極Ｘと表示電極Ｙとで制御される表示放電部Ｇ１、スキャン電極としての表示電極Ｙとアドレス電極Ａ（データ電極）とで制御されるアドレス放電部Ｇ２、およびスキャン電極としての表示電極Ｙと補助電極Ｐとで制御されるプライミング放電部Ｇ３を有している。
本例では、表示電極Ｘと表示電極Ｙとの電極間隙（表示放電に係る面放電ギャップ）と比べて、表示電極Ｙと補助電極Ｐとの電極間隙が短い。すなわち、表示放電部Ｇ１と比べてプライミング放電部Ｇ３は放電を生じさせ易い。ここで、放電を生じさせ易いとは、放電を生じさせる電圧の印加から放電が始まるまでの放電遅れの短縮が比較的に容易であることを意味する。通常、放電ギャップが短いほど低い電圧で放電が生じるので、例えば放電ギャップの長い電極間で放電が生じる電圧を放電ギャップの短い電極間に印加すれば、それにより生じる放電の放電遅れは放電ギャップの長い電極間での放電遅れよりも短い。
また、表示電極Ｙとアドレス電極Ａとの距離と比べても表示電極Ｙと補助電極Ｐとの電極間隙は短く、プライミング放電部Ｇ３はアドレス放電部Ｇ２と比べても放電を生じさせ易い。
図３はプラズマディスプレイパネルの電極構成を示す平面図である。
プラズマディスプレイパネル１では、表示電極Ｘと表示電極Ｙとがマトリクス表示の各に１対ずつ且つ列方向の位置関係がＸ−Ｙ，Ｙ−Ｘ，Ｘ−Ｙ，Ｙ−Ｘ，…と行ごとに入れ替わるように配置されている。そして、表示電極Ｘを挟まずに隣り合う表示電極Ｙと表示電極Ｙとの間に水平壁２９２と重なるように補助電極Ｐが配列されている。各補助電極Ｐは隣接２行に対応する。
表示電極Ｘは所定の面積の放電面を形成する透明導電膜４１と導電性を高める金属膜４２の積層体である。同様に表示電極Ｙは透明導電膜４３と金属膜４４とからなり、補助電極Ｐは透明導電膜４５と金属膜４６とからなる。補助電極Ｐの透明導電膜４５の幅は水平壁２９２の幅よりも大きく、透明導電膜４５は水平壁２９２の両側に張り出す。補助電極Ｐの金属膜４６は透明導電膜４５の幅方向中央に配置され、その幅は水平壁２９２の幅よりも小さいので、補助電極Ｐは表示光を遮光しない。
なお、表示電極Ｘおよび補助電極Ｐの駆動回路と接続するための端子は画面の一方側（図示では右側）に配置され、表示電極Ｙの端子は他方側（図示では左側）に配置される。端子を左右に振り分けることで駆動回路との接続が容易になる。
図４は補助電極の変形例を示す平面図である。
図４のプラズマディスプレイパネル１ｂにおける補助電極Ｐｂは、列ごとに独立するように配置された複数の透明導電膜４７と、これら透明導電膜４７と重なる金属膜４６とからなる。この電極構成では、補助電極Ｐｂと表示電極Ｙとの電極間隙に加えて、透明導電膜４７の行方向の寸法や位置、および形状を選定することができるので、プライミング放電部Ｇ３（図２参照）の放電の規模や強さの最適化が容易である。
次にプラズマディスプレイパネル１、１ｂの駆動方法を説明する。
プラズマディスプレイパネル１、１ｂによる表示には広く知られるサブフレーム法が適用される。すなわち、２値発光素子であるセル５０によって階調を再現するために、入力画像であるフレームを所定数のサブフレームに分割する。そして、画面内の個々のセル５０を表示すべき階調値に応じて選択したサブフレームにおいて発光させる。発光すべきセル５０のみで表示放電を生じさせるために、サブフレームごとにアドレッシングを行う。
プラズマディスプレイパネル１、１ｂの駆動方法の特徴は、アドレッシングにおいて行選択に同期させてプライミング放電を起こすこと、より詳しくは行選択のために印加するスキャンパルスによって選択行のセルのプライミング放電部Ｇ３でプライミング放電を起こすことである。プライミング放電はアドレス放電を早く確実に起こす作用を奏するプライミング粒子をアドレス放電部Ｇ２に供給する。
このようなアドレッシングの信頼性を高める上で、アドレッシングに先立つリセットにおいてセル間の帯電状態のバラツキを小さくするのが望ましい。それには鈍波電圧の印加によって壁電荷量を調整する微小放電を生じさせて放電開始特性を揃える手法が適している。
図５はサブフレームの駆動シーケンスの一例を示す駆動電圧波形図である。図示ではプラズマディスプレイパネル１の駆動を想定しているが、プラズマディスプレイパネル１ｂにも同様の波形を適用することができる。図においてアドレス電極Ａ、表示電極Ｘ、および補助電極Ｐに係る波形が総括的に描かれ、表示電極Ｙについては先頭行の表示電極Ｙ（１）および最終行の表示電極Ｙ（ｎ）に係る波形が描かれている。図示の波形は一例であり、振幅・極性・タイミングを種々変更することができる。パルスベース電位は接地電位に限らない。
各サブフレームにはリセット期間、アドレス期間、およびサステイン期間が割り当てられる。リセット期間に画面内の全セルの壁電圧を均等にする初期化が行われ、アドレス期間に表示データに応じて各セルの壁電圧を制御するアドレッシングが行われる。そして、サステイン期間において、発光すべきセルのみで表示放電を生じさせるサステインが行われる。１フレームは、初期化、アドレッシング、およびサステインを繰り返すことで表示される。
リセット期間において、表示電極Ｙに対して正の鈍波パルスＰｒ１および負の鈍波パルスＰｒ２が順に印加される。すなわち、表示電極Ｙの電位を単調に上昇させるバイアス制御および単調に降下させるバイアス制御が行われる。このとき、電極間電圧の上昇を早めるために、表示電極Ｘにオフセットバイアスが与えられる。図示のバイアス電位は−Ｖｓ／２または＋Ｖｓ／２である。正の鈍波パルスＰｒ２を印加するときには表示電極Ｙにも所定電位への到達を早めるためにオフセットバイアスが与えられる。アドレス電極Ａの電位は、リセット期間の全体にわたって接地電位（０ボルト）に保たれる。そして、補助電極Ｐに対しては、表示電極Ｘと同様の電位制御が行われる。すなわち、表示電極Ｙと表示電極Ｘとの間（これをＹＸ電極間という）の電圧の極性と表示電極Ｙと補助電極Ｐとの間（これをＹＰ電極間という）の電圧の極性とが、リセット期間において常に同一となるように、補助電極Ｐの電位が制御される。
リセット期間における最終の鈍波印加の終了時点で、ＹＸ電極間の電圧は、この電極間の放電開始電圧とほぼ等しい。すなわち、全てのセル５０の表示放電部Ｇ１は、最終の鈍波印加の終了時点の電圧よりも高い電圧が加わると放電が生じるような壁電荷形成状態となっている。同様に、ＹＰ電極間の電圧はこの電極間の放電開始電圧とほぼ等しく、全てのセル５０のプライミング放電部Ｇ３は、最終の鈍波印加の終了時点の電圧よりも高い電圧が加わると放電が生じるような壁電荷形成状態となっている。
アドレス期間において、表示電極Ｘはリセット期間から引き続いて正電位にバイアスされる。表示電極Ｙはいったん接地電位とされ、その後に１本ずつ順にスキャンパルスＰｙが印加される。すなわち行選択が行われる。スキャンパルスＰｙの極性はリセット期間における最終の鈍波パルスＰｒ２と同じ極性（例示では負極性）である。また、スキャンパルスＰｙの振幅は鈍波パルスＰｒ２の振幅とほぼ等しい。つまり、スキャンパルスＰｙの印加によって全てのセル５０の表示放電部Ｇ１は、放電の起こり易い状態になる。なお、スキャンパルスＰｙの振幅を少し大きくして表示放電部Ｇ１で弱いプライミング放電を起こすようにしてもよい。
アドレス期間において、行選択に同期して、選択行における発光すべきセルに対応したアドレス電極Ａにアドレスパルスが印加される。これにより、選択されたセル５０のアドレス放電部Ｇ２でアドレス放電が起きると、それに誘発されて表示放電部Ｇ１でも放電が起きる。言い換えると、アドレス放電がアドレス放電部Ｇ２および表示電極Ｙの放電に拡大する。
このようなアドレス放電を早く確実に開始させるため、アドレス期間において補助電極ＰはスキャンパルスＰｙに感応してプライミング放電部Ｇ３でプライミング放電が生じるようにバイアスされる。より詳しくは、リセット期間における鈍波パルスＰｒ２を印加するときよりもΔＶｐだけ高い電位にバイアスされる。
プライミング放電はアドレスパルスの印加の有無にかかわらず、選択行の全てのセルで起こる。ただし、アドレスパルスの印加されたセルでは、比較的に強いプライミング放電が起こる。プライミング放電によってアドレス放電部Ｇ２でのアドレス放電の放電遅れが短くなるので、スキャンパルス幅を短くしてもアドレス放電ミスが起こりにくい。また、プライミング放電を行選択ごとに起こす本駆動方法では、アドレス期間の開始前にプライミング放電を起こす駆動方法とは違って、スキャン電極数にかかわらずアドレス放電ミスを防ぐことができる。
サステイン期間においては、全ての表示電極Ｘに負極性のサステインパルスと正極性のサステインパルスとを交互に印加し、全ての表示電極Ｙに正極性のサステインパルスと負極性のサステインパルスとを交互に印加する。サステインパルスの振幅はサステイン電圧（Ｖｓ）の１／２である。表示電極Ｘと表示電極Ｙとに極性の異なるサステインパルスを同時に印加することにより、ＹＸ電極間に例えば絶対値Ｖｓが１８０ボルトのサステイン電圧が一斉に加わる。このサステイン電圧は、発光すべきセルにおいてサステイン放電を起こす。サステイン電圧の印加回数は当該サブフレームの輝度の重みに応じた数である。
サステイン期間において、ＹＰ電極間での無効電力の消費を低減するために、補助電極Ｐの電位は表示電極Ｙと同じになるように制御される。例えば、表示電極Ｙと同様にサステインパルスが印加される。補助電極Ｐは２本の表示電極Ｙで挟まれているので、補助電極Ｐへの通電路をハイインピーダンス状態としても、補助電極Ｐの電位は表示電極Ｙの電位とほぼ等しくなる。
以上の駆動方法は、図６〜図９で示される構造のプラズマディスプレイパネルにも適用することができる。
図６および図７で示されるプラズマディスプレイパネル２では、表示電極Ｘｂおよび表示電極Ｙｂが１本の電極を隣接する２行の表示に共用するように配列されている。そして、補助電極Ｐｃが表示電極Ｙｂと重なる位置に配置されている。
表示電極Ｘｂはセル５２にＴ字状の放電面をもつようにパターニングされた透明導電膜４１ｂと真っ直ぐな帯状の金属膜４２とからなる。同様に表示電極Ｙは透明導電膜４３ｂと金属膜４４とからなる。
図７に示されるとおり、補助電極Ｐｃは前面基板１１に固着する誘電体層１７ｂの中に埋め込まれており、表示電極Ｙｂの金属膜４４と水平壁２９２との間に位置する。各セル５２は表示放電部Ｇ１、アドレス放電部Ｇ２、およびプライミング放電部Ｇ３を備える。
図８が示すプラズマディスプレイパネル３は、上述のプラズマディスプレイパネル２と同様に配列された表示電極Ｘｂおよび表示電極Ｙｂを備える。プラズマディスプレイパネル３では、補助電極Ｐｄが水平壁２９２ｂにおける表示電極Ｙｂに近い位置に埋め込まれている。
図９が示すプラズマディスプレイパネル４では、上述のプラズマディスプレイパネル３と同様に補助電極Ｐｄが水平壁２９２ｂにおける表示電極Ｙｂに近い位置に埋め込まれている。プラズマディスプレイパネル４は、上述した図１〜図３のプラズマディスプレイパネル１と同様に配列された表示電極Ｘおよび表示電極Ｙを備える。
以上の実施形態によれば、セル５０，５２が隔壁で四方を囲まれた放電ガス空間をもつパネル構造、すなわちセル間でのプライミング粒子の流通がほとんどないパネル構造であってもアドレス放電ミスを低減することができる。セルサイズが小さくてプライミング粒子が比較的に早く消滅するパネル構造であっても、アドレス放電に寄与するプライミング粒子を生成することができる。
上述の実施形態では平面視格子状の隔壁２９をもつプラズマディスプレイパネル１，１ｂ，２，３，４を例示したが、複数の垂直壁２９１のみをもついわゆるストライプ構造のプラズマディスプレイパネルの駆動にも本発明を適用することができる。
プライミング放電部Ｇ３での放電を起し易くするために、電極間隙を狭くする外に、誘電体を薄くしたり、局部的に材質を変えたりしてもよい。プライミング放電部Ｇ３では電圧印加に呼応して素早く放電が起こればよく、必要量のプライミング粒子の得られる範囲範囲内のできるだけ小規模の放電が起きるのが望ましい。
本発明は、アドレッシングの高速化および信頼性向上を実現するので、プラズマディスプレイパネルの画面の高解像度化および高精細化に有用である。
プラズマディスプレイパネルのセル構造を示す分解斜視図である。 プラズマディスプレイパネルの要部の断面図である。 プラズマディスプレイパネルの電極構成を示す平面図である。 補助電極の変形例を示す平面図である。 サブフレームの駆動シーケンスの一例を示す駆動電圧波形である。 プラズマディスプレイパネルの電極構成の他の例を示す平面図である。 補助電極の配置の変形例を示す断面図である。 補助電極の配置の変形例を示す断面図である。 表示電極配列と補助電極配置の組合せの変形例を示す断面図である。
符号の説明
１，１ｂ、２，３，４ プラズマディスプレイパネル
Ｙ，Ｙｂ 表示電極（スキャン電極）
Ａ アドレス電極（データ電極）
Ｐ，Ｐｂ，Ｐｃ，Ｐｄ 補助電極
５０，５２ セル
Ｇ１ 表示放電部
Ｇ２ アドレス放電部
Ｇ３ プライミング放電部
Ｐｙ スキャンパルス
Ｐａ アドレスパルス
Ｐｒ２ 鈍波パルス（鈍波電圧）

Claims (4)

  1. 線順次形式のアドレッシングを行うプラズマディスプレイパネルの駆動方法であって、
    駆動するプラズマディスプレイパネルは、行選択のための複数のスキャン電極、列選択のための複数のデータ電極、およびプライミング放電を生じさせるための複数の補助電極を備え、さらに、画面を構成するセルのそれぞれは、前記スキャン電極と前記データ電極とで制御されるアドレス放電部、および前記スキャン電極と前記補助電極とで制御され且つ前記アドレス放電部よりも放電を生じさせ易いプライミング放電部とを有しており、
    アドレッシングを行う期間において、前記複数のスキャン電極に順にスキャンパルスを印加し、それと並行して前記複数のデータ電極にアドレス放電部で放電を起こすためのアドレスパルスを表示データに応じて選択的に印加するとともに、前記データ電極へのアドレスパルスの印加の有無に係わらず前記スキャン電極への前記スキャンパルスの印加に感応して選択行のセルにおける前記プライミング放電部で放電が生じるように、前記複数の補助電極の電位を制御する
    ことを特徴とするプラズマディスプレイパネルの駆動方法。
  2. 全ての前記補助電極に対して共通の電位制御を行う
    請求項１に記載のプラズマディスプレイパネルの駆動方法。
  3. アドレッシングの開始前に、全てのセルの表示放電部に前記スキャンパルスと同極性の電荷調整のための鈍波電圧を印加し、
    アドレッシングを行う期間においては、全てのセルにおける前記スキャン電極と前記補助電極との間に、前記鈍波電圧の印加中における前記スキャン電極と前記補助電極との間に印加する電圧と同じかまたはそれよりも高い電圧を印加する
    請求項１または請求項２に記載のプラズマディスプレイパネルの駆動方法。
  4. アドレッシングの開始前に、全てのセルのスキャン電極に電荷調整のための負極性の鈍波パルスを印加し、
    アドレッシングを行う期間においては、前記複数のスキャン電極に順に負極性のスキャンパルスを印加し、それと並行して前記複数のデータ電極に表示データに応じて選択的に正極性のアドレスパルスを印加するとともに、全ての前記補助電極の電位を前記鈍波パルスの印加中における電位よりも高い電位に保つ
    請求項１または請求項２に記載のプラズマディスプレイパネルの駆動方法。

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