JP2007256305A - 回路パターンデータ補正方法及び半導体装置の製造方法 - Google Patents

Abstract

【課題】ルールベースＯＰＣ後に発生する補正回路パターンの回路パターンコーナ部近傍の段差の影響で、その補正回路パターンに対し更にモデルベースＯＰＣを行ったときの過剰な補正を防止する。
【解決手段】入力した設計データ１に対し、ルールベースの近接効果補正（ルールベースＯＰＣ）を行い（ステップＳ１）、ルールベースＯＰＣによって生じた回路パターンコーナ部近傍の段差を検出し（ステップＳ２）、段差を消去したのち（ステップＳ３）、モデルベースの近接効果補正（モデルベースＯＰＣ）を行い、露光データ２を作成する（ステップＳ４）。
【選択図】図１

Description

本発明は回路パターンデータ補正方法及び半導体装置の製造方法に関し、特に、ウェハ上に半導体装置の設計データに基づいて回路パターンを形成する際に生じる近接効果の影響を補正する回路パターンデータ補正方法及び半導体装置の製造方法に関する。

近年、半導体装置の高集積化による微細化に伴い、露光工程における近接効果の影響が顕著に現われるようになってきており、設計データ通りに半導体装置を製造できなくなっている。これを防止するため、近接効果の影響を事前に取得して設計通りの寸法が得られるように、設計データの回路パターンを補正する近接効果補正（Optical Proximity Correction，以下ＯＰＣという。）技術が近年一般的に採用されるようになった。

ＯＰＣには、ルールベースＯＰＣとモデルベースＯＰＣがある。ルールベースＯＰＣは、設計データにおいて、回路パターンの幅や、隣接する回路パターンまでの距離に応じた補正量を規定した補正テーブルを用いて補正する手法である。これに対し、モデルベースＯＰＣは、光強度シミュレーションを用いて補正を行う手法であり、ルールベースＯＰＣによる補正が困難となる複雑な形状の回路パターンの補正に適している。６５ｎｍ以下の世代の微細加工には、モデルベースＯＰＣがほとんど必須であるといわれている。

図１７は、モデルベースＯＰＣを説明する模式図である。
図１７（Ａ）のような回路パターン５００ａを目的図形として、モデルベースＯＰＣによる補正を行う場合について示している。モデルベースＯＰＣでは、図形の頂点を利用して、分割点５０１で図形をある長さの辺に分割する。そして、その各々の辺に評価点５０２を設定し、評価点５０２が露光後に適切な値（幅、スペース）になるようにシミュレーションベースで動かして補正する。例えば、図１７（Ｂ）のような補正回路パターン５００ｂにすることによって、点線で示した目的図形（回路パターン５００ａ）に評価点５０２で一致するような光強度シミュレーション像５０３が得られる。この光強度シミュレーション像５０３が実際に、レチクルなどのフォトマスクやウェハ上に形成されるレジスト回路パターンの形状を示すことになる。

しかし、モデルベースＯＰＣは、光強度シミュレーションをもとにした補正であるので、リソグラフィー以外のプロセス的要因（例えば、エッチングによる影響など）に対しては補正が難しいという問題があった。

そのため、モデルベースＯＰＣの前に、ルールベースＯＰＣを利用して元の設計データを補正しておき、その補正された設計データを用いてモデルベースＯＰＣを行う手法が用いられている。

なお、データ量の削減を目的とし、補正時において、回路パターンに微小な突起、掘りこみ、段差図形の発生を防止したルールベースＯＰＣの手法が、例えば、特許文献１、２に開示されている。
特開２００２−０７２４４１号公報 特開２００２−０８３７５７号公報

しかし、ルールベースＯＰＣ後に発生する段差が、回路パターンコーナ部近傍に存在すると、次のモデルベースＯＰＣの際に過補正により断線などの問題が生じる問題があった。

図１８は、回路パターンコーナ部近傍に微小な段差が存在する場合のモデルベースＯＰＣを説明する模式図である。
図１８（Ａ）のようなルールベースＯＰＣ後の回路パターン５１０ａを目的図形として、モデルベースＯＰＣによる補正を行う場合について示している。前述のように、モデルベースＯＰＣでは、図形の頂点を利用して、分割点５１１を規定している。そのため、回路パターンコーナ部近傍に段差がある場合には、分割点５１１が回路パターンコーナ部近傍に設定される。そしてこれにより、評価点５１２も回路パターンコーナ部近傍に設定される。

ところで、回路パターンコーナ部は、図１８（Ｂ）の光強度シミュレーション像５１３のように、目的図形の通りにレジストがパターニングできるわけでなく、丸くなる。そのため、評価点５１２が回路パターンコーナ部近傍に位置すると、光強度シミュレーション像５１３をその評価点５１２で目的図形に近づけようとして、補正回路パターン５１０ｂのように過剰な補正を行ってしまう。このような補正回路パターン５１０ｂを用いると、意図しないくびれや断線をもたらす問題があった。

本発明はこのような点に鑑みてなされたものであり、ルールベースＯＰＣ後に発生する回路パターンコーナ部近傍の段差に起因する、モデルベースＯＰＣ時の過剰な補正を防止可能な回路パターンデータ補正方法を提供することを目的とする。

また、本発明の他の目的は、ルールベースＯＰＣ後に発生する回路パターンコーナ部近傍の段差に起因する、モデルベースＯＰＣ時の過剰な補正を防止可能な半導体装置の製造方法を提供することである。

本発明では上記問題を解決するために、ウェハ上に半導体装置の設計データに基づいて回路パターンを形成する際に生じる近接効果の影響を補正する回路パターンデータ補正方法において、図１に示すように、入力した設計データ１に対し、ルールベースの近接効果補正（ルールベースＯＰＣ）を行い（ステップＳ１）、ルールベースＯＰＣによって生じた回路パターンコーナ部近傍の段差を検出し（ステップＳ２）、段差を消去したのち（ステップＳ３）、モデルベースの近接効果補正（モデルベースＯＰＣ）を行い、露光データ２を作成する（ステップＳ４）、ことを特徴とする回路パターンデータ補正方法が提供される。

上記の方法によれば、ルールベースＯＰＣによる近接効果の補正によって生じた回路パターンコーナ部近傍の段差が検出されて消去されたのち、モデルベースＯＰＣにより近接効果が補正された露光データ２が作成される。

また、ウェハ上に半導体装置の設計データに基づいて回路パターンを形成する際に生じる近接効果の影響を補正するために、入力した前記設計データに対し、ルールベースの近接効果補正を行い、前記ルールベースの近接効果補正によって生じた回路パターンコーナ部近傍の段差を検出し、前記段差を消去したのちモデルベースの近接効果補正を行い、露光データを作成し、前記露光データをもとにフォトマスクを生成し、前記フォトマスクを用いて露光を行うことを特徴とする半導体装置の製造方法が提供される。

上記の方法によれば、ウェハ上に半導体装置の設計データに基づいて回路パターンを形成する際に生じる近接効果の影響を補正するために、入力した設計データに対し、ルールベースの近接効果補正が行われ、ルールベースの近接効果補正によって生じた回路パターンコーナ部近傍の段差が検出され、その段差が消去されたのちモデルベースの近接効果補正が行われて露光データが作成され、その露光データをもとにフォトマスクが生成され、そのフォトマスクを用いて露光が行われる。

本発明によれば、設計データに対してなされたルールベースＯＰＣによる近接効果の補正によって生じた回路パターンコーナ部近傍の段差が検出されて消去されたのち、モデルベースＯＰＣにより近接効果が補正された露光データが作成されるので、モデルベースＯＰＣにおいて、補正の対象位置となる評価点が、回路パターンコーナ部近傍に位置されることを防止でき、回路パターンコーナ部での過剰な補正を防止できる。

そして、このような補正によって得られた露光データをもとにフォトマスクを生成し、そのフォトマスクを用いて露光を行うことで、レチクルやウェハ上に転写されるレジスト回路パターンのくびれや切断を防ぐことができ、メタル配線などの断線を防ぐことができる。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の回路パターンデータ補正方法の概略を示すフローチャートである。

本実施の形態の回路パターンデータ補正方法では、まず、レチクルなどのフォトマスクや、ウェハに形成する回路パターンの設計データ１に対して、ルールベースＯＰＣによる近接効果補正を行う（ステップＳ１）。

ルールベースＯＰＣでは、入力した設計データ１に対して、補正テーブルを用いて補正を行う。補正テーブルには、回路パターンの幅や、隣接する回路パターンまでの距離に応じた補正量が規定されている。例えば、隣接する回路パターンがある一定距離以上、離れている場合には回路パターンの幅を太くしたり、隣接する回路パターンが近接している場合には回路パターンの幅を細めたりする。これにより、ルールベースＯＰＣ後の回路パターンには、補正によって生じた段差が生じる（図１８（Ａ）参照。）。この段差が回路パターンコーナ部近傍に存在すると、図１８（Ｂ）で示したように、モデルベースＯＰＣの際の評価点が回路パターンコーナ部近傍に位置することになり、過剰な補正を行ってしまう場合がある。

そこで、本実施の形態の回路パターンデータ補正方法では、ルールベースＯＰＣによって生じた回路パターンコーナ部近傍の段差を検出し（ステップＳ２）、その段差を消去する（ステップＳ３）。

図２は、ルールベースＯＰＣ後の回路パターンコーナ部近傍の段差を消去する様子を示す図である。
ルールベースＯＰＣによって、図２（Ａ）のような補正回路パターン５ａが得られた場合について説明する。この補正回路パターン５ａには、コーナ部６ａ、６ｂの近傍に凹形状の段差７ａ、７ｂが存在する。ステップＳ３の処理では、図２（Ｂ）のように、図形８ａ、８ｂを生成して凹形状の段差７ａ、７ｂに埋め込むことで、段差７ａ、７ｂを消去した補正回路パターン５ｂを作成する。なお、このような図形８ａ、８ｂの生成方法や、段差の詳細な検出方法については後述する。

次に、図２のようにコーナ部６ａ、６ｂの近傍の段差７ａ、７ｂを消去した補正回路パターン５ｂに対して、モデルベースＯＰＣを行い、露光データ２を作成する（ステップＳ４）。

このように、本実施の形態の回路パターンデータ補正方法では、モデルベースＯＰＣ時に過剰補正の原因となる回路パターンコーナ部近傍の段差を消去し、その後、モデルベースＯＰＣを行い、露光データ２を作成する。これにより、モデルベースＯＰＣにおいて、補正の対象位置となる評価点が、回路パターンコーナ部近傍に位置されることを防止できるので、回路パターンコーナ部での過剰な補正を防止できる。そして、このような補正によって得られた露光データ２を用いてフォトマスクを作成し、そのフォトマスクを用いて露光を行うことで、レチクルやウェハ上に転写されるレジスト回路パターンのくびれや切断を防ぐことができ、メタル配線などの断線を防ぐことができる。

次に、本実施の形態の詳細を説明する。
図３、図４は、半導体装置の製造工程の一部を示すフローチャートである。
まず、デザインルールを設定した後（ステップＳ１０）、回路パターンを作成する（ステップＳ１１）。そしてこの回路パターンが、規定のデザインルールを満たしているか否かを検証し（ステップＳ１２）、満たしていない場合には、回路パターンを修正し（ステップＳ１３）、ステップＳ１１に戻って回路パターンを再び作成する。

回路パターンが規定のデザインルールを満たしている場合には、ルールベースＯＰＣにより、近接効果補正を行う（ステップＳ１４）。ここでは、モデルベースＯＰＣで補正できない要素（エッチングの影響など）を補正する。ルールベースＯＰＣは、補正テーブルを用いて補正を行う。補正テーブルには、回路パターンの幅や、隣接する回路パターンまでの距離に応じた補正量が規定されている。例えば、隣接する回路パターンがある一定距離以上、離れている場合には回路パターンの幅を太くしたり、隣接する回路パターンが近接している場合には回路パターンの幅を細めたりする。なお、ここでの最大補正量をＸ１（例えば、１５ｎｍ）とする。

ルールベースＯＰＣが終わると、回路パターンコーナ部近傍の段差を検出し、消去する処理を行う（ステップＳ１５）。
ステップＳ１５の処理によって、得られた補正回路パターンに対しモデルベースＯＰＣを行う（ステップＳ１６）。モデルベースＯＰＣ後には、補正回路パターンの検証を行い、所望通りのＯＰＣが行われているか、レチクルが作成可能かを検証する（ステップＳ１７）。ここで、所望通りのＯＰＣが行われていない場合、またはレチクルが作成不可能な場合には、ＯＰＣパラメータ（モデルベースＯＰＣで補正する辺の最小の長さなど）を修正して（ステップＳ１８）、再び、ステップＳ１６のモデルベースＯＰＣを行う。なお、ステップＳ１５の処理に戻ってもよい。

以上のステップＳ１０〜ステップＳ１８までの処理は、例えば、コンピュータ上で実施される。コンピュータのＣＰＵ（Central Processing Unit）は、ＨＤＤ（Hard Disk Drive）など記憶装置に記憶されたソフトウェアのアルゴリズムにしたがって、ＲＡＭ（Random Access Memory）などに作業中のデータを一時的に書き込みながら上記のような処理を行う。なお、これらの処理は、例えば、ネットワークで接続された複数のコンピュータ上で行うようにしてもよい。

ステップＳ１７の検証の結果、所望通りのＯＰＣが行われ、レチクルが作成可能な場合、モデルベースＯＰＣで得られた補正回路パターンをもとに露光データ（レチクル描画パターン）を作成し、その露光データをもとにフォトマスクを作成する。そしてそのフォトマスクを用いて露光機にてレチクルを作成する（ステップＳ１９）。さらに、そのレチクルを用いてウェハ上にレジストにより露光パターン（レジスト回路パターン）を形成する（ステップＳ２０）。次に、形成されたレジスト回路パターンのＣＤ（Critical Dimension）値が規格内であるか検査する（ステップＳ２１）。ここで、ＣＤ値が規格外の場合には、露光条件の変更で対応可能かを検証し（ステップＳ２２）、対応可能であれば、ステップＳ２０の工程にて露光パラメータを調整した後、別のウェハで露光パターンを形成する。露光条件で対応ができない場合には、ステップＳ１８に戻り、ＯＰＣパラメータを修正した後、再びモデルベースＯＰＣを行う。

ステップＳ２１で、ウェハ上に形成された露光パターンのＣＤ値が規格内である場合には、レジスト回路パターンをマスクとしてエッチングを行い、ウェハ上に回路パターンを形成する（ステップＳ２３）。なお、図示を省略しているが、エッチングの回路パターンに対してもＣＤ値が規格を満たしているか否かを検査する。ここで、ＣＤ値が規格を満たしていない場合は、ＯＰＣパラメータに原因があるので、再度モデルベースＯＰＣを行った後、レチクルを作成し、ウェハ上にレジスト回路パターンを形成し、エッチングにより回路パターンを形成する。

ここで、本実施の形態の半導体装置の製造方法における特徴部分であるステップＳ１５の処理について詳細に説明する。
図５〜図１１は、回路パターンコーナ部近傍の凹形状の段差の検出及び消去処理を説明する図である。

なお、以下では、デザインルールが６５ｎｍ世代の半導体装置のメタル層を想定しており、露光波長が１９３ｎｍで、開口数が０．８５であると想定した場合について説明する。

例えば、データベースなどから図５（Ａ）で示すような設計データの回路パターン１０が入力された場合、ＣＰＵは以下のような処理を行う。まず、この回路パターン１０において、モデルベースＯＰＣによって過剰な補正を行ったときに断線の恐れがある領域を太らせ、図５（Ｂ）のような補正回路パターン１１を得る。具体的には、例えば、線幅が１〜２μｍ以下となる領域を、ルールベースＯＰＣのテーブルを用いて太らせる。なお、太らせる量の上限は、図３のステップＳ１４のルールベースＯＰＣにおける最大補正量Ｘ１（例えば、１５ｎｍ）とする。

次に、回路パターン１０と、補正回路パターン１１との差分を求めることで、モデルベースＯＰＣによって過剰な補正を行ったときに断線の恐れがある細幅領域を示す図形１２を求める（図６（Ａ））。そして、求めた図形１２をメモリに一時記憶する。次に、再び設計データの回路パターン１０を用い、回路パターン１０上の直交する２辺のうち、Ｘ２より長い辺で、その辺同士の間隔がＸ３未満の箇所に図形１３を作成する（図６（Ｂ））。

この図形１３は、モデルベースＯＰＣにおいて、回路パターンコーナ部によるくびれが生じるコーナ領域を示す。作成した図形１３はメモリに一時記憶される。
なお、Ｘ２は、モデルベースＯＰＣにおいて補正する辺の最小の長さを示し、例えば、３４ｎｍとする。Ｘ３は、モデルベースＯＰＣにおいてその距離以上に段差があればくびれを生じない長さを示し、例えば、２０１ｎｍ（この値は光強度シミュレーション、及び実際に露光してレジスト回路パターンを形成する実験により求める。）とする。

さらに、再び設計データの回路パターン１０を用い、回路パターン１０上の直交する２辺（Ｘ２より長い辺）において、その辺同士の間隔がＸ４未満の箇所に図形１４を作成する（図７（Ａ））。なお、Ｘ４は、Ｘ２より数ｎｍ程度短い値を有し、例えば３０ｎｍとする。ここで得られる図形１４は、回路パターンコーナ部をマーキングするために用いられる。なお、作成した図形１４は、メモリに一時記憶される。

次に、メモリから、図形１２、１３を読み出し、これらを重ね合わせた図形１５を作成する（図７（Ｂ））。図形１５は、モデルベースＯＰＣにおいて、回路パターンコーナ部によるくびれが生じ、かつ、断線の恐れがある領域を示す。

その後、この図形１５が接している回路パターン１０の辺を、内側にＸ５、外側にＸ６動かして図形１６を作成する（図８（Ａ））。Ｘ５は、ルールベースＯＰＣにおける最大補正量Ｘ１の２倍程度の値（例えば、３０ｎｍ）とする。Ｘ６は、（Ｘ３−Ｘ５）の値（例えば、１７１ｎｍ）とする。この図形１６が、ルールベースＯＰＣによって生じる段差のうち、モデルベースＯＰＣの際に過剰な補正により断線を引き起こす原因となるものを検出する領域となる。

例えば、図３のステップＳ１４のルールベースＯＰＣ後に、図８（Ｂ）で示すような補正回路パターン２０が得られた場合、これに、作成した図形１６を重ね合わせる。そして、図形１６内に存在する段差の辺のうち、その両端が９０°、２７０°の角度となっている辺で、かつ、長さがルールベースＯＰＣの最大補正量Ｘ１以下の辺２１を抽出する（図９（Ａ））。

次に、抽出した辺２１を補正回路パターン２０の外側へ向けて、予想される段差の大きさより長く、例えば２００ｎｍ移動させ、その軌跡を図形２２とする（図９（Ｂ））。これにより、段差を確実に埋めることができる。

さらに、作成した図形２２のうち、図形１６に重なる部分のみ抽出し、不要な部分を削除した図形２３を作成する（図１０（Ａ））。
次に、回路パターンコーナ部をマーキングするために作成された図形１４をメモリから読み出して、図形２３のうち、図形１４に接するか、重なっているものを抽出する（図１０（Ｂ））。次に、再びルールベースＯＰＣ後の補正回路パターン２０をメモリから読み出し、抽出された図形２３のうち、補正回路パターン２０と重ならない領域を図形２４として抽出する（図１１（Ａ））。最後に、抽出した図形２４を補正回路パターン２０に統合することにより、段差を消去した補正回路パターン３０が得られる（図１１（Ｂ））。

以上の凹形状の段差の検出及び消去処理をまとめる。
図１２は、回路パターンコーナ部近傍の凹形状の段差の検出及び消去処理の流れを示すフローチャートである。

ステップＳ３０：設計データの回路パターンから断線の恐れがある細幅領域を検出する（図５（Ａ）〜図６（Ａ）参照）。
ステップＳ３１：モデルベースＯＰＣの際にくびれが生じるコーナ領域を検出する（図６（Ｂ））。

ステップＳ３２：回路パターンコーナ部をマーキングする（図７（Ａ）参照）。
ステップＳ３３：モデルベースＯＰＣの際にくびれによって断線の恐れがある細幅領域を検出する（図７（Ｂ）参照）。

ステップＳ３４：ルールベースＯＰＣによって生じる特定の段差を検出する検出領域を作成する（図８（Ａ）参照）。
ステップＳ３５：ルールベースＯＰＣ後の補正回路パターンから検出領域内の段差を検出する（図９（Ａ）参照）。

ステップＳ３６：段差を埋める（図９（Ｂ）〜図１１（Ｂ）参照）。
このような処理により、回路パターンコーナ部近傍の凹形状の段差を検出し、消去することができる。

次に、回路パターンコーナ部近傍に凸形状の段差が存在する場合の検出及び消去処理を説明する。
図１３〜図１５は、回路パターンコーナ部近傍の凸形状の段差の検出及び消去処理を説明する図である。

例えば、データベースなどから図１３（Ａ）で示すような設計データの回路パターン４０が入力された場合、ＣＰＵは以下のような処理を行う。まず、図３のステップＳ１４のルールベースＯＰＣによって得られた補正回路パターン４１（図１３（Ｂ））をメモリから読み出し、これらの差分をとり図形４２ａ、４２ｂを発生させる（図１３（Ｃ））。

次に、抽出した図形４２ａ、４２ｂのうち、長辺の長さが、ルールベースＯＰＣの最大補正量Ｘ１よりも長く、Ｘ１０よりも短く、かつ、短辺の長さがＸ１よりも短いものを抽出する（図１４（Ａ））。ここでは、図形４２ａ、４２ｂとも条件を満たしているとする。なお、Ｘ１０は、モデルベースＯＰＣを行う際に、回路パターン４０の先端と見なす長さであり、オペレータによって任意に入力可能な値である。これによって、ルールベースＯＰＣによって発生した微小な段差を抽出することができる。

次に、回路パターン４０の直交する２辺（モデルベースＯＰＣにおいて補正する辺の最小の長さＸ２（例えば３４ｎｍ）よりも長い辺）において、その辺同士の間隔がＸ４（Ｘ２より数ｎｍ小さい値（例えば３０ｎｍ））よりも短い箇所に、図形４３ａ、４３ｂを作成する（図１４（Ｂ））。ここで得られる図形４３ａ、４３ｂは、回路パターンコーナ部を示すために用いられる。

さらに、段差を示す図形４２ａ、４２ｂのうちで、回路パターンコーナ部を示す図形４３ａ、４３ｂに接触するか重なっているものを抽出する。これにより、ルールベースＯＰＣにより発生した微小な段差のうち、モデルベースＯＰＣにおいて過剰な補正が行われる可能性のある回路パターンコーナ部近傍の段差（図形４２ｂ）を抽出することができる（図１５（Ａ））。そして、抽出した図形４２ｂを、ルールベースＯＰＣ後の補正回路パターン４１から除去することで、モデルベースＯＰＣで過剰補正の要因となる段差を消去した補正回路パターン４５が得られる（図１５（Ｂ））。

以上の凸形状の段差の検出及び消去処理をまとめる。
図１６は、回路パターンコーナ部近傍の凸形状の段差の検出及び消去処理の流れを示すフローチャートである。

ステップＳ４０：ルールベースＯＰＣ後の補正回路パターンと設計データの回路パターンとの差分をとる（図１３（Ｃ）参照）。
ステップＳ４１：微小段差図形を抽出する（図１４（Ａ）参照）。

ステップＳ４２：回路パターンコーナ部をマーキングする（図１４（Ｂ）参照）。
ステップＳ４３：回路パターンコーナ部に接触するか重なっている微小段差を抽出（図１５（Ａ）参照）。

ステップＳ４４：ルールベースＯＰＣ後の補正回路パターンから抽出した微小段差を除去（図１５（Ｂ）参照）。
このような処理により、回路パターンコーナ部近傍の凸形状の段差を検出し、消去することができる。

なお、上記では、凹形状の回路パターンコーナ部近傍の凹形状または凸形状の段差を検出し、消去する処理について説明したが、凸形状の回路パターンコーナ部近傍の凹形状または凸形状の段差もほぼ同様の手段で検出し、消去することができる。

以上、詳細に説明したような図３のステップＳ１５の処理によって得られる、回路パターンコーナ部近傍の段差を消去した補正回路パターンを用いて、ステップＳ１６のモデルベースＯＰＣを行う。これにより、補正の対象位置となる評価点が、回路パターンコーナ部近傍に位置されることを防止でき、回路パターンコーナ部での過剰な補正を防止できる。

そして、このような補正によって得られた露光データを用いてフォトマスクを作成し、露光を行うことで、ウェハ上に転写されるレジスト回路パターンのくびれや切断を防ぐことができ、メタル配線などの断線を防ぐことができる。また、歩留まりがよく高性能な半導体装置を製造することが可能になる。

さらに、回路パターンコーナ部近傍の段差を消去することによって、レチクルの欠陥検査を困難とするような形状（細線状の図形、細いスリット上の図形）の発生を抑えることもできる。

（付記１） ウェハ上に半導体装置の設計データに基づいて回路パターンを形成する際に生じる近接効果の影響を補正する回路パターンデータ補正方法において、
入力した前記設計データに対し、ルールベースの近接効果補正を行い、
前記ルールベースの近接効果補正によって生じた回路パターンコーナ部近傍の段差を検出し、
前記段差を消去したのちモデルベースの近接効果補正を行い、露光データを作成することを特徴とする回路パターンデータ補正方法。

（付記２） 前記モデルベースの近接効果補正を行うと断線の恐れのある細幅領域を前記設計データから検出することを特徴とする付記１記載の回路パターンデータ補正方法。
（付記３） 前記モデルベースの近接効果補正を行うとくびれが発生するコーナ領域を前記設計データから検出することを特徴とする付記１記載の回路パターンデータ補正方法。

（付記４） 前記モデルベースの近接効果補正を行うと断線の恐れのある細幅領域と、くびれが発生するコーナ領域とを前記設計データから検出し、前記細幅領域と前記コーナ領域から、前記段差を検出するための検出領域を作成することを特徴とする付記１記載の回路パターンデータ補正方法。

（付記５） 前記検出領域内の凹形状の前記段差を埋める図形を生成することによって、前記段差を消去することを特徴とする付記４記載の回路パターンデータ補正方法。
（付記６） 前記設計データと、前記ルールベースの近接効果補正後の補正回路パターンとの差分となる図形を求め、
前記図形の大きさと、前記回路パターンコーナ部との距離に応じて、前記図形を前記段差として検出し、
前記図形を前記補正回路パターンから差し引くことで、凸形状の前記段差を消去することを特徴とする付記１記載の回路パターンデータ補正方法。

（付記７） ウェハ上に半導体装置の設計データに基づいて回路パターンを形成する際に生じる近接効果の影響を補正するために、入力した前記設計データに対し、ルールベースの近接効果補正を行い、
前記ルールベースの近接効果補正によって生じた回路パターンコーナ部近傍の段差を検出し、
前記段差を消去したのちモデルベースの近接効果補正を行い、露光データを作成し、
前記露光データをもとにフォトマスクを生成し、
前記フォトマスクを用いて露光を行うことを特徴とする半導体装置の製造方法。

（付記８） 前記モデルベースの近接効果補正を行うと断線の恐れのある細幅領域を前記設計データから検出することを特徴とする付記７記載の半導体装置の製造方法。
（付記９） 前記モデルベースの近接効果補正を行うとくびれが発生するコーナ領域を前記設計データから検出することを特徴とする付記７記載の半導体装置の製造方法。

（付記１０） 前記モデルベースの近接効果補正を行うと断線の恐れのある細幅領域と、くびれが発生するコーナ領域とを前記設計データから検出し、前記細幅領域と前記コーナ領域から、前記段差を検出するための検出領域を作成することを特徴とする付記７記載の半導体装置の製造方法。

（付記１１） 前記検出領域内の凹形状の前記段差を埋める図形を生成することによって、前記段差を消去することを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２） 前記設計データと、前記ルールベースの近接効果補正後の補正回路パターンとの差分となる図形を求め、
前記図形の大きさと、前記回路パターンコーナ部との距離に応じて、前記図形を前記段差として検出し、
前記図形を前記補正回路パターンから差し引くことで、凸形状の前記段差を消去することを特徴とする付記７記載の半導体装置の製造方法。

本実施の形態の回路パターンデータ補正方法の概略を示すフローチャートである。 ルールベースＯＰＣ後の回路パターンコーナ部近傍の段差を消去する様子を示す図である。 半導体装置の製造工程の一部を示すフローチャートである（その１）。 半導体装置の製造工程の一部を示すフローチャートである（その２）。 回路パターンコーナ部近傍の凹形状の段差の検出及び消去処理を説明する図である（その１）。 回路パターンコーナ部近傍の凹形状の段差の検出及び消去処理を説明する図である（その２）。 回路パターンコーナ部近傍の凹形状の段差の検出及び消去処理を説明する図である（その３）。 回路パターンコーナ部近傍の凹形状の段差の検出及び消去処理を説明する図である（その４）。 回路パターンコーナ部近傍の凹形状の段差の検出及び消去処理を説明する図である（その５）。 回路パターンコーナ部近傍の凹形状の段差の検出及び消去処理を説明する図である（その６）。 回路パターンコーナ部近傍の凹形状の段差の検出及び消去処理を説明する図である（その７）。 回路パターンコーナ部近傍の凹形状の段差の検出及び消去処理の流れを示すフローチャートである。 回路パターンコーナ部近傍の凸形状の段差の検出及び消去処理を説明する図である（その１）。 回路パターンコーナ部近傍の凸形状の段差の検出及び消去処理を説明する図である（その２）。 回路パターンコーナ部近傍の凸形状の段差の検出及び消去処理を説明する図である（その３）。 回路パターンコーナ部近傍の凸形状の段差の検出及び消去処理の流れを示すフローチャートである。 モデルベースＯＰＣを説明する模式図である。 回路パターンコーナ部近傍に微小な段差が存在する場合のモデルベースＯＰＣを説明する模式図である。

符号の説明

１ 設計データ
２ 露光データ
５ａ 補正回路パターン（ルールベースＯＰＣ後）
５ｂ 補正回路パターン（段差消去後）
６ａ、６ｂ コーナ部
７ａ、７ｂ 段差
８ａ、８ｂ 図形

Claims (10)

1. ウェハ上に半導体装置の設計データに基づいて回路パターンを形成する際に生じる近接効果の影響を補正する回路パターンデータ補正方法において、
   入力した前記設計データに対し、ルールベースの近接効果補正を行い、
   前記ルールベースの近接効果補正によって生じた回路パターンコーナ部近傍の段差を検出し、
   前記段差を消去したのちモデルベースの近接効果補正を行い、露光データを作成することを特徴とする回路パターンデータ補正方法。
2. 前記モデルベースの近接効果補正を行うと断線の恐れのある細幅領域を前記設計データから検出することを特徴とする請求項１記載の回路パターンデータ補正方法。
3. 前記モデルベースの近接効果補正を行うとくびれが発生するコーナ領域を前記設計データから検出することを特徴とする請求項１記載の回路パターンデータ補正方法。
4. 前記モデルベースの近接効果補正を行うと断線の恐れのある細幅領域と、くびれが発生するコーナ領域とを前記設計データから検出し、前記細幅領域と前記コーナ領域から、前記段差を検出するための検出領域を作成することを特徴とする請求項１記載の回路パターンデータ補正方法。
5. 前記検出領域内の凹形状の前記段差を埋める図形を生成することによって、前記段差を消去することを特徴とする請求項４記載の回路パターンデータ補正方法。
6. 前記設計データと、前記ルールベースの近接効果補正後の補正回路パターンとの差分となる図形を求め、
   前記図形の大きさと、前記回路パターンコーナ部との距離に応じて、前記図形を前記段差として検出し、
   前記図形を前記補正回路パターンから差し引くことで、凸形状の前記段差を消去することを特徴とする請求項１記載の回路パターンデータ補正方法。
7. ウェハ上に半導体装置の設計データに基づいて回路パターンを形成する際に生じる近接効果の影響を補正するために、入力した前記設計データに対し、ルールベースの近接効果補正を行い、
   前記ルールベースの近接効果補正によって生じた回路パターンコーナ部近傍の段差を検出し、
   前記段差を消去したのちモデルベースの近接効果補正を行い、露光データを作成し、
   前記露光データをもとにフォトマスクを生成し、
   前記フォトマスクを用いて露光を行うことを特徴とする半導体装置の製造方法。
8. 前記モデルベースの近接効果補正を行うと断線の恐れのある細幅領域と、くびれが発生するコーナ領域とを前記設計データから検出し、前記細幅領域と前記コーナ領域から、前記段差を検出するための検出領域を作成することを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記検出領域内の凹形状の前記段差を埋める図形を生成することによって、前記段差を消去することを特徴とする請求項８記載の半導体装置の製造方法。
10. 前記設計データと、前記ルールベースの近接効果補正後の補正回路パターンとの差分となる図形を求め、
    前記図形の大きさと、前記回路パターンコーナ部との距離に応じて、前記図形を前記段差として検出し、
    前記図形を前記補正回路パターンから差し引くことで、凸形状の前記段差を消去することを特徴とする請求項７記載の半導体装置の製造方法。
    

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