JP2007250827A - 評価方法および半導体装置の製造方法 - Google Patents

Abstract

【課題】ゲート電極パターニング後の絶縁膜の損傷を簡便に高感度で検出する。
【解決手段】半導体基板１上にゲート絶縁膜３を形成してその上にゲート電極４を形成した後、ゲート電極４上とゲート電極４形成後のゲート絶縁膜３上に測定用電極５を形成する。そして、測定用電極５と半導体基板１の間に電圧を印加し、そのときの電流を測定する。ゲート電極４形成後のゲート絶縁膜３に損傷６が生じている場合には、測定用電極５と半導体基板１の間にリーク電流が流れるようになるため、それを基にゲート絶縁膜３の損傷６の評価を行う。
【選択図】図１

Description

本発明は評価方法および半導体装置の製造方法に関し、特に、基板上に形成された膜等の損傷を評価する評価方法、およびそのような評価方法を用いた半導体装置の製造方法に関する。

ＭＩＳ（Metal Insulator Semiconductor）型トランジスタのゲート電極は、例えば、シリコン（Ｓｉ）基板上に、酸化シリコン（ＳｉＯ_２）膜等のゲート絶縁膜を介して、ゲート電極材料であるポリシリコンを堆積し、それをドライエッチングによりパターニングすることによって形成される。しかし、このようなゲートパターニング時のドライエッチングプロセスでは、ゲート電極の形成に伴い、そのドライエッチングによって露出する下地のゲート絶縁膜が損傷してしまっている場合がある。

このような損傷を評価する方法としては、電子顕微鏡による表面観察や、ウェーハプロセスアウト後の電気的な試験方法が一般的である。しかしながら、電子顕微鏡による表面観察では、ウェーハ全面を評価するのが必ずしも容易でなく、不良検出の安定性・確実性に課題が残る。また、ウェーハプロセスアウト後の電気的試験では、ウェーハ全面についての評価は比較的容易であるものの、不良の要因がドライエッチングによるゲート絶縁膜の損傷であるか否かの判定が困難な場合も多い。

ゲート絶縁膜の損傷を評価する方法としては、これらの方法のほか、ゲート絶縁膜上にゲート電極材料を堆積してそれをドライエッチングでパターニングした後、得られたゲート電極表面（側面および上面）を絶縁膜で覆い、その絶縁膜およびゲート電極パターニング後に露出するゲート絶縁膜をポリシリコンで覆って測定用電極を形成し、この測定用電極と半導体基板の間に電圧を印加してそのときの電流を測定することにより、ドライエッチング後のゲート絶縁膜の損傷を検出する方法も提案されている（特許文献１参照）。
特開２００３−１３３３８３号公報

しかし、ゲート電極表面を絶縁膜で覆った上で測定用電極を形成しそれと半導体基板の間に電圧を印加してゲート絶縁膜の損傷を評価する方法の場合、電子顕微鏡による表面観察やウェーハプロセスアウト後の電気的試験に比べると、簡便に精度良く評価が行えるものの、さらなる損傷検出感度の向上が期待されている。また、このように測定用電極とゲート電極を絶縁するためにゲート電極表面に絶縁膜を形成する場合には、その形成時に損傷部分を確実に残す配慮も必要になると考えられる。

本発明はこのような点に鑑みてなされたものであり、簡便にかつ高感度で基板の評価を行うことのできる評価方法を提供することを目的とする。
また、本発明は、そのような評価方法を用いた半導体装置の製造方法を提供することを目的とする。

本発明では上記課題を解決するために、基板の評価を行う評価方法において、半導体基板上に絶縁膜を形成し、形成された前記絶縁膜上に第１の電極パターンを形成し、形成された前記第１の電極パターン上および前記第１の電極パターン形成後の前記絶縁膜上に第２の電極パターンを形成し、形成された前記第２の電極パターンと前記半導体基板の間に電圧を印加して電流を測定することを特徴とする評価方法が提供される。

このような評価方法によれば、半導体基板上に形成された絶縁膜上に第１の電極パターンが形成され、この第１の電極パターン上と第１の電極パターン形成後の絶縁膜上に第２の電極パターンが形成され、この第２の電極パターンと半導体基板の間に電圧を印加したときの電流が測定される。その際、第１の電極パターン形成後の絶縁膜に損傷が生じている場合には、第２の電極パターンと半導体基板の間に電流が流れるようになり、それを基に損傷の評価が行われる。

また、本発明では、半導体基板上に絶縁膜を形成する工程と、形成された前記絶縁膜上に第１の電極パターンを形成する工程と、形成された前記第１の電極パターン上および前記第１の電極パターン形成後の前記絶縁膜上に第２の電極パターンを形成する工程と、形成された前記第２の電極パターンと前記半導体基板の間に電圧を印加して電流を測定する工程と、を有することを特徴とする半導体装置の製造方法が提供される。

このような半導体装置の製造方法によれば、絶縁膜に損傷が生じている場合、第２の電極パターンと半導体基板の間に電流が流れ、それを基に損傷の評価を行うことが可能になるので、半導体装置の信頼性向上が図られる。

本発明では、半導体基板上に絶縁膜を形成してその上に第１の電極パターンを形成した後、第１の電極パターン上と第１の電極パターン形成後の絶縁膜上に第２の電極パターンを形成して、第２の電極パターンと半導体基板の間に電圧を印加したときの電流を測定するようにした。これにより、第１の電極パターン形成後に生じ得る絶縁膜の損傷を簡便かつ迅速に、高感度で検出することが可能になる。

また、このような評価方法を半導体装置製造に用いることにより、信頼性の高い半導体装置が実現可能になる。

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は評価原理の説明図、図２は図１の要部平面模式図である。また、図３は評価フローを示す図である。

評価に当たり、まず、図１に示すように、半導体基板１上の素子分離領域２で画定された素子領域に、熱酸化法等によりゲート絶縁膜３を形成し（ステップＳ１）、その上に、第１の電極パターンとして、ゲート電極４を形成する（ステップＳ２）。ゲート電極４は、例えば、ゲート絶縁膜３上に所定導電型のポリシリコンを堆積した後、フォトリソグラフィ技術を用い、それを所定条件でドライエッチングして、所定形状、例えば図２に示すような櫛歯形状にパターニングすることによって形成する。

ゲート電極４形成後のウェーハ上には、図１および図２に示したように、第２の電極パターンとして、ゲート電極４およびゲート絶縁膜３を覆う所定形状の測定用電極５を形成する（ステップＳ３）。測定用電極５には、例えば、ポリシリコンを用いることができる。測定用電極５は、ゲート電極４上（上面および側面）と、ドライエッチングによって露出したゲート絶縁膜３上に形成される。

このような構造のウェーハ形成後は、例えば測定用電極５上に検針を当てて、図１に示したように測定用電極５と半導体基板１の間に所定の電圧を印加し（例えば、半導体基板１側をグランドにする。）、そのときの電流を測定する（ステップＳ４）。

例えば、ステップＳ２におけるゲート電極４形成時のドライエッチングによって、図１に示したように下地のゲート絶縁膜３に半導体基板１にまで達するピンホールのような損傷６（図２では省略。）が形成されていると、ステップＳ３では測定用電極５がその損傷６にも形成される。その場合、ステップＳ４の電流測定の際には、測定用電極５上に検針を当てて測定用電極５に電圧を印加したとき、半導体基板１の裏面へ流れるリーク電流が測定されるようになる。したがって、このリーク電流を測定することにより、ドライエッチングによるゲート絶縁膜３の損傷を評価することができる。

このような評価方法によれば、測定用電極５と半導体基板１の間に電圧を印加してそのとき流れるリーク電流を測定するため、ゲート絶縁膜３の損傷を簡便に評価することができる。さらに、ウェーハ上を広範囲に亘って簡便かつ迅速に評価することが可能になる。

また、上記の評価方法では、ゲート電極４の形成後に、ゲート電極４上とゲート絶縁膜３上に測定用電極５を形成し、ゲート電極４と測定用電極５の間に絶縁膜を設けない構成としている。このような構成とすることにより、ゲート絶縁膜３の損傷の検出感度を向上させることが可能になる。なお、このような構成とした場合の損傷検出感度については後述する。

以下、上記の評価方法を適用した具体例について説明する。
図４から図１１は評価に用いるウェーハ（評価用ウェーハ）の各形成工程の説明図である。以下に順を追って説明する。

図４は素子分離領域の形成工程の要部断面模式図である。
まず、半導体基板には、ｎ型のＳｉ基板１１を用いた。このＳｉ基板１１に、ＳＴＩ（Shallow Trench Isolation）法により素子分離領域（絶縁領域）１２を形成した。具体的には、まず、素子分離領域１２形成用の所定のマスクを用い、素子分離領域１２を形成すべき領域を開口したレジストパターンをＳｉ基板１１上に形成する。そして、そのレジストパターン開口部のＳｉ基板１１にエッチングによって溝を形成する。最後に、その溝を絶縁材料で埋め込み、ＣＭＰ（Chemical Mechanical Polishing）処理等で平坦化することによって、Ｓｉ基板１１に素子分離領域１２を形成する。

図５はゲート絶縁膜およびゲート電極用レジストパターンの形成工程の要部断面模式図である。
素子分離領域１２の形成後、Ｓｉ基板１１表面を熱酸化法によって酸化し、Ｓｉ基板１１上にゲート絶縁膜として熱酸化膜１３を膜厚約３ｎｍで形成した。熱酸化膜１３の形成後は、ｐ型不純物をドープしたｐ型アモルファスシリコンを全面にＣＶＤ（Chemical Vapor Deposition）法を用いて膜厚約１８０ｎｍで堆積し、所定のアニール処理を行ってゲート電極用ポリシリコン膜１４を形成する。その上に、フォトリソグラフィ技術を用いて、櫛歯形状のゲート電極用レジストパターン１５を形成した。

図６はゲート電極の形成工程の要部断面模式図である。
ゲート電極用レジストパターン１５の形成後は、それをマスクにしてゲート電極用ポリシリコン膜１４をドライエッチングした。ドライエッチングには、ここではＩＣＰ（Inductivity Coupled Plasma）エッチング装置を用いた。

ドライエッチングは、次の２種類の条件（エッチング条件Ａ，Ｂ）で行った。
エッチング条件Ａ：プロセス圧力＝４ｍＴｏｒｒ（１Ｔｏｒｒ＝１３３．３２Ｐａ），上部電極ＲＦ電力＝３００Ｗ，下部電極ＲＦ電力＝８０Ｗ，塩素（Ｃｌ_２）流量＝１００ｓｃｃｍ（１ｓｃｃｍ＝１ｍＬ／ｍｉｎ，０℃，１０１．３ｋＰａ），酸素（Ｏ_２）流量＝２ｓｃｃｍ
エッチング条件Ｂ：プロセス圧力＝４ｍＴｏｒｒ，上部電極ＲＦ電力＝３００Ｗ，下部電極ＲＦ電力＝１２０Ｗ，Ｃｌ_２流量＝１００ｓｃｃｍ，Ｏ_２流量＝２ｓｃｃｍ
エッチング条件Ａのポリシリコン対酸化膜の選択比は５０であり、エッチング条件Ｂのポリシリコン対酸化膜の選択比は２５である。そのため、同じだけゲート電極用ポリシリコン膜１４をエッチングしても、熱酸化膜１３の損傷は、エッチング条件Ａの場合に比べ、エッチング条件Ｂの場合の方が大きくなる。なお、エッチング条件Ａ，Ｂでのエッチングの終点検出は、光エミッションにより自動的にエッチング量が同じになるように処理した。

このような２種類の条件でそれぞれゲート電極用ポリシリコン膜１４をドライエッチングすることにより、櫛歯形状のゲート電極１６を形成した。
図７はゲート電極形成後の要部平面模式図である。

ゲート電極１６は、図７に示すように、その櫛歯部分が熱酸化膜１３の外側領域まで延びた構造となるように形成した。素子分離領域１２形成後のＳｉ基板１１表面に熱酸化膜１３を形成すると、通常は素子分離領域１２との境界領域とその近傍の領域で熱酸化膜１３の膜厚が薄くなりやすい。そのような領域にもゲート電極１６の櫛歯部分を形成してその付近の熱酸化膜１３の損傷についても評価が行えるよう、そのような領域をゲート電極１６の櫛歯部分が横断するように形成しているためである。

ここで、図８はゲート電極の櫛歯部分を熱酸化膜上にだけ形成した場合の要部平面模式図である。
図８に示すように、ゲート電極１６の櫛歯部分を熱酸化膜１３上にだけ形成した場合には、熱酸化膜１３の膜厚が薄くなりやすい素子分離領域１２との境界領域とその近傍の領域にゲート電極１６の櫛歯部分が形成されない。したがって、素子分離領域１２で画定された素子領域（半導体領域）上の熱酸化膜１３の損傷をより高精度で評価するためには、図７に示したような構成とする方が好ましい。

図９はポリシリコンおよび測定用電極用レジストパターンの形成工程の要部断面模式図である。
ドライエッチングによるゲート電極１６の形成後、全面にＣＶＤ法を用いてアモルファスシリコンを膜厚約２００ｎｍで堆積し、所定のアニール処理を行って測定用電極用ポリシリコン膜１７を形成した。そして、その上に、フォトリソグラフィ技術を用い、素子分離領域１２形成用のマスクを用いて、測定用電極用レジストパターン１８を形成した。その際は、そのパターン開口部が素子分離領域１２よりも小さくなるように、測定用電極用レジストパターン１８の形成を行う。

図１０は測定用電極の形成工程の要部断面模式図である。
測定用電極用レジストパターン１８の形成後は、それをマスクにして測定用電極用ポリシリコン膜１７をドライエッチングし、所定形状の測定用電極１９を形成して、ゲート電極１６形成時のエッチング条件のみを変えた評価用ウェーハ１０を形成した。

図１１は測定用電極形成後の要部平面模式図である。
測定用電極１９は、前述のように、素子分離領域１２の形成に用いたマスクを使用して測定用電極用レジストパターン１８を形成することにより、熱酸化膜１３が形成されている領域よりも大きく、さらに熱酸化膜１３の外側領域まで延ばして形成したゲート電極１６が覆われるように（ただし、パッド部１６ａは除く。）、形成した。

測定用電極１９をこのように形成することにより、前述のような熱酸化膜１３の膜厚が薄くなりやすい素子分離領域１２との境界領域とその近傍の領域についても評価が行え、素子領域上の熱酸化膜１３の損傷を高精度で評価することが可能になる。

以上のような手順で形成したエッチング条件の異なる評価用ウェーハ１０について、測定用電極１９とＳｉ基板１１の間に流れるリーク電流をそれぞれ測定し、評価を行った。
なお、評価用ウェーハ１０の熱酸化膜１３の評価に当たり、その比較用ウェーハとして、エッチング条件Ｂで形成したゲート電極１６表面を絶縁膜、ここでは膜厚約１０ｎｍの熱酸化膜で覆い、その上に測定用電極１９を形成したものも形成し、同様に評価を行った。比較用ウェーハは、エッチング条件Ｂで形成したゲート電極１６表面を熱酸化膜で覆った以外は、エッチング条件Ｂでゲート電極１６を形成した評価用ウェーハ１０と同じ手順で形成した。すなわち、比較用ウェーハは、図６においてエッチング条件Ｂでゲート電極１６を形成した後、そのゲート電極１６表面に熱酸化膜を形成し、その後、図９に示した測定用電極用ポリシリコン膜１７および測定用電極用レジストパターン１８を形成して、図１０に示したように測定用電極１９を形成した。

エッチング条件Ａ，Ｂの評価用ウェーハ１０およびエッチング条件Ｂの比較用ウェーハについてのリーク電流の測定では、まず、測定用電極１９上に検針を当てて電圧を印加し、Ｓｉ基板１１の裏面に流れるリーク電流を測定した。測定結果を表１に示す。

この表１に示した歩留まり（％）は、評価用ウェーハ１０と比較用ウェーハで同位置の素子領域に形成された測定用電極１９に対し、電圧を０Ｖから徐々に大きな負電圧を印加していき、印加電圧−５．５ＶまでＳｉ基板１１側にリーク電流が流れなければ、その素子領域を良と判定し、算出した。

表１より、エッチング条件Ａでゲート電極１６を形成した場合すなわちポリシリコン対酸化膜のエッチング選択比が高い場合と、エッチング条件Ｂでゲート電極１６を形成した場合すなわちポリシリコン対酸化膜のエッチング選択比が低い場合とでは、歩留まりがそれぞれ９３％と６６％であり、エッチング条件Ａを用いた場合の方が歩留まりが高くなる。エッチング条件Ａでは、ゲート電極用ポリシリコン膜１４対熱酸化膜１３の選択比が高いために、エッチング条件Ｂに比べ、熱酸化膜１３にＳｉ基板１１まで達するピンホールのような損傷が発生しにくいことがわかる。

また、エッチング条件Ｂを用いた評価用ウェーハ１０と比較用ウェーハについて見ると、それらは構成上ゲート電極１６表面を熱酸化膜で覆っているか否かの違いのみであるが、その歩留まりはそれぞれ６６％と９６％であり、大きな差が認められた。すなわち、同じエッチング条件Ｂでゲート電極１６を形成した場合でも、ゲート電極１６表面を熱酸化膜で覆わずに測定用電極１９を形成した場合の方が、熱酸化膜１３の損傷を高感度で検出することが可能であるといえる。

以上説明したように、Ｓｉ基板１１上に熱酸化膜１３を介してゲート電極用ポリシリコン膜１４を形成し、それをドライエッチングによってパターニングしてゲート電極１６を形成した場合、ドライエッチングによる熱酸化膜１３の損傷を評価するため、ゲート電極１６表面とドライエッチング後に露出する熱酸化膜１３上に測定用電極１９を形成し、その測定用電極１９とＳｉ基板１１の間に電圧を印加してリーク電流の測定を行う。これにより、評価用ウェーハ１０を広範囲に亘って簡便かつ迅速に評価することができ、また、熱酸化膜１３の損傷を高感度で検出することができるようになる。このような評価を基に半導体装置の製造を行うことにより、より信頼性の高い半導体装置が製造可能になる。

なお、製品ウェーハに、製品チップ領域とは別に、損傷評価用の領域を設けておき、その領域にだけ上記評価用ウェーハ１０の構造を形成して、その損傷の評価を行うようにしてもよい。この場合は、例えば、その損傷評価用領域の評価に基づき、製品チップ領域の良・不良判定、換言すれば製品ウェーハの良・不良判定を行うことが可能である。なお、このように製品チップ領域とは別に損傷評価用領域を設けた場合、その評価後も測定用電極１９の除去は必ずしも必要とはならない。

また、同様に、製品ウェーハの個々の製品チップ領域内に一部、損傷評価用に上記評価用ウェーハ１０の構造を形成して、その損傷の評価を行うようにしてもよい。この場合は、１枚の製品ウェーハ上に形成されている個々の製品チップについて、その良・不良判定を行うことが可能になる。

また、ゲート電極１６のパターンを製品用のものとした場合には、熱酸化膜１３の損傷を評価するために形成した測定用電極１９は、評価後に除去するようにすれば、それを製品ウェーハとして利用することも可能である。測定用電極１９の除去後は、所定のプロセスを経て、半導体装置を完成させればよい。

なお、以上の説明で述べた各部の材質や膜厚、その形成方法（エッチング条件を含む。）等は一例であって、上記の例に限定されるものではない。
（付記１） 基板の評価を行う評価方法において、
半導体基板上に絶縁膜を形成し、
形成された前記絶縁膜上に第１の電極パターンを形成し、
形成された前記第１の電極パターン上および前記第１の電極パターン形成後の前記絶縁膜上に第２の電極パターンを形成し、
形成された前記第２の電極パターンと前記半導体基板の間に電圧を印加して電流を測定することを特徴とする評価方法。

（付記２） 前記絶縁膜上に前記第１の電極パターンを形成する際には、
前記絶縁膜上に第１の電極材料を形成し、
形成された前記第１の電極材料をドライエッチングしてパターニングすることによって前記第１の電極パターンを形成することを特徴とする付記１記載の評価方法。

（付記３） 前記半導体基板上に前記絶縁膜を形成する際には、
前記半導体基板に絶縁領域で画定された半導体領域を形成し、
形成された前記半導体領域上に前記絶縁膜を形成し、
形成された前記絶縁膜上に前記第１の電極パターンを形成する際には、
前記第１の電極パターンを、前記半導体領域上に形成された前記絶縁膜を横断するように、前記絶縁膜上に形成することを特徴とする付記１記載の評価方法。

（付記４） 前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成する際には、
前記第２の電極パターンを、前記絶縁膜が覆われるように、前記第１の電極パターン上および前記絶縁膜上に形成することを特徴とする付記１記載の評価方法。

（付記５） 前記半導体基板上に前記絶縁膜を形成する際には、
所定のマスクを用いたパターニングによって前記半導体基板に溝を形成し、
前記溝を絶縁材料で埋め込むことによって前記半導体基板に絶縁領域で画定された半導体領域を形成し、
形成された前記半導体領域上に前記絶縁膜を形成し、
前記絶縁膜の形成後に、前記絶縁膜上に前記第１の電極パターンを形成し、
形成された前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成する際には、
全面に第２の電極材料を形成し、
形成された前記第２の電極材料を、前記マスクを用いて前記半導体領域上の前記絶縁膜が覆われるようにパターニングして、前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成することを特徴とする付記１記載の評価方法。

（付記６） 半導体基板上に絶縁膜を形成する工程と、
形成された前記絶縁膜上に第１の電極パターンを形成する工程と、
形成された前記第１の電極パターン上および前記第１の電極パターン形成後の前記絶縁膜上に第２の電極パターンを形成する工程と、
形成された前記第２の電極パターンと前記半導体基板の間に電圧を印加して電流を測定する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記７） 前記絶縁膜上に前記第１の電極パターンを形成する工程においては、
前記絶縁膜上に第１の電極材料を形成し、
形成された前記第１の電極材料をドライエッチングしてパターニングすることによって前記第１の電極パターンを形成することを特徴とする付記６記載の半導体装置の製造方法。

（付記８） 前記半導体基板上に前記絶縁膜を形成する工程においては、
前記半導体基板に絶縁領域で画定された半導体領域を形成し、
形成された前記半導体領域上に前記絶縁膜を形成し、
形成された前記絶縁膜上に前記第１の電極パターンを形成する工程においては、
前記第１の電極パターンを、前記半導体領域上に形成された前記絶縁膜を横断するように、前記絶縁膜上に形成することを特徴とする付記６記載の半導体装置の製造方法。

（付記９） 前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成する工程においては、
前記第２の電極パターンを、前記絶縁膜が覆われるように、前記第１の電極パターン上および前記絶縁膜上に形成することを特徴とする付記６記載の半導体装置の製造方法。

（付記１０） 前記半導体基板上に前記絶縁膜を形成する工程においては、
所定のマスクを用いたパターニングによって前記半導体基板に溝を形成し、
前記溝を絶縁材料で埋め込むことによって前記半導体基板に絶縁領域で画定された半導体領域を形成し、
形成された前記半導体領域上に前記絶縁膜を形成し、
前記絶縁膜上に前記第１の電極パターンを形成する工程においては、
前記半導体領域上に形成された前記絶縁膜上に前記第１の電極パターンを形成し、
前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成する工程においては、
全面に第２の電極材料を形成し、
形成された前記第２の電極材料を、前記マスクを用いて前記半導体領域上の前記絶縁膜が覆われるようにパターニングして、前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成することを特徴とする付記６記載の半導体装置の製造方法。

評価原理の説明図である。 図１の要部平面模式図である。 評価フローを示す図である。 素子分離領域の形成工程の要部断面模式図である。 ゲート絶縁膜およびゲート電極用レジストパターンの形成工程の要部断面模式図である。 ゲート電極の形成工程の要部断面模式図である。 ゲート電極形成後の要部平面模式図である。 ゲート電極の櫛歯部分を熱酸化膜上にだけ形成した場合の要部平面模式図である。 ポリシリコンおよび測定用電極用レジストパターンの形成工程の要部断面模式図である。 測定用電極の形成工程の要部断面模式図である。 測定用電極形成後の要部平面模式図である。

符号の説明

１ 半導体基板
２，１２ 素子分離領域
３ ゲート絶縁膜
４，１６ ゲート電極
５ 測定用電極
６ 損傷
１０ 評価用ウェーハ
１１ Ｓｉ基板
１３ 熱酸化膜
１４ ゲート電極用ポリシリコン膜
１５ ゲート電極用レジストパターン
１６ａ パッド部
１７ 測定用電極用ポリシリコン膜
１８ 測定用電極用レジストパターン
１９ 測定用電極

Claims (5)

1. 基板の評価を行う評価方法において、
   半導体基板上に絶縁膜を形成し、
   形成された前記絶縁膜上に第１の電極パターンを形成し、
   形成された前記第１の電極パターン上および前記第１の電極パターン形成後の前記絶縁膜上に第２の電極パターンを形成し、
   形成された前記第２の電極パターンと前記半導体基板の間に電圧を印加して電流を測定することを特徴とする評価方法。
2. 前記半導体基板上に前記絶縁膜を形成する際には、
   前記半導体基板に絶縁領域で画定された半導体領域を形成し、
   形成された前記半導体領域上に前記絶縁膜を形成し、
   形成された前記絶縁膜上に前記第１の電極パターンを形成する際には、
   前記第１の電極パターンを、前記半導体領域上に形成された前記絶縁膜を横断するように、前記絶縁膜上に形成することを特徴とする請求項１記載の評価方法。
3. 前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成する際には、
   前記第２の電極パターンを、前記絶縁膜が覆われるように、前記第１の電極パターン上および前記絶縁膜上に形成することを特徴とする請求項１記載の評価方法。
4. 前記半導体基板上に前記絶縁膜を形成する際には、
   所定のマスクを用いたパターニングによって前記半導体基板に溝を形成し、
   前記溝を絶縁材料で埋め込むことによって前記半導体基板に絶縁領域で画定された半導体領域を形成し、
   形成された前記半導体領域上に前記絶縁膜を形成し、
   前記絶縁膜の形成後に、前記絶縁膜上に前記第１の電極パターンを形成し、
   形成された前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成する際には、
   全面に第２の電極材料を形成し、
   形成された前記第２の電極材料を、前記マスクを用いて前記半導体領域上の前記絶縁膜が覆われるようにパターニングして、前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成することを特徴とする請求項１記載の評価方法。
5. 半導体基板上に絶縁膜を形成する工程と、
   形成された前記絶縁膜上に第１の電極パターンを形成する工程と、
   形成された前記第１の電極パターン上および前記第１の電極パターン形成後の前記絶縁膜上に第２の電極パターンを形成する工程と、
   形成された前記第２の電極パターンと前記半導体基板の間に電圧を印加して電流を測定する工程と、
   を有することを特徴とする半導体装置の製造方法。

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