JP2007250827A

JP2007250827A - Evaluation method, and manufacturing method of semiconductor device

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Publication number: JP2007250827A
Application number: JP2006072294A
Authority: JP
Inventors: Tatsuya Otsuka; 達也大塚
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-03-16
Filing date: 2006-03-16
Publication date: 2007-09-27

Abstract

<P>PROBLEM TO BE SOLVED: To simply detect damage of an insulation film with high sensitivity after gate electrode patterning. <P>SOLUTION: After a gate insulation film 3 is formed on a semiconductor substrate 1, and a gate electrode 4 is formed thereon; a measurement electrode 5 is formed on the gate electrode 4 and on the gate insulation film 3 after the formation of the gate electrode 4. Voltage is applied between the measurement electrode 5 and the substrate 1 to measure current at this time. If damage 6 occurs on the gate insulation film 3 after the formation of the gate electrode 4, leakage current flows between the electrode 5 and the substrate 1. The damage 6 of the gate insulation film 3 is evaluated based on it. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は評価方法および半導体装置の製造方法に関し、特に、基板上に形成された膜等の損傷を評価する評価方法、およびそのような評価方法を用いた半導体装置の製造方法に関する。 The present invention relates to an evaluation method and a method for manufacturing a semiconductor device, and more particularly to an evaluation method for evaluating damage to a film or the like formed on a substrate and a method for manufacturing a semiconductor device using such an evaluation method.

ＭＩＳ（Metal Insulator Semiconductor）型トランジスタのゲート電極は、例えば、シリコン（Ｓｉ）基板上に、酸化シリコン（ＳｉＯ_２）膜等のゲート絶縁膜を介して、ゲート電極材料であるポリシリコンを堆積し、それをドライエッチングによりパターニングすることによって形成される。しかし、このようなゲートパターニング時のドライエッチングプロセスでは、ゲート電極の形成に伴い、そのドライエッチングによって露出する下地のゲート絶縁膜が損傷してしまっている場合がある。 As the gate electrode of a MIS (Metal Insulator Semiconductor) transistor, for example, polysilicon as a gate electrode material is deposited on a silicon (Si) substrate via a gate insulating film such as a silicon oxide (SiO ₂ ) film, It is formed by patterning it by dry etching. However, in such a dry etching process at the time of gate patterning, the underlying gate insulating film exposed by the dry etching may be damaged along with the formation of the gate electrode.

このような損傷を評価する方法としては、電子顕微鏡による表面観察や、ウェーハプロセスアウト後の電気的な試験方法が一般的である。しかしながら、電子顕微鏡による表面観察では、ウェーハ全面を評価するのが必ずしも容易でなく、不良検出の安定性・確実性に課題が残る。また、ウェーハプロセスアウト後の電気的試験では、ウェーハ全面についての評価は比較的容易であるものの、不良の要因がドライエッチングによるゲート絶縁膜の損傷であるか否かの判定が困難な場合も多い。 As a method for evaluating such damage, surface observation with an electron microscope and an electrical test method after wafer process out are generally used. However, in surface observation using an electron microscope, it is not always easy to evaluate the entire wafer surface, and problems remain in the stability and reliability of defect detection. In addition, in the electrical test after wafer process out, it is relatively easy to evaluate the entire wafer surface, but it is often difficult to determine whether the cause of failure is damage to the gate insulating film due to dry etching. .

ゲート絶縁膜の損傷を評価する方法としては、これらの方法のほか、ゲート絶縁膜上にゲート電極材料を堆積してそれをドライエッチングでパターニングした後、得られたゲート電極表面（側面および上面）を絶縁膜で覆い、その絶縁膜およびゲート電極パターニング後に露出するゲート絶縁膜をポリシリコンで覆って測定用電極を形成し、この測定用電極と半導体基板の間に電圧を印加してそのときの電流を測定することにより、ドライエッチング後のゲート絶縁膜の損傷を検出する方法も提案されている（特許文献１参照）。
特開２００３−１３３３８３号公報 In addition to these methods, the gate insulating film is obtained by depositing a gate electrode material on the gate insulating film and patterning it by dry etching, and then obtaining the gate electrode surface (side surface and upper surface). Is covered with an insulating film, and the insulating film and the gate insulating film exposed after patterning of the gate electrode are covered with polysilicon to form a measuring electrode, and a voltage is applied between the measuring electrode and the semiconductor substrate. There has also been proposed a method of detecting damage to the gate insulating film after dry etching by measuring current (see Patent Document 1).
JP 2003-133383 A

しかし、ゲート電極表面を絶縁膜で覆った上で測定用電極を形成しそれと半導体基板の間に電圧を印加してゲート絶縁膜の損傷を評価する方法の場合、電子顕微鏡による表面観察やウェーハプロセスアウト後の電気的試験に比べると、簡便に精度良く評価が行えるものの、さらなる損傷検出感度の向上が期待されている。また、このように測定用電極とゲート電極を絶縁するためにゲート電極表面に絶縁膜を形成する場合には、その形成時に損傷部分を確実に残す配慮も必要になると考えられる。 However, in the case of a method in which the gate electrode surface is covered with an insulating film and a measurement electrode is formed and a voltage is applied between the electrode and the semiconductor substrate to evaluate damage to the gate insulating film, surface observation using an electron microscope or wafer process Compared with the electrical test after the out, evaluation can be performed easily and accurately, but further improvement in damage detection sensitivity is expected. Further, when an insulating film is formed on the surface of the gate electrode in order to insulate the measurement electrode and the gate electrode in this way, it is considered that consideration must be given to reliably leave a damaged portion during the formation.

本発明はこのような点に鑑みてなされたものであり、簡便にかつ高感度で基板の評価を行うことのできる評価方法を提供することを目的とする。
また、本発明は、そのような評価方法を用いた半導体装置の製造方法を提供することを目的とする。 The present invention has been made in view of such a point, and an object of the present invention is to provide an evaluation method capable of evaluating a substrate simply and with high sensitivity.
Another object of the present invention is to provide a method for manufacturing a semiconductor device using such an evaluation method.

本発明では上記課題を解決するために、基板の評価を行う評価方法において、半導体基板上に絶縁膜を形成し、形成された前記絶縁膜上に第１の電極パターンを形成し、形成された前記第１の電極パターン上および前記第１の電極パターン形成後の前記絶縁膜上に第２の電極パターンを形成し、形成された前記第２の電極パターンと前記半導体基板の間に電圧を印加して電流を測定することを特徴とする評価方法が提供される。 In the present invention, in order to solve the above problems, in an evaluation method for evaluating a substrate, an insulating film is formed on a semiconductor substrate, and a first electrode pattern is formed on the formed insulating film. A second electrode pattern is formed on the first electrode pattern and on the insulating film after the first electrode pattern is formed, and a voltage is applied between the formed second electrode pattern and the semiconductor substrate. Then, an evaluation method characterized by measuring current is provided.

このような評価方法によれば、半導体基板上に形成された絶縁膜上に第１の電極パターンが形成され、この第１の電極パターン上と第１の電極パターン形成後の絶縁膜上に第２の電極パターンが形成され、この第２の電極パターンと半導体基板の間に電圧を印加したときの電流が測定される。その際、第１の電極パターン形成後の絶縁膜に損傷が生じている場合には、第２の電極パターンと半導体基板の間に電流が流れるようになり、それを基に損傷の評価が行われる。 According to such an evaluation method, the first electrode pattern is formed on the insulating film formed on the semiconductor substrate, and the first electrode pattern is formed on the first electrode pattern and on the insulating film after the first electrode pattern is formed. Two electrode patterns are formed, and the current when a voltage is applied between the second electrode pattern and the semiconductor substrate is measured. At this time, if the insulating film after the formation of the first electrode pattern is damaged, a current flows between the second electrode pattern and the semiconductor substrate, and the damage is evaluated based on the current. Is called.

また、本発明では、半導体基板上に絶縁膜を形成する工程と、形成された前記絶縁膜上に第１の電極パターンを形成する工程と、形成された前記第１の電極パターン上および前記第１の電極パターン形成後の前記絶縁膜上に第２の電極パターンを形成する工程と、形成された前記第２の電極パターンと前記半導体基板の間に電圧を印加して電流を測定する工程と、を有することを特徴とする半導体装置の製造方法が提供される。 Further, in the present invention, a step of forming an insulating film on a semiconductor substrate, a step of forming a first electrode pattern on the formed insulating film, the first electrode pattern formed and the first electrode pattern A step of forming a second electrode pattern on the insulating film after the formation of one electrode pattern, a step of measuring a current by applying a voltage between the formed second electrode pattern and the semiconductor substrate; A method for manufacturing a semiconductor device is provided.

このような半導体装置の製造方法によれば、絶縁膜に損傷が生じている場合、第２の電極パターンと半導体基板の間に電流が流れ、それを基に損傷の評価を行うことが可能になるので、半導体装置の信頼性向上が図られる。 According to such a method for manufacturing a semiconductor device, when an insulating film is damaged, a current flows between the second electrode pattern and the semiconductor substrate, and it is possible to evaluate damage based on the current. Therefore, the reliability of the semiconductor device can be improved.

本発明では、半導体基板上に絶縁膜を形成してその上に第１の電極パターンを形成した後、第１の電極パターン上と第１の電極パターン形成後の絶縁膜上に第２の電極パターンを形成して、第２の電極パターンと半導体基板の間に電圧を印加したときの電流を測定するようにした。これにより、第１の電極パターン形成後に生じ得る絶縁膜の損傷を簡便かつ迅速に、高感度で検出することが可能になる。 In the present invention, after an insulating film is formed on a semiconductor substrate and a first electrode pattern is formed thereon, a second electrode is formed on the first electrode pattern and on the insulating film after the first electrode pattern is formed. A pattern was formed, and the current when a voltage was applied between the second electrode pattern and the semiconductor substrate was measured. As a result, damage to the insulating film that may occur after the formation of the first electrode pattern can be detected easily and quickly with high sensitivity.

また、このような評価方法を半導体装置製造に用いることにより、信頼性の高い半導体装置が実現可能になる。 Further, by using such an evaluation method for manufacturing a semiconductor device, a highly reliable semiconductor device can be realized.

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は評価原理の説明図、図２は図１の要部平面模式図である。また、図３は評価フローを示す図である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is an explanatory view of the evaluation principle, and FIG. 2 is a schematic plan view of the main part of FIG. FIG. 3 is a diagram showing an evaluation flow.

評価に当たり、まず、図１に示すように、半導体基板１上の素子分離領域２で画定された素子領域に、熱酸化法等によりゲート絶縁膜３を形成し（ステップＳ１）、その上に、第１の電極パターンとして、ゲート電極４を形成する（ステップＳ２）。ゲート電極４は、例えば、ゲート絶縁膜３上に所定導電型のポリシリコンを堆積した後、フォトリソグラフィ技術を用い、それを所定条件でドライエッチングして、所定形状、例えば図２に示すような櫛歯形状にパターニングすることによって形成する。 In the evaluation, first, as shown in FIG. 1, a gate insulating film 3 is formed in an element region defined by the element isolation region 2 on the semiconductor substrate 1 by a thermal oxidation method or the like (step S1), and then, As the first electrode pattern, the gate electrode 4 is formed (step S2). For example, after depositing polysilicon of a predetermined conductivity type on the gate insulating film 3, the gate electrode 4 is dry-etched under a predetermined condition using a photolithography technique, and has a predetermined shape, for example, as shown in FIG. It is formed by patterning into a comb-teeth shape.

ゲート電極４形成後のウェーハ上には、図１および図２に示したように、第２の電極パターンとして、ゲート電極４およびゲート絶縁膜３を覆う所定形状の測定用電極５を形成する（ステップＳ３）。測定用電極５には、例えば、ポリシリコンを用いることができる。測定用電極５は、ゲート電極４上（上面および側面）と、ドライエッチングによって露出したゲート絶縁膜３上に形成される。 As shown in FIGS. 1 and 2, a measurement electrode 5 having a predetermined shape covering the gate electrode 4 and the gate insulating film 3 is formed on the wafer after the formation of the gate electrode 4 as a second electrode pattern (see FIG. 1). Step S3). For example, polysilicon can be used for the measurement electrode 5. The measurement electrode 5 is formed on the gate electrode 4 (upper surface and side surface) and on the gate insulating film 3 exposed by dry etching.

このような構造のウェーハ形成後は、例えば測定用電極５上に検針を当てて、図１に示したように測定用電極５と半導体基板１の間に所定の電圧を印加し（例えば、半導体基板１側をグランドにする。）、そのときの電流を測定する（ステップＳ４）。 After the wafer having such a structure is formed, for example, a meter reading is applied on the measurement electrode 5, and a predetermined voltage is applied between the measurement electrode 5 and the semiconductor substrate 1 as shown in FIG. The substrate 1 side is grounded), and the current at that time is measured (step S4).

例えば、ステップＳ２におけるゲート電極４形成時のドライエッチングによって、図１に示したように下地のゲート絶縁膜３に半導体基板１にまで達するピンホールのような損傷６（図２では省略。）が形成されていると、ステップＳ３では測定用電極５がその損傷６にも形成される。その場合、ステップＳ４の電流測定の際には、測定用電極５上に検針を当てて測定用電極５に電圧を印加したとき、半導体基板１の裏面へ流れるリーク電流が測定されるようになる。したがって、このリーク電流を測定することにより、ドライエッチングによるゲート絶縁膜３の損傷を評価することができる。 For example, as shown in FIG. 1, damage 6 (not shown in FIG. 2) such as a pinhole reaching the underlying gate insulating film 3 to the semiconductor substrate 1 by dry etching when forming the gate electrode 4 in step S2. If formed, the measurement electrode 5 is also formed on the damage 6 in step S3. In that case, when the current is measured in step S4, when a meter is applied to the measurement electrode 5 and a voltage is applied to the measurement electrode 5, the leakage current flowing to the back surface of the semiconductor substrate 1 is measured. . Therefore, by measuring this leakage current, damage to the gate insulating film 3 due to dry etching can be evaluated.

このような評価方法によれば、測定用電極５と半導体基板１の間に電圧を印加してそのとき流れるリーク電流を測定するため、ゲート絶縁膜３の損傷を簡便に評価することができる。さらに、ウェーハ上を広範囲に亘って簡便かつ迅速に評価することが可能になる。 According to such an evaluation method, since a voltage is applied between the measurement electrode 5 and the semiconductor substrate 1 and a leak current flowing at that time is measured, damage to the gate insulating film 3 can be easily evaluated. Furthermore, it is possible to easily and quickly evaluate the wafer surface over a wide range.

また、上記の評価方法では、ゲート電極４の形成後に、ゲート電極４上とゲート絶縁膜３上に測定用電極５を形成し、ゲート電極４と測定用電極５の間に絶縁膜を設けない構成としている。このような構成とすることにより、ゲート絶縁膜３の損傷の検出感度を向上させることが可能になる。なお、このような構成とした場合の損傷検出感度については後述する。 In the above evaluation method, after forming the gate electrode 4, the measurement electrode 5 is formed on the gate electrode 4 and the gate insulating film 3, and no insulating film is provided between the gate electrode 4 and the measurement electrode 5. It is configured. With such a configuration, it becomes possible to improve the detection sensitivity of damage to the gate insulating film 3. In addition, the damage detection sensitivity in such a configuration will be described later.

以下、上記の評価方法を適用した具体例について説明する。
図４から図１１は評価に用いるウェーハ（評価用ウェーハ）の各形成工程の説明図である。以下に順を追って説明する。 Hereinafter, a specific example to which the above evaluation method is applied will be described.
4 to 11 are explanatory views of each forming process of a wafer (evaluation wafer) used for evaluation. This will be described below in order.

図４は素子分離領域の形成工程の要部断面模式図である。
まず、半導体基板には、ｎ型のＳｉ基板１１を用いた。このＳｉ基板１１に、ＳＴＩ（Shallow Trench Isolation）法により素子分離領域（絶縁領域）１２を形成した。具体的には、まず、素子分離領域１２形成用の所定のマスクを用い、素子分離領域１２を形成すべき領域を開口したレジストパターンをＳｉ基板１１上に形成する。そして、そのレジストパターン開口部のＳｉ基板１１にエッチングによって溝を形成する。最後に、その溝を絶縁材料で埋め込み、ＣＭＰ（Chemical Mechanical Polishing）処理等で平坦化することによって、Ｓｉ基板１１に素子分離領域１２を形成する。 FIG. 4 is a schematic cross-sectional view of an essential part in a process for forming an element isolation region.
First, an n-type Si substrate 11 was used as a semiconductor substrate. An element isolation region (insulating region) 12 was formed on the Si substrate 11 by STI (Shallow Trench Isolation). Specifically, first, using a predetermined mask for forming the element isolation region 12, a resist pattern having an opening in the region where the element isolation region 12 is to be formed is formed on the Si substrate 11. Then, a groove is formed by etching in the Si substrate 11 in the resist pattern opening. Finally, the trench is filled with an insulating material, and planarized by CMP (Chemical Mechanical Polishing) processing or the like, thereby forming an element isolation region 12 in the Si substrate 11.

図５はゲート絶縁膜およびゲート電極用レジストパターンの形成工程の要部断面模式図である。
素子分離領域１２の形成後、Ｓｉ基板１１表面を熱酸化法によって酸化し、Ｓｉ基板１１上にゲート絶縁膜として熱酸化膜１３を膜厚約３ｎｍで形成した。熱酸化膜１３の形成後は、ｐ型不純物をドープしたｐ型アモルファスシリコンを全面にＣＶＤ（Chemical Vapor Deposition）法を用いて膜厚約１８０ｎｍで堆積し、所定のアニール処理を行ってゲート電極用ポリシリコン膜１４を形成する。その上に、フォトリソグラフィ技術を用いて、櫛歯形状のゲート電極用レジストパターン１５を形成した。 FIG. 5 is a schematic cross-sectional view of an essential part of a step of forming a gate insulating film and a resist pattern for a gate electrode.
After the element isolation region 12 was formed, the surface of the Si substrate 11 was oxidized by a thermal oxidation method, and a thermal oxide film 13 having a film thickness of about 3 nm was formed on the Si substrate 11 as a gate insulating film. After the formation of the thermal oxide film 13, p-type amorphous silicon doped with p-type impurities is deposited on the entire surface with a film thickness of about 180 nm using a CVD (Chemical Vapor Deposition) method, and a predetermined annealing process is performed to form a gate electrode. A polysilicon film 14 is formed. A comb-teeth-shaped resist pattern 15 for a gate electrode was formed thereon using a photolithography technique.

図６はゲート電極の形成工程の要部断面模式図である。
ゲート電極用レジストパターン１５の形成後は、それをマスクにしてゲート電極用ポリシリコン膜１４をドライエッチングした。ドライエッチングには、ここではＩＣＰ（Inductivity Coupled Plasma）エッチング装置を用いた。 FIG. 6 is a schematic cross-sectional view of the relevant part in the step of forming the gate electrode.
After the gate electrode resist pattern 15 was formed, the gate electrode polysilicon film 14 was dry-etched using the resist pattern 15 as a mask. Here, an ICP (Inductivity Coupled Plasma) etching apparatus was used for the dry etching.

ドライエッチングは、次の２種類の条件（エッチング条件Ａ，Ｂ）で行った。
エッチング条件Ａ：プロセス圧力＝４ｍＴｏｒｒ（１Ｔｏｒｒ＝１３３．３２Ｐａ），上部電極ＲＦ電力＝３００Ｗ，下部電極ＲＦ電力＝８０Ｗ，塩素（Ｃｌ_２）流量＝１００ｓｃｃｍ（１ｓｃｃｍ＝１ｍＬ／ｍｉｎ，０℃，１０１．３ｋＰａ），酸素（Ｏ_２）流量＝２ｓｃｃｍ
エッチング条件Ｂ：プロセス圧力＝４ｍＴｏｒｒ，上部電極ＲＦ電力＝３００Ｗ，下部電極ＲＦ電力＝１２０Ｗ，Ｃｌ_２流量＝１００ｓｃｃｍ，Ｏ_２流量＝２ｓｃｃｍ
エッチング条件Ａのポリシリコン対酸化膜の選択比は５０であり、エッチング条件Ｂのポリシリコン対酸化膜の選択比は２５である。そのため、同じだけゲート電極用ポリシリコン膜１４をエッチングしても、熱酸化膜１３の損傷は、エッチング条件Ａの場合に比べ、エッチング条件Ｂの場合の方が大きくなる。なお、エッチング条件Ａ，Ｂでのエッチングの終点検出は、光エミッションにより自動的にエッチング量が同じになるように処理した。 Dry etching was performed under the following two conditions (etching conditions A and B).
Etching condition A: process pressure = 4 mTorr (1 Torr = 133.32 Pa), upper electrode RF power = 300 W, lower electrode RF power = 80 W, chlorine (Cl ₂ ) flow rate = 100 sccm (1 sccm = 1 mL / min, 0 ° C., 101.degree. 3 kPa), oxygen (O ₂ ) flow rate = ₂ sccm
Etching condition B: process pressure = 4 mTorr, upper electrode RF power = 300 W, lower electrode RF power = 120 W, Cl ₂ flow rate = 100 sccm, O ₂ flow rate = ₂ sccm
The selection ratio of polysilicon to oxide film under the etching condition A is 50, and the selection ratio of polysilicon to oxide film under the etching condition B is 25. Therefore, even if the gate electrode polysilicon film 14 is etched by the same amount, damage to the thermal oxide film 13 is larger in the etching condition B than in the etching condition A. Note that the etching end point detection under the etching conditions A and B was processed so that the etching amount automatically became the same by optical emission.

このような２種類の条件でそれぞれゲート電極用ポリシリコン膜１４をドライエッチングすることにより、櫛歯形状のゲート電極１６を形成した。
図７はゲート電極形成後の要部平面模式図である。 The comb-shaped gate electrode 16 was formed by dry-etching the gate electrode polysilicon film 14 under these two conditions.
FIG. 7 is a schematic plan view of an essential part after forming the gate electrode.

ゲート電極１６は、図７に示すように、その櫛歯部分が熱酸化膜１３の外側領域まで延びた構造となるように形成した。素子分離領域１２形成後のＳｉ基板１１表面に熱酸化膜１３を形成すると、通常は素子分離領域１２との境界領域とその近傍の領域で熱酸化膜１３の膜厚が薄くなりやすい。そのような領域にもゲート電極１６の櫛歯部分を形成してその付近の熱酸化膜１３の損傷についても評価が行えるよう、そのような領域をゲート電極１６の櫛歯部分が横断するように形成しているためである。 As shown in FIG. 7, the gate electrode 16 was formed so that the comb tooth portion extended to the outer region of the thermal oxide film 13. When the thermal oxide film 13 is formed on the surface of the Si substrate 11 after the element isolation region 12 is formed, the film thickness of the thermal oxide film 13 tends to be thin usually in the boundary region with the element isolation region 12 and in the vicinity thereof. In such a region, the comb-tooth portion of the gate electrode 16 is formed so that the comb-tooth portion of the gate electrode 16 traverses such a region so that the damage to the thermal oxide film 13 in the vicinity can be evaluated. It is because it forms.

ここで、図８はゲート電極の櫛歯部分を熱酸化膜上にだけ形成した場合の要部平面模式図である。
図８に示すように、ゲート電極１６の櫛歯部分を熱酸化膜１３上にだけ形成した場合には、熱酸化膜１３の膜厚が薄くなりやすい素子分離領域１２との境界領域とその近傍の領域にゲート電極１６の櫛歯部分が形成されない。したがって、素子分離領域１２で画定された素子領域（半導体領域）上の熱酸化膜１３の損傷をより高精度で評価するためには、図７に示したような構成とする方が好ましい。 Here, FIG. 8 is a schematic plan view of the main part when the comb-tooth portion of the gate electrode is formed only on the thermal oxide film.
As shown in FIG. 8, when the comb-teeth portion of the gate electrode 16 is formed only on the thermal oxide film 13, the boundary region with the element isolation region 12 and its vicinity are easily thinned. The comb-tooth portion of the gate electrode 16 is not formed in this region. Therefore, in order to evaluate the damage of the thermal oxide film 13 on the element region (semiconductor region) defined by the element isolation region 12 with higher accuracy, the configuration as shown in FIG. 7 is preferable.

図９はポリシリコンおよび測定用電極用レジストパターンの形成工程の要部断面模式図である。
ドライエッチングによるゲート電極１６の形成後、全面にＣＶＤ法を用いてアモルファスシリコンを膜厚約２００ｎｍで堆積し、所定のアニール処理を行って測定用電極用ポリシリコン膜１７を形成した。そして、その上に、フォトリソグラフィ技術を用い、素子分離領域１２形成用のマスクを用いて、測定用電極用レジストパターン１８を形成した。その際は、そのパターン開口部が素子分離領域１２よりも小さくなるように、測定用電極用レジストパターン１８の形成を行う。 FIG. 9 is a schematic cross-sectional view of an essential part of a process of forming polysilicon and a measurement electrode resist pattern.
After the gate electrode 16 was formed by dry etching, amorphous silicon was deposited on the entire surface with a film thickness of about 200 nm using a CVD method, and a predetermined annealing process was performed to form a polysilicon film 17 for measurement electrode. And the resist pattern 18 for electrodes for a measurement was formed on it using the mask for element isolation region 12 formation using the photolithographic technique. At that time, the measurement electrode resist pattern 18 is formed so that the pattern opening is smaller than the element isolation region 12.

図１０は測定用電極の形成工程の要部断面模式図である。
測定用電極用レジストパターン１８の形成後は、それをマスクにして測定用電極用ポリシリコン膜１７をドライエッチングし、所定形状の測定用電極１９を形成して、ゲート電極１６形成時のエッチング条件のみを変えた評価用ウェーハ１０を形成した。 FIG. 10 is a schematic cross-sectional view of the relevant part in the process of forming the measurement electrode.
After the measurement electrode resist pattern 18 is formed, the measurement electrode polysilicon film 17 is dry-etched using the resist pattern 18 as a mask to form a measurement electrode 19 having a predetermined shape, and etching conditions for forming the gate electrode 16 An evaluation wafer 10 in which only the change was made was formed.

図１１は測定用電極形成後の要部平面模式図である。
測定用電極１９は、前述のように、素子分離領域１２の形成に用いたマスクを使用して測定用電極用レジストパターン１８を形成することにより、熱酸化膜１３が形成されている領域よりも大きく、さらに熱酸化膜１３の外側領域まで延ばして形成したゲート電極１６が覆われるように（ただし、パッド部１６ａは除く。）、形成した。 FIG. 11 is a schematic plan view of the main part after the measurement electrode is formed.
As described above, the measurement electrode 19 is formed by forming the measurement electrode resist pattern 18 using the mask used for forming the element isolation region 12, thereby making the measurement electrode 19 more than the region where the thermal oxide film 13 is formed. The gate electrode 16 was formed so as to be large and extended to the outer region of the thermal oxide film 13 (except for the pad portion 16a).

測定用電極１９をこのように形成することにより、前述のような熱酸化膜１３の膜厚が薄くなりやすい素子分離領域１２との境界領域とその近傍の領域についても評価が行え、素子領域上の熱酸化膜１３の損傷を高精度で評価することが可能になる。 By forming the measurement electrode 19 in this way, the boundary region with the element isolation region 12 where the film thickness of the thermal oxide film 13 is likely to be thin and the region in the vicinity thereof can be evaluated. It becomes possible to evaluate the damage of the thermal oxide film 13 with high accuracy.

以上のような手順で形成したエッチング条件の異なる評価用ウェーハ１０について、測定用電極１９とＳｉ基板１１の間に流れるリーク電流をそれぞれ測定し、評価を行った。
なお、評価用ウェーハ１０の熱酸化膜１３の評価に当たり、その比較用ウェーハとして、エッチング条件Ｂで形成したゲート電極１６表面を絶縁膜、ここでは膜厚約１０ｎｍの熱酸化膜で覆い、その上に測定用電極１９を形成したものも形成し、同様に評価を行った。比較用ウェーハは、エッチング条件Ｂで形成したゲート電極１６表面を熱酸化膜で覆った以外は、エッチング条件Ｂでゲート電極１６を形成した評価用ウェーハ１０と同じ手順で形成した。すなわち、比較用ウェーハは、図６においてエッチング条件Ｂでゲート電極１６を形成した後、そのゲート電極１６表面に熱酸化膜を形成し、その後、図９に示した測定用電極用ポリシリコン膜１７および測定用電極用レジストパターン１８を形成して、図１０に示したように測定用電極１９を形成した。 The evaluation wafers 10 having different etching conditions formed by the above-described procedure were evaluated by measuring leakage currents flowing between the measurement electrodes 19 and the Si substrate 11, respectively.
In the evaluation of the thermal oxide film 13 of the evaluation wafer 10, as a comparative wafer, the surface of the gate electrode 16 formed under the etching condition B is covered with an insulating film, here, a thermal oxide film having a film thickness of about 10 nm. An electrode having the measurement electrode 19 formed thereon was also formed and evaluated in the same manner. The comparative wafer was formed in the same procedure as the evaluation wafer 10 in which the gate electrode 16 was formed under the etching condition B, except that the surface of the gate electrode 16 formed under the etching condition B was covered with a thermal oxide film. That is, in the comparative wafer, after forming the gate electrode 16 under the etching condition B in FIG. 6, a thermal oxide film is formed on the surface of the gate electrode 16, and then the measurement electrode polysilicon film 17 shown in FIG. Then, a measurement electrode resist pattern 18 was formed, and a measurement electrode 19 was formed as shown in FIG.

エッチング条件Ａ，Ｂの評価用ウェーハ１０およびエッチング条件Ｂの比較用ウェーハについてのリーク電流の測定では、まず、測定用電極１９上に検針を当てて電圧を印加し、Ｓｉ基板１１の裏面に流れるリーク電流を測定した。測定結果を表１に示す。 In the measurement of leakage current for the evaluation wafer 10 for the etching conditions A and B and the comparative wafer for the etching condition B, first, a voltage is applied by applying a meter to the measurement electrode 19 and flows to the back surface of the Si substrate 11. Leakage current was measured. The measurement results are shown in Table 1.

この表１に示した歩留まり（％）は、評価用ウェーハ１０と比較用ウェーハで同位置の素子領域に形成された測定用電極１９に対し、電圧を０Ｖから徐々に大きな負電圧を印加していき、印加電圧−５．５ＶまでＳｉ基板１１側にリーク電流が流れなければ、その素子領域を良と判定し、算出した。 The yield (%) shown in Table 1 is obtained by applying a negative voltage gradually from 0 V to the measurement electrode 19 formed in the element region at the same position on the evaluation wafer 10 and the comparison wafer. If no leakage current flows on the Si substrate 11 side up to the applied voltage of −5.5 V, the element region was determined to be good and calculated.

表１より、エッチング条件Ａでゲート電極１６を形成した場合すなわちポリシリコン対酸化膜のエッチング選択比が高い場合と、エッチング条件Ｂでゲート電極１６を形成した場合すなわちポリシリコン対酸化膜のエッチング選択比が低い場合とでは、歩留まりがそれぞれ９３％と６６％であり、エッチング条件Ａを用いた場合の方が歩留まりが高くなる。エッチング条件Ａでは、ゲート電極用ポリシリコン膜１４対熱酸化膜１３の選択比が高いために、エッチング条件Ｂに比べ、熱酸化膜１３にＳｉ基板１１まで達するピンホールのような損傷が発生しにくいことがわかる。 From Table 1, when the gate electrode 16 is formed under the etching condition A, that is, when the etching selectivity ratio of the polysilicon to oxide film is high, and when the gate electrode 16 is formed under the etching condition B, that is, the etching selection of the polysilicon to oxide film When the ratio is low, the yield is 93% and 66%, respectively, and the yield is higher when the etching condition A is used. Under the etching condition A, since the selection ratio of the gate electrode polysilicon film 14 to the thermal oxide film 13 is high, the thermal oxide film 13 is damaged like a pinhole reaching the Si substrate 11 as compared with the etching condition B. I find it difficult.

また、エッチング条件Ｂを用いた評価用ウェーハ１０と比較用ウェーハについて見ると、それらは構成上ゲート電極１６表面を熱酸化膜で覆っているか否かの違いのみであるが、その歩留まりはそれぞれ６６％と９６％であり、大きな差が認められた。すなわち、同じエッチング条件Ｂでゲート電極１６を形成した場合でも、ゲート電極１６表面を熱酸化膜で覆わずに測定用電極１９を形成した場合の方が、熱酸化膜１３の損傷を高感度で検出することが可能であるといえる。 Further, when the evaluation wafer 10 and the comparative wafer using the etching condition B are viewed, they are only different depending on whether or not the surface of the gate electrode 16 is covered with a thermal oxide film, but the yield is 66 for each. % And 96%, showing a large difference. That is, even when the gate electrode 16 is formed under the same etching condition B, the damage to the thermal oxide film 13 is more sensitive when the measurement electrode 19 is formed without covering the surface of the gate electrode 16 with the thermal oxide film. It can be said that it can be detected.

以上説明したように、Ｓｉ基板１１上に熱酸化膜１３を介してゲート電極用ポリシリコン膜１４を形成し、それをドライエッチングによってパターニングしてゲート電極１６を形成した場合、ドライエッチングによる熱酸化膜１３の損傷を評価するため、ゲート電極１６表面とドライエッチング後に露出する熱酸化膜１３上に測定用電極１９を形成し、その測定用電極１９とＳｉ基板１１の間に電圧を印加してリーク電流の測定を行う。これにより、評価用ウェーハ１０を広範囲に亘って簡便かつ迅速に評価することができ、また、熱酸化膜１３の損傷を高感度で検出することができるようになる。このような評価を基に半導体装置の製造を行うことにより、より信頼性の高い半導体装置が製造可能になる。 As described above, when the gate electrode polysilicon film 14 is formed on the Si substrate 11 via the thermal oxide film 13 and patterned by dry etching to form the gate electrode 16, thermal oxidation by dry etching is performed. In order to evaluate damage to the film 13, a measurement electrode 19 is formed on the surface of the gate electrode 16 and the thermal oxide film 13 exposed after dry etching, and a voltage is applied between the measurement electrode 19 and the Si substrate 11. Measure the leakage current. Thereby, the evaluation wafer 10 can be easily and quickly evaluated over a wide range, and damage to the thermal oxide film 13 can be detected with high sensitivity. By manufacturing a semiconductor device based on such evaluation, a more reliable semiconductor device can be manufactured.

なお、製品ウェーハに、製品チップ領域とは別に、損傷評価用の領域を設けておき、その領域にだけ上記評価用ウェーハ１０の構造を形成して、その損傷の評価を行うようにしてもよい。この場合は、例えば、その損傷評価用領域の評価に基づき、製品チップ領域の良・不良判定、換言すれば製品ウェーハの良・不良判定を行うことが可能である。なお、このように製品チップ領域とは別に損傷評価用領域を設けた場合、その評価後も測定用電極１９の除去は必ずしも必要とはならない。 In addition, a damage evaluation area may be provided on the product wafer separately from the product chip area, and the structure of the evaluation wafer 10 may be formed only in that area to evaluate the damage. . In this case, for example, based on the evaluation of the damage evaluation area, it is possible to determine whether the product chip area is good or bad, in other words, whether the product wafer is good or bad. When the damage evaluation area is provided separately from the product chip area as described above, it is not always necessary to remove the measurement electrode 19 even after the evaluation.

また、同様に、製品ウェーハの個々の製品チップ領域内に一部、損傷評価用に上記評価用ウェーハ１０の構造を形成して、その損傷の評価を行うようにしてもよい。この場合は、１枚の製品ウェーハ上に形成されている個々の製品チップについて、その良・不良判定を行うことが可能になる。 Similarly, a part of each product chip region of the product wafer may be formed with the structure of the evaluation wafer 10 for damage evaluation, and the damage may be evaluated. In this case, it is possible to determine whether each product chip formed on one product wafer is good or bad.

また、ゲート電極１６のパターンを製品用のものとした場合には、熱酸化膜１３の損傷を評価するために形成した測定用電極１９は、評価後に除去するようにすれば、それを製品ウェーハとして利用することも可能である。測定用電極１９の除去後は、所定のプロセスを経て、半導体装置を完成させればよい。 Further, when the pattern of the gate electrode 16 is for a product, if the measurement electrode 19 formed for evaluating damage to the thermal oxide film 13 is removed after the evaluation, it is removed from the product wafer. It is also possible to use as. After the measurement electrode 19 is removed, the semiconductor device may be completed through a predetermined process.

なお、以上の説明で述べた各部の材質や膜厚、その形成方法（エッチング条件を含む。）等は一例であって、上記の例に限定されるものではない。
（付記１）基板の評価を行う評価方法において、
半導体基板上に絶縁膜を形成し、
形成された前記絶縁膜上に第１の電極パターンを形成し、
形成された前記第１の電極パターン上および前記第１の電極パターン形成後の前記絶縁膜上に第２の電極パターンを形成し、
形成された前記第２の電極パターンと前記半導体基板の間に電圧を印加して電流を測定することを特徴とする評価方法。 Note that the material and film thickness of each part, the formation method (including etching conditions), and the like described in the above description are examples, and are not limited to the above examples.
(Supplementary note 1) In an evaluation method for evaluating a substrate,
Forming an insulating film on the semiconductor substrate;
Forming a first electrode pattern on the formed insulating film;
Forming a second electrode pattern on the formed first electrode pattern and on the insulating film after the formation of the first electrode pattern;
An evaluation method comprising measuring a current by applying a voltage between the formed second electrode pattern and the semiconductor substrate.

（付記２）前記絶縁膜上に前記第１の電極パターンを形成する際には、
前記絶縁膜上に第１の電極材料を形成し、
形成された前記第１の電極材料をドライエッチングしてパターニングすることによって前記第１の電極パターンを形成することを特徴とする付記１記載の評価方法。 (Appendix 2) When forming the first electrode pattern on the insulating film,
Forming a first electrode material on the insulating film;
The evaluation method according to appendix 1, wherein the first electrode pattern is formed by dry etching and patterning the formed first electrode material.

（付記３）前記半導体基板上に前記絶縁膜を形成する際には、
前記半導体基板に絶縁領域で画定された半導体領域を形成し、
形成された前記半導体領域上に前記絶縁膜を形成し、
形成された前記絶縁膜上に前記第１の電極パターンを形成する際には、
前記第１の電極パターンを、前記半導体領域上に形成された前記絶縁膜を横断するように、前記絶縁膜上に形成することを特徴とする付記１記載の評価方法。 (Appendix 3) When forming the insulating film on the semiconductor substrate,
Forming a semiconductor region defined by an insulating region in the semiconductor substrate;
Forming the insulating film on the formed semiconductor region;
When forming the first electrode pattern on the formed insulating film,
The evaluation method according to appendix 1, wherein the first electrode pattern is formed on the insulating film so as to cross the insulating film formed on the semiconductor region.

（付記４）前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成する際には、
前記第２の電極パターンを、前記絶縁膜が覆われるように、前記第１の電極パターン上および前記絶縁膜上に形成することを特徴とする付記１記載の評価方法。 (Supplementary Note 4) When forming the second electrode pattern on the first electrode pattern and the insulating film,
The evaluation method according to appendix 1, wherein the second electrode pattern is formed on the first electrode pattern and the insulating film so as to cover the insulating film.

（付記５）前記半導体基板上に前記絶縁膜を形成する際には、
所定のマスクを用いたパターニングによって前記半導体基板に溝を形成し、
前記溝を絶縁材料で埋め込むことによって前記半導体基板に絶縁領域で画定された半導体領域を形成し、
形成された前記半導体領域上に前記絶縁膜を形成し、
前記絶縁膜の形成後に、前記絶縁膜上に前記第１の電極パターンを形成し、
形成された前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成する際には、
全面に第２の電極材料を形成し、
形成された前記第２の電極材料を、前記マスクを用いて前記半導体領域上の前記絶縁膜が覆われるようにパターニングして、前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成することを特徴とする付記１記載の評価方法。 (Appendix 5) When forming the insulating film on the semiconductor substrate,
Forming a groove in the semiconductor substrate by patterning using a predetermined mask;
Forming a semiconductor region defined by an insulating region in the semiconductor substrate by embedding the groove with an insulating material;
Forming the insulating film on the formed semiconductor region;
After forming the insulating film, forming the first electrode pattern on the insulating film,
When forming the second electrode pattern on the formed first electrode pattern and the insulating film,
Forming a second electrode material on the entire surface;
The formed second electrode material is patterned using the mask so that the insulating film on the semiconductor region is covered, and the second electrode material is formed on the first electrode pattern and the insulating film. The evaluation method according to appendix 1, wherein an electrode pattern is formed.

（付記６）半導体基板上に絶縁膜を形成する工程と、
形成された前記絶縁膜上に第１の電極パターンを形成する工程と、
形成された前記第１の電極パターン上および前記第１の電極パターン形成後の前記絶縁膜上に第２の電極パターンを形成する工程と、
形成された前記第２の電極パターンと前記半導体基板の間に電圧を印加して電流を測定する工程と、
を有することを特徴とする半導体装置の製造方法。 (Appendix 6) A step of forming an insulating film on a semiconductor substrate;
Forming a first electrode pattern on the formed insulating film;
Forming a second electrode pattern on the formed first electrode pattern and on the insulating film after the first electrode pattern is formed;
Applying a voltage between the formed second electrode pattern and the semiconductor substrate to measure a current;
A method for manufacturing a semiconductor device, comprising:

（付記７）前記絶縁膜上に前記第１の電極パターンを形成する工程においては、
前記絶縁膜上に第１の電極材料を形成し、
形成された前記第１の電極材料をドライエッチングしてパターニングすることによって前記第１の電極パターンを形成することを特徴とする付記６記載の半導体装置の製造方法。 (Supplementary Note 7) In the step of forming the first electrode pattern on the insulating film,
Forming a first electrode material on the insulating film;
The method of manufacturing a semiconductor device according to appendix 6, wherein the first electrode pattern is formed by dry etching and patterning the formed first electrode material.

（付記８）前記半導体基板上に前記絶縁膜を形成する工程においては、
前記半導体基板に絶縁領域で画定された半導体領域を形成し、
形成された前記半導体領域上に前記絶縁膜を形成し、
形成された前記絶縁膜上に前記第１の電極パターンを形成する工程においては、
前記第１の電極パターンを、前記半導体領域上に形成された前記絶縁膜を横断するように、前記絶縁膜上に形成することを特徴とする付記６記載の半導体装置の製造方法。 (Supplementary Note 8) In the step of forming the insulating film on the semiconductor substrate,
Forming a semiconductor region defined by an insulating region in the semiconductor substrate;
Forming the insulating film on the formed semiconductor region;
In the step of forming the first electrode pattern on the formed insulating film,
8. The method of manufacturing a semiconductor device according to appendix 6, wherein the first electrode pattern is formed on the insulating film so as to cross the insulating film formed on the semiconductor region.

（付記９）前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成する工程においては、
前記第２の電極パターンを、前記絶縁膜が覆われるように、前記第１の電極パターン上および前記絶縁膜上に形成することを特徴とする付記６記載の半導体装置の製造方法。 (Supplementary Note 9) In the step of forming the second electrode pattern on the first electrode pattern and the insulating film,
7. The method of manufacturing a semiconductor device according to appendix 6, wherein the second electrode pattern is formed on the first electrode pattern and the insulating film so as to cover the insulating film.

（付記１０）前記半導体基板上に前記絶縁膜を形成する工程においては、
所定のマスクを用いたパターニングによって前記半導体基板に溝を形成し、
前記溝を絶縁材料で埋め込むことによって前記半導体基板に絶縁領域で画定された半導体領域を形成し、
形成された前記半導体領域上に前記絶縁膜を形成し、
前記絶縁膜上に前記第１の電極パターンを形成する工程においては、
前記半導体領域上に形成された前記絶縁膜上に前記第１の電極パターンを形成し、
前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成する工程においては、
全面に第２の電極材料を形成し、
形成された前記第２の電極材料を、前記マスクを用いて前記半導体領域上の前記絶縁膜が覆われるようにパターニングして、前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成することを特徴とする付記６記載の半導体装置の製造方法。 (Supplementary Note 10) In the step of forming the insulating film on the semiconductor substrate,
Forming a groove in the semiconductor substrate by patterning using a predetermined mask;
Forming a semiconductor region defined by an insulating region in the semiconductor substrate by embedding the groove with an insulating material;
Forming the insulating film on the formed semiconductor region;
In the step of forming the first electrode pattern on the insulating film,
Forming the first electrode pattern on the insulating film formed on the semiconductor region;
In the step of forming the second electrode pattern on the first electrode pattern and the insulating film,
Forming a second electrode material on the entire surface;
The formed second electrode material is patterned using the mask so that the insulating film on the semiconductor region is covered, and the second electrode material is formed on the first electrode pattern and the insulating film. The method for manufacturing a semiconductor device according to appendix 6, wherein an electrode pattern is formed.

評価原理の説明図である。It is explanatory drawing of an evaluation principle. 図１の要部平面模式図である。It is a principal part schematic diagram of FIG. 評価フローを示す図である。It is a figure which shows an evaluation flow. 素子分離領域の形成工程の要部断面模式図である。It is a principal part cross-sectional schematic diagram of the formation process of an element isolation region. ゲート絶縁膜およびゲート電極用レジストパターンの形成工程の要部断面模式図である。It is a principal part cross-sectional schematic diagram of the formation process of the gate insulating film and the resist pattern for gate electrodes. ゲート電極の形成工程の要部断面模式図である。It is a principal part cross-sectional schematic diagram of the formation process of a gate electrode. ゲート電極形成後の要部平面模式図である。It is a principal part plane schematic diagram after gate electrode formation. ゲート電極の櫛歯部分を熱酸化膜上にだけ形成した場合の要部平面模式図である。It is a principal part schematic diagram at the time of forming the comb-tooth part of a gate electrode only on a thermal oxide film. ポリシリコンおよび測定用電極用レジストパターンの形成工程の要部断面模式図である。It is a principal part cross-sectional schematic diagram of the formation process of the resist pattern for polysilicon and the electrode for a measurement. 測定用電極の形成工程の要部断面模式図である。It is a principal part cross-sectional schematic diagram of the formation process of the electrode for a measurement. 測定用電極形成後の要部平面模式図である。It is a principal part schematic plan view after the electrode for a measurement is formed.

符号の説明Explanation of symbols

１半導体基板
２，１２素子分離領域
３ゲート絶縁膜
４，１６ゲート電極
５測定用電極
６損傷
１０評価用ウェーハ
１１Ｓｉ基板
１３熱酸化膜
１４ゲート電極用ポリシリコン膜
１５ゲート電極用レジストパターン
１６ａパッド部
１７測定用電極用ポリシリコン膜
１８測定用電極用レジストパターン
１９測定用電極 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2,12 Element isolation region 3 Gate insulating film 4,16 Gate electrode 5 Electrode for measurement 6 Damage 10 Wafer for evaluation 11 Si substrate 13 Thermal oxide film 14 Polysilicon film for gate electrode 15 Resist pattern for gate electrode 16a Pad Part 17 Polysilicon film for measurement electrode 18 Resist pattern for measurement electrode 19 Measurement electrode

Claims

基板の評価を行う評価方法において、
半導体基板上に絶縁膜を形成し、
形成された前記絶縁膜上に第１の電極パターンを形成し、
形成された前記第１の電極パターン上および前記第１の電極パターン形成後の前記絶縁膜上に第２の電極パターンを形成し、
形成された前記第２の電極パターンと前記半導体基板の間に電圧を印加して電流を測定することを特徴とする評価方法。 In an evaluation method for evaluating a substrate,
Forming an insulating film on the semiconductor substrate;
Forming a first electrode pattern on the formed insulating film;
Forming a second electrode pattern on the formed first electrode pattern and on the insulating film after the formation of the first electrode pattern;
An evaluation method comprising measuring a current by applying a voltage between the formed second electrode pattern and the semiconductor substrate.

前記半導体基板上に前記絶縁膜を形成する際には、
前記半導体基板に絶縁領域で画定された半導体領域を形成し、
形成された前記半導体領域上に前記絶縁膜を形成し、
形成された前記絶縁膜上に前記第１の電極パターンを形成する際には、
前記第１の電極パターンを、前記半導体領域上に形成された前記絶縁膜を横断するように、前記絶縁膜上に形成することを特徴とする請求項１記載の評価方法。 When forming the insulating film on the semiconductor substrate,
Forming a semiconductor region defined by an insulating region in the semiconductor substrate;
Forming the insulating film on the formed semiconductor region;
When forming the first electrode pattern on the formed insulating film,
The evaluation method according to claim 1, wherein the first electrode pattern is formed on the insulating film so as to cross the insulating film formed on the semiconductor region.

前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成する際には、
前記第２の電極パターンを、前記絶縁膜が覆われるように、前記第１の電極パターン上および前記絶縁膜上に形成することを特徴とする請求項１記載の評価方法。 When forming the second electrode pattern on the first electrode pattern and the insulating film,
The evaluation method according to claim 1, wherein the second electrode pattern is formed on the first electrode pattern and the insulating film so that the insulating film is covered.

前記半導体基板上に前記絶縁膜を形成する際には、
所定のマスクを用いたパターニングによって前記半導体基板に溝を形成し、
前記溝を絶縁材料で埋め込むことによって前記半導体基板に絶縁領域で画定された半導体領域を形成し、
形成された前記半導体領域上に前記絶縁膜を形成し、
前記絶縁膜の形成後に、前記絶縁膜上に前記第１の電極パターンを形成し、
形成された前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成する際には、
全面に第２の電極材料を形成し、
形成された前記第２の電極材料を、前記マスクを用いて前記半導体領域上の前記絶縁膜が覆われるようにパターニングして、前記第１の電極パターン上および前記絶縁膜上に前記第２の電極パターンを形成することを特徴とする請求項１記載の評価方法。 When forming the insulating film on the semiconductor substrate,
Forming a groove in the semiconductor substrate by patterning using a predetermined mask;
Forming a semiconductor region defined by an insulating region in the semiconductor substrate by embedding the groove with an insulating material;
Forming the insulating film on the formed semiconductor region;
After forming the insulating film, forming the first electrode pattern on the insulating film,
When forming the second electrode pattern on the formed first electrode pattern and the insulating film,
Forming a second electrode material on the entire surface;
The formed second electrode material is patterned using the mask so that the insulating film on the semiconductor region is covered, and the second electrode material is formed on the first electrode pattern and the insulating film. The evaluation method according to claim 1, wherein an electrode pattern is formed.

半導体基板上に絶縁膜を形成する工程と、
形成された前記絶縁膜上に第１の電極パターンを形成する工程と、
形成された前記第１の電極パターン上および前記第１の電極パターン形成後の前記絶縁膜上に第２の電極パターンを形成する工程と、
形成された前記第２の電極パターンと前記半導体基板の間に電圧を印加して電流を測定する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming an insulating film on the semiconductor substrate;
Forming a first electrode pattern on the formed insulating film;
Forming a second electrode pattern on the formed first electrode pattern and on the insulating film after the first electrode pattern is formed;
Applying a voltage between the formed second electrode pattern and the semiconductor substrate to measure a current;
A method for manufacturing a semiconductor device, comprising: